CN100362443C - 基于浮点数dsp与fpga的静止无功补偿器的调节板 - Google Patents
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Abstract
一种基于32位浮点数数字处理芯片(DSP)与超大规模现场可编程逻辑门阵列(FPGA)组合而成的静止无功补偿器(SVC)调节板。主要由32位浮点数DSP与FPGA组合而成。还包括40路14位模数转换芯片、数字锁相环PLL、CAN控制器和8路光电隔离输入输出电路等辅助外部设备。全部电路集成在一块可插拔的4层印刷电路板上，实现CPU总线不出电路板。该电路板采用4层布线，水晶工艺，表贴电路，欧式插接件，抗电磁干扰达到电磁兼容标准EMC快速瞬变4级标准，可在线编程。本发明具有极高的计算精度和极快的计算速度；超强的抗强电磁干扰的能力；多功能综合和极高的集成度。
Description
技术领域
本发明涉及电力系统及电力电子技术中静止无功补偿器(SVC)调节单元，特别是一种基于32位浮点数数字处理芯片(DSP)与超大规模现场可编程逻辑门阵列(FPGA)组合而成的静止无功补偿器调节板。
背景技术
随着我国“西电东送”战略的实施和互联电网规模的扩大，电压稳定问题尤为突出。在我国东南沿海形成的超大型负荷中心存在的主要问题是动态无功支撑日益不足。近二十年来，世界各地由电压稳定和电压崩溃引发的大面积停电事故，在我国电压崩溃事故也多次发生。采用静止无功补偿器是解决这些问题的最有效措施之一，它在解决输电网稳定性以及配电电能质量等问题中发挥了相当重要的作用，是目前各国普遍采用的先进实用技术。静止无功补偿器调节板是静止无功补偿技术的核心部分之一。
静止无功补偿器对电力系统进行动态无功补偿的控制计算都是在调节板内完成的，静止无功补偿器调节板的计算速度、精度与可靠性的好坏将直接影响静止无功补偿器的工作性能。它位于SVC控制系统内的调节单元，由于其功能复杂，常规的方法往往需要庞大的电路和多块电路板来完成，计算精度、速度都远远不够，且抗干扰能力差，传统的技术已经落后于新兴的微电子技术，不能满足进一步提高SVC工作特性的要求。
该电路板研发的主要技术难点如下：1)超级的计算精度和速度；2)超强的抗强电磁干扰的能力；3)庞大而灵活的硬件资源和多功能高集成度和硬件设计。4)方便而灵活的软件。这些技术难点决定了SVC调节板的开发具有非常大的技术难度。
发明内容
本发明的目的是提供一种计算速度快，精度高，可靠性好的静止无功补偿器的调节板。
本发明解决其技术问题所采取的技术方案是：一种静止无功补偿器调节板，主要由32位浮点数数字处理芯片(DSP)与超大规模现场可编程逻辑门阵列(FPGA)组合而成。该调节板电路另外还包括40路14位模数转换芯片、数字锁相环PLL、CAN控制器和8路光电隔离输入输出电路等辅助外部设备。全部电路集成在一块可插拔的4层印刷电路板上，实现CPU总线不出电路板。
可进行32位浮点数运算的数字处理芯片DSP作为SVC调节板的CPU，其24位地址总线和32位数字总线构成了调节板的并行总线，挂在该总线上的器件包括超大规模现场可编程逻辑门阵列FPGA、可编程逻辑器件CPLD和串行总线控制器CAN。其中FPGA作为调节板的主要器件，通过逻辑控制10片数模转换芯片AD7865，对40路模拟信号进行AD转换，转换结果存储于FPGA内通过编程构造的双口RAM中，DSP通过24位地址总线和32位数字总线对AD转换结果进行读取，并在DSP内进行计算，获得SVC三相触发角，DSP仍通过并行总线将三相触发角写入FPGA内编程构成的三个16位计数器中，由FPGA根据计数值发出SVC触发信号。DSP和FPGA作为调节板的两个主要器件，完成了SVC调节的主要功能，将DSP和FPGA通过并行总线相联并进行功能划分，由FPGA完成AD转换和计数，由DSP完成计算，大大提高了调节电路的准确性、可靠性，较传统的调节电路更加先进。在24位地址总线和32位数字总线上同时挂有串行总线控制器CAN，DSP通过CAN与调节板外的其它设备进行串行通讯。同样在24位地址总线和32位数字总线上挂有可编程逻辑器件CPLD，DSP通过CPLD控制8位数字输入和8位数字输出节点，8位I0输入信号通过光电隔离读入调节板外的设备节点，8位IO输出信号通过光电隔离控制调节板外的节点。CPLD同时还完成数字锁相环PLL的功能。
该电路板采用4层布线，水晶工艺，表贴电路，欧式插接件，抗电磁干扰达到电磁兼容标准EMC快速瞬变4级标准，可在线编程。
由于采用了上述的技术方案，本发明具有的有益效果是：具有极高的计算精度和极快的计算速度；超强的抗强电磁干扰的能力；多功能综合和极高的集成度。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明基于32位浮点数数字处理芯片(DSP)与超大规模现场可编程逻辑门阵列(FPGA)组合而成的静止无功补偿器调节板的原理图。
具体实施方式
参见附图，一种静止无功补偿器调节板，主要由32位浮点数数字处理芯片(DSP)与超大规模现场可编程逻辑门阵列(FPGA)组合而成。该调节板电路另外还包括40路14位模数转换芯片、数字锁相环PLL、CAN控制器和8路光电隔离输入输出电路等辅助外部设备。全部电路集成在一块可插拔的4层印刷电路板上，实现CPU总线不出电路板。
各电路的原理和功能设计如下：
1)DSP电路为美国TI公司TMS320VC33浮点数DSP，外部包括8MBFLASH和2MBRAM，该DSP包括24位地址总线，32位数字总线，主频100MHz，该DSP采用C语言编程，浮点数计算。其主要功能为根据AD转换的电压、电流结果进行计算三相晶闸管触发角度。
2)FPGA电路为美国XILINX公司XC2S300E大规模30万门现场可编程逻辑门电路，该FPGA通过VHDL语言进行功能描述，其主要功能为对10片AD芯片进行AD转换控制、构造16位4K双口RAM存储AD转换结果供DSP读取、构造3个16位计数器供DSP提供晶闸管触发计数、三相电压同步检测等。发出晶闸管触发角的16位计数器能够达到0.1度的触发角精度。
3)10片AD采用美国AD公司AD7865构成40路同步采样模数转换电路，在FPGA的控制下，以数字锁相环PLL输出频率对40路±12V内的模拟信号进行模数转换，16位AD转换结果存储于FPGA内通过VHDL语言构造的双口RAM中，DSP每20ms从该双口RAM中读取AD转换结果。
4)数字锁相环PLL通过美国XILINX公司CPLD芯片95144XL构成，通过反馈计算的方法实现对系统电压的同步锁相功能。该电路未用传统的压控振荡器电路，其稳定性和准确性大大提高。
5)CAN通讯电路采用SJA1000和82C250构成串行总线，用以在SVC控制器内部的通讯。
6)8路光电隔离输入输出电路对外部电路进行读入和控制。
7)该SVC调节板采用4层布线，中间两层分别为电源层和电源地层，根据电路板上元器件的布局对电源层和电源地层进行了分割。元器件焊盘为水晶工艺，实现全部表贴电路，欧式插接件，抗电磁干扰达到电磁兼容标准EMC快速瞬变4级标准。电路板上DSP、FPGA和CPLD均可通过JTAG口在线编程。
Claims (8)
1.一种基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：主要由32位浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA组合而成；该调节板另外还包括40路14位模数转换芯片、数字锁相环PLL、CAN控制器和8路光电隔离输入输出电路；全部电路集成在一块可插拔的4层印刷电路板上，实现CPU总线不出电路板；
可进行32位浮点数运算的数字处理芯片DSP作为静止无功补偿器调节板的CPU，其24位地址总线和32位数字总线构成了调节板的并行总线，挂在该总线上的器件包括超大规模现场可编程逻辑门阵列FPGA、可编程逻辑器件CPLD和串行总线控制器CAN；其中FPGA作为调节板的主要器件，通过逻辑控制10片数模转换芯片AD7865，对40路模拟信号进行AD转换，转换结果存储于FPGA内通过编程构造的双口RAM中，DSP通过24位地址总线和32位数字总线对AD转换结果进行读取，并在DSP内进行计算，获得SVC三相触发角，DSP仍通过并行总线将三相触发角写入FPGA内编程构成的三个16位计数器中，由FPGA根据计数值发出SVC触发信号；
DSP和FPGA作为调节板的两个主要器件，完成了SVC调节的主要功能，将DSP和FPGA通过并行总线相连并进行功能划分，由FPGA完成AD转换和计数，由DSP完成计算；
在24位地址总线和32位数字总线上同时挂有串行总线控制器CAN，DSP通过CAN与调节板外的其它设备进行串行通讯；同样在24位地址总线和32位数字总线上挂有可编程逻辑器件CPLD，DSP通过CPLD控制8位数字输入和8位数字输出节点，8位IO输入信号通过光电隔离读入调节板外的设备节点，8位IO输出信号通过光电隔离控制调节板外的节点；CPLD同时还完成数字锁相环PLL的功能。
2.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：该SVC调节板采用4层布线，中间两层分别为电源层和电源地层，根据电路板上元器件的布局对电源层和电源地层进行了分割；元器件焊盘为水晶工艺，实现全部表贴电路，欧式插接件，抗电磁干扰达到电磁兼容标准EMC快速瞬变4级标准；电路板上DSP、FPGA和CPLD均可通过JTAG口在线编程。
3.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：DSP电路为美国TI公司TMS320VC33浮点数DSP，外部包括8MBFLASH和2MBRAM，该DSP包括24位地址总线，32位数字总线，主频100MHz，该DSP采用C语言编程，浮点数计算，可根据AD转换的电压、电流结果进行计算三相晶闸管触发角度。
4.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：FPGA电路为美国XILINX公司XC2S300E大规模30万门现场可编程逻辑门阵列，该FPGA通过VHDL语言进行功能描述，可对10片AD芯片进行AD转换控制、构造16位4K双口RAM存储AD转换结果供DSP读取、构造3个16位计数器供DSP提供晶闸管触发计数、三相电压同步检测；发出晶闸管触发角的16位计数器能够达到0.1度的触发角精度。
5.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：10片AD采用美国AD公司AD7865构成40路同步采样模数转换电路，在FPGA的控制下，以数字锁相环PLL输出频率对40路±12V内的模拟信号进行模数转换，16位AD转换结果存储于FPGA内通过VHDL语言构造的双口RAM中，DSP每20ms从该双口RAM中读取AD转换结果。
6.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：数字锁相环PLL通过美国XILINX公司CPLD芯片95144XL构成，通过反馈计算的方法实现对系统电压的同步锁相功能。
7.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：CAN通讯电路采用SJA1000和82C250构成串行总线，用以在SVC控制器内部的通讯。
8.根据权利要求1所述的基于浮点数数字处理芯片DSP与超大规模现场可编程逻辑门阵列FPGA的静止无功补偿器SVC调节板，其特征在于：8路光电隔离输入输出电路对外部电路进行读入和控制。
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