CN100345103C - 预取与外部触发的事件相关联的数据/指令的方法及其系统 - Google Patents
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Abstract
本发明涉及在系统中预取与外部触发事件相关联的数据/指令的方法，所述系统包括：基础结构(18)，它具有用于接收要由所述基础结构处理的数据/指令的输入接口(20)和用于在数据已被处理之后发送它们的输出接口(22)；存储器(14)，用于当数据/指令被所述输入接口接收时存储数据/指令；处理器(10)，用于处理至少一些所述数据/指令，所述处理器具有高速缓冲存储器，其中数据/指令在被处理之前被存储；外部来源(26)，用于向所述处理器分配序列任务。所述方法包括下列步骤，这些步骤当处理器在执行前一个任务时被执行：确定要由处理器处理的数据/指令在存储器中的位置；向高速缓冲存储器指示这些存储器位置的地址；取得存储器位置的内容和将它们写入高速缓冲存储器中；向处理器分配处理数据/指令的任务。
Description
技术领域
本发明一般地涉及这样的系统，其中诸如在网络处理器中的调度器的外部来源可以中断用于处理其中数据/指令与前一个任务无关的任务的处理器，本发明尤其涉及用于预取外部触发的事件相关联的数据/指令的方法。
背景技术
现代微处理器和微处理器核心的效率非常依赖于高速缓冲存储器的效率，因为指令循环时间比存储器存取时间小得多。高速缓冲存储器利用存储器存取的局部性特点，这就是一个存储器存取更有可能接近以前的存取的事实。
高速缓冲存储器包含一个机构，即高速缓冲存储器控制器，用于向所选择的区域(高速缓冲存储器线)装载新的内容，并且为了如此，高速缓冲存储器通过丢弃旧的输入项而为这个行为留出空间。高速缓冲存储器控制器当前可以被具有高速缓冲存储器预取指令的软件(例如，用于所有符合PowerPC的器件的Data Cache Block Touch(数据高速缓冲存储器块接触软件))激活。而且，存在高速缓冲存储器控制器识别诸如线性跨距或链接的数据结构的常规存取模式的建议。不幸的是，现有的方法不涵盖外部触发的事件，其中在这些情形中所需要的存储器内容与前面的处理无关。在这样的情况下，对关于所需要的存储器内容的唯一了解是诸如中断源的事件源、分配任务的调度器或其他处理器。
在其中诸如在网络处理器中的调度器的外部来源可以中断用于处理与在先处理的数据无关的数据的系统中，所述处理器产生一个高速缓存命中遗漏(cache miss)。这意味着处理器停止处理直到它需要的数据从存储器被装载到高速缓冲存储器中。这浪费了相当多的时间。因此，对于当前的存储器技术和400MHz的处理器时钟速度，每个高速缓存命中遗漏涉及36个处理器时钟周期，这意味着大约40个指令。因为当前的技术趋势显示出处理器指令速率的增长比存储器延时更强。因此每个高速缓存命中遗漏的损失指令数量增加。
发明内容
因此，本发明的主要目的是实现一种方法，用于预取与外部触发事件相关联的数据/指令，以便避免对于可以容易地确定地址的数据的高速缓存命中遗漏。
本发明因此涉及用于在一个系统中预取与外部触发事件相关联的数据/指令的方法，所述系统包括：基础结构，它具有用于接收要由所述基础结构处理的数据/指令的输入接口、用于在数据已经被处理之后发送它们的输出接口；存储器，用于当数据/指令被输入接口接收时存储数据/指令；处理器，用于处理至少一些数据/指令，所述处理器具有高速缓冲存储器，其中数据/指令在被处理之前被存储；外部来源，用于向处理器分配序列任务。所述方法包括下列步骤，这些步骤当处理器在执行前一个任务时被执行：确定要由处理器处理的数据/指令在存储器中的位置；向高速缓冲存储器指示这些存储器位置的地址；取得存储器位置的内容和将它们写入高速缓冲存储器中；向处理器分配处理数据/指令的任务。
附图说明
通过结合附图阅读下面对本发明更具体的说明，可以更好地明白本发明的上述和其他目的、特征和优点，其中：
图1是其中实现根据本发明的方法的网络处理系统的方框图。
图2是表示根据本发明的方法的步骤的流程图。
具体实施方式
这样的系统包括处理器核心10，诸如配备了数据/指令高速缓冲存储器的PowerPC处理器核心。所述系统由高性能总线12构造，所述高性能总线12诸如处理器局域总线(PLB)，它提供到外部存储器14(例如SDRAM)的连接，所述外部存储器14包括数据以及存储器控制器16的中介的指令，存储器控制器16通过产生例如所有必要的定时、刷新信号等来提供总线结构与存储器的无关性。
总线12和存储器14也被基础结构18使用，基础结构18处理在输入接口20上从网络接收的数据分组。基础结构18管理包括分组组装、存储器分配和释放以及从分组队列的插入和删除的接收和发送。
一些分组不需要被处理，并且被输出接口22通过网络直接被发送。其它的分组需要被处理器10处理。一个查找和分类单元24进行确定是否一个分组需要被处理和那种处理需要被执行。为了处理一个数据分组，处理器10需要几个信息。为此，它需要访问分组的首标和在基础结构18中产生的附加信息。例如，所述基础结构可能具有分组可以到达的几个端口，并且处理器需要分组来自何方的信息。
调度器26处理在一个或几个队列中需要被处理器处理的所有数据分组。这些队列不必在调度器中物理地存在。至少每个队列的前面的项目需要被存储在芯片上。这个调度器记录处理器行为。当处理器已经结束处理一个分组时，它向调度器请求新的任务。但是，如果管理具有不同优先级的几个队列，则调度器26也可以中断处理器对低优先级的任务的处理而处理较高优先级的任务。
在任何情况下，调度器26知道处理器10将要处理的下一个任务。所选择的任务确定将访问哪个数据。在这里所述的网络处理器的情况下，在任务(队列的项目)和首先被访问的地址、即分组首标和附加信息之间的关系很简单。由地址计算单元来进行从队列项目向一组地址的翻译。
当处理器10处理新的分组和访问诸如分组首标的数据时，如果不使用本发明则它通常产生一个高速缓存命中遗漏。这意味着处理器将停止处理，直到从外部存储器14向高速缓冲存储器装载所需要的数据，如上所述，这浪费了大量的时间。根据本发明的高速缓冲存储器预取避免了肯定要发生的数据访问的高速缓冲命中遗漏，并且可以容易地确定高速缓冲命中遗漏的地址。
为了起作用，必须指令高速缓冲存储器在访问发生前装载所需要的数据。这个行为的启动来自调度器，调度器使用到高速缓冲存储器的直接连接28。在已经确定其中已经存储了分组首标和附加信息的存储器中的位置之后，调度器分配要抓取到高速缓冲存储器的地址，并且高速缓冲存储器控制器将所述数据从存储器抓取高速缓冲存储器中。在完成这个写入后，或者调度器中断处理器并且当新的任务具有比前一个任务更高的优先级时分配新的分组来用于处理，或者调度器在递送新的分组之前等待前一个任务的完成。
根据本发明的方法由图2所示的流程图表示。首先，所述基础结构等待接收新的数据，即在所述示例中的数据分组(步骤30)。分组的首标用于分类，并且从所述查找和分类单元的处理得到的首标和附加信息被存储在外部存储器中(步骤32)。所述查找和分类单元确定是否分组需要由软件处理，并且确定其优先级(步骤34)。如果分组不需要处理，处理循环回到等待接收新的数据(步骤30)。
当数据分组需要处理时，调度器需要计算对应于处理器将要访问的数据的存储器中的地址。在所述示例中，它是分组首标的地址和诸如分类器结果、输入端口的附加信息的地址(步骤36)。这些地址然后被传送到处理器的数据高速缓冲存储器控制器(步骤38)。数据高速缓冲存储器控制器向数据高速缓冲存储器中写入对应的数据(步骤40)。这是通过交错由当前的分组处理建立的存储器存取而进行的。
在这个阶段，处理取决于是否刚刚到达的分组比前一个具有较高优先级(步骤42)。如果这样，调度器中断由处理器当前执行的前一个任务(步骤44)，并且分配新的分组来用于处理，并且处理器开始处理和找到在高速缓冲存储器中的相关数据(步骤46)。如果新的分组不比前一个具有较高的优先级，则处理器必须在处理新的分组(步骤48)之前完成前一个处理(步骤46)。
注意，如果分组具有较高优先级的情况下，调度器需要在中断处理器之前等待完成数据高速缓冲存储器的抓取。为此，调度器可以观察在总线上的行为，并且等待直到所有的被分配访问已经被完成。或者，调度器可以等待固定数量的时间，或者可以使用从高速缓冲存储器控制器到调度器的直接反馈。
也必须注意，对于其中如上所述第一分组的处理被中断以便处理第二较高优先级分组的两个分组，应当在两个情况下都发生在高速缓冲存储器的不相交的部分上。否则，预取的数据在它被访问之前可以被删除。这可以通过使用在处理器中从虚拟地址到实际地址的映射来被实现，因为通常使用虚拟地址来索引高速缓冲存储器。
虽然已经在网络处理器环境中说明了本发明的方法，本领域中的技术人员可以清楚，所述方法可以用于这样的任何系统，其中由处理器对一些数据的访问肯定发生，并且可以容易地确定其地址。在所有的情况下，外部事件与要处理的一些数据连接。因此，假定在使用照相机来用于导航的机器人中，新的图像以常规的时间间隔到达。图像的到达是事件，而图像数据本身是被预取的相关联数据。
必须注意，对于标准的微处理器，可以使用地址总线来作为外部来源，因为它已经被观察用于超高速缓存相关性。在这种情况下，仅仅需要一个外部连线来指示预取请求。
Claims (14)
1.在一个系统中预取与外部触发事件相关联的数据/指令的方法，所述系统包括：基础结构(18)，它具有用于接收要由所述基础结构处理的数据/指令的输入接口(20)、用于在数据已经被处理之后发送它们的输出接口(22)；存储器(14)，用于当数据/指令被所述输入接口接收时存储数据/指令；处理器(10)，用于处理至少一些所述数据/指令，所述处理器具有高速缓冲存储器，其中数据/指令在被处理之前被存储；外部来源(26)，用于向所述处理器分配序列任务；
所述方法的特征在于，它包括下列步骤，这些步骤当处理器在执行前一个任务时被执行：
确定要由所述处理器处理的数据/指令在所述存储器中的位置；
向所述高速缓冲存储器指示所述存储器位置的地址；
取得所述存储器位置的内容和将它们写入所述高速缓冲存储器中；
向所述处理器分配处理所述数据/指令的任务，该分配步骤包括：中断前一个分组的处理，开始比所述前一个分组具有更高优先级的新的分组的处理。
2.如权利要求1所述的方法，其中所述处理器(10)是网络处理器，并且要处理的数据在由所述基础结构(18)接收的数据分组的首标中。
3.如权利要求2所述的方法，其中所述外部来源是一个直接连接到所述处理器(10)中的所述高速缓冲存储器的调度器(26)，所述调度器确定要处理的数据/指令在所述存储器(14)中的位置，并且向所述高速缓冲存储器直接指示所述地址。
4.如权利要求3所述的方法，其中所述调度器(26)通过计算所述地址来确定在所述存储器(14)中的所述数据/指令的位置。
5.如权利要求3、4中的任何一个所述的方法，其中所述高速缓冲存储器与一个高速缓冲存储器控制器相关联，所述高速缓冲存储器控制器负责获取其地址已经被所述调度器(26)确定的所述存储器位置的内容，并且将它们写入所述高速缓冲存储器中。
6.如权利要求3、4中的任一项所述的方法，其中所述处理器(10)和所述调度器(26)使用一个处理器局域总线，所述调度器在确定完成数据高速缓冲存储器获取后中断所述处理器，其中通过监控所述总线和精确观察何时数据从所述存储器(14)返回来完成上述数据高速缓冲存储器获取。
7.如权利要求5所述的方法，其中所述处理器(10)和所述调度器(26)使用一个处理器局域总线，所述调度器在确定完成数据高速缓冲存储器获取后中断所述处理器，其中通过监控所述总线和精确观察何时数据从所述存储器(14)返回来完成上述数据高速缓冲存储器获取。
8.一种预取与外部触发事件相关联的数据/指令的系统，所述系统包括：
基础结构(18)，它具有用于接收要由所述基础结构处理的数据/指令的输入接口(20)、用于在数据已经被处理之后发送它们的输出接口(22)；
存储器(14)，用于当数据/指令被所述输入接口接收时存储数据/指令；
处理器(10)，用于处理至少一些所述数据/指令，所述处理器具有高速缓冲存储器，其中数据/指令在被处理之前被存储；
外部来源(26)，其中，所述外部来源(26)向所述处理器(10)分配处理所述数据/指令的任务：所述外部来源(26)中断所述处理器(10)的前一个分组的处理，使所述处理器开始比所述前一个分组具有更高优先级的新的分组的处理。
9.如权利要求8所述的系统，其中所述处理器(10)是网络处理器，并且要处理的数据在由所述基础结构(18)接收的数据分组的首标中。
10.如权利要求9所述的系统，其中所述外部来源是一个直接连接到所述处理器(10)中的所述高速缓冲存储器的调度器(26)，所述调度器确定要处理的数据/指令在所述存储器(14)中的位置，并且向所述高速缓冲存储器直接指示所述地址。
11.如权利要求10所述的系统，其中所述调度器(26)通过计算所述地址来确定在所述存储器(14)中的所述数据/指令的位置。
12.如权利要求10、11中的任何一个所述的系统，其中所述高速缓冲存储器与一个高速缓冲存储器控制器相关联，所述高速缓冲存储器控制器负责获取其地址已经被所述调度器(26)确定的所述存储器位置的内容，并且将它们写入所述高速缓冲存储器中。
13.如权利要求10、11中的任一项所述的系统，其中所述处理器(10)和所述调度器(26)使用一个处理器局域总线，所述调度器在确定完成数据高速缓冲存储器获取后中断所述处理器，其中通过监控所述总线和精确观察何时数据从所述存储器(14)返回来完成上述数据高速缓冲存储器获取。
14.如权利要求12所述的系统，其中所述处理器(10)和所述调度器(26)使用一个处理器局域总线，所述调度器在确定完成数据高速缓冲存储器获取后中断所述处理器，其中通过监控所述总线和精确观察何时数据从所述存储器(14)返回来完成上述数据高速缓冲存储器获取。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071024 |