CH673733A5

CH673733A5 -

Info

Publication number: CH673733A5
Application number: CH341487A
Authority: CH
Inventors: Martin Weiss
Original assignee: Siemens Ag
Priority date: 1986-09-29
Filing date: 1987-09-04
Publication date: 1990-03-30
Also published as: DE3633024C2; DE3633024A1

Description

BESCHREIBUNG Die Erfindung betrifft eine Schaltungsanordnung für die Phasensynchronisierung von jeweils eine erste Impulsperiode aufweisenden Impulsen einer ersten Taktimpulsfolge mit jeweils eine gegenüber der ersten Impulsperiode um ein ganzzahliges DESCRIPTION The invention relates to a circuit arrangement for the phase synchronization of pulses of a first clock pulse sequence each having a first pulse period, each with an integral number compared to the first pulse period

Vielfaches längere Impulsperiode aufweisenden Impulsen einer zweiten Taktimpulsfolge, mit einem die Impulse der ersten Taktimpulsfolge bereitstellenden Taktimpulsgenerator und einer mit den Impulsen der zweiten Taktimpulsfolge beauf-s schlagten, den Taktimpulsgenerator steuernden Steuereinrichtung. Pulses of a second clock pulse sequence which have multiple longer pulse periods, with a clock pulse generator providing the pulses of the first clock pulse sequence and a control device which controls the clock pulse generator and which is supplied with the pulses of the second clock pulse sequence.

Eine derartige Schaltungsanordnung wird üblicherweise als Phasenregelkreis in Form einer als Frequenz-Synthesizer ausgenutzten «Phase-Locked-Loop»-Anordnung ausgebildet. Eine io solche Anordnung stellt eine aus einem Phasendetektor, einem Schleifenfilter und einem spannungsgesteuerten Oszillator gebildete Reihenschaltung dar. Für den genannten Anwendungsfall liefert der Oszillator den Impulsen der ersten Taktimpulsfolge entsprechende Ausgangssignale, während der Phasendetektor 15 einerseits den zuvor genannten Impulsen der zweiten Taktimpulsfolge entsprechende Referenzsignale und andererseits die entsprechend diesen Referenzsignalen untersetzten Ausgangssignale des Oszillators zugeführt erhält. Diese Anordnung stellt einen Regelkreis dar, in welchem die Referenzsignale und die 20 Ausgangssignale des Oszillators phasenstarr gekoppelt sind. Such a circuit arrangement is usually designed as a phase locked loop in the form of a “phase locked loop” arrangement used as a frequency synthesizer. Such an arrangement represents a series circuit formed from a phase detector, a loop filter and a voltage-controlled oscillator. For the application mentioned, the oscillator delivers output signals corresponding to the pulses of the first clock pulse sequence, while the phase detector 15 on the one hand corresponds to the aforementioned pulses of the second clock pulse sequence and reference signals on the other hand, receives the output signals of the oscillator which are reduced according to these reference signals. This arrangement represents a control loop in which the reference signals and the 20 output signals of the oscillator are phase locked.

Es ist bereits bekannt, die zu einem Phasenregelkreis gehörenden Schaltungskreise, wie Phasendetektor und Oszillator, jeweils mit Hilfe von Digitalbausteinen aufzubauen [«Unterrichtungsblätter der Deutschen Bundespost», Jahrgang 34/1981, 25 Nr. 2, Seiten 75 bis 83; «Regelungstechnik und Prozess-Daten-verarbeitung», 21 (1973), Heft 12, Seiten 392 bis 398]. Aber auch für die Erstellung eines Phasenregelkreises mit Hilfe von Digitalbausteinen ist ein nicht unerheblicher schaltungstechnischer Aufwand erforderlich, der für allgemeine Anwendungs-30 fälle zuweilen unerwünscht ist. It is already known to build up the circuits belonging to a phase-locked loop, such as phase detector and oscillator, with the aid of digital modules [“Information sheets of the German Bundespost”, volume 34/1981, 25 No. 2, pages 75 to 83; "Control engineering and process data processing", 21 (1973), No. 12, pages 392 to 398]. But also for the creation of a phase-locked loop with the aid of digital components, a not inconsiderable expenditure on circuitry is required, which is sometimes undesirable for general applications.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie eine Schaltungsanordnung der eingangs genannten Art unter Verwendung von digital arbeitenden Einrichtungen mit einem geringen schaltungstechnischen Aufwand reali-35 siert werden kann. It is an object of the present invention to show a way in which a circuit arrangement of the type mentioned at the outset can be implemented using digitally operating devices with little circuitry outlay.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art gemäss der vorliegenden Erfindung dadurch, dass die Steuereinrichtung durch einen Impulsgenerator gebildet ist, welcher auf das Auf-40 treten der zweiten Taktimpulsfolge zugehörigen Impulse hin jeweils einen zeitlich so innerhalb der Impulsperiode des jeweiligen Impulses liegenden Steuerimpuls abgibt, dass auf diesen Steuerimpuls hin die Impulsabgabe mit der Impulsperiode der ersten Taktimpulsfolge zeitlich mit dem Auftreten des dem je-45 weiligen Steuerimpuls folgenden Impulses der zweiten Taktimpulsfolge wiederbeginnt, dass der Taktimpulsgenerator auf das Auftreten eines ihm zugeführten Steuerimpulses hin seine Impulsabgabe unter Verkürzimg der letzten Impulsperiode abbricht und dass dem Taktimpulsgenerator eine Impulsabgabeso schaltung nachgeschaltet ist, welche die in der von dem Taktim-pulsgenerator abgegebenen Taktimpulsfolge durch Abbruch verkürzten Impulsperioden bis zum Auftreten des jeweils nächsten Impulses der zweiten Taktimpulsfolge verlängert. The object outlined above is achieved in a circuit arrangement of the type mentioned at the outset in accordance with the present invention in that the control device is formed by a pulse generator which, in response to the occurrence of the pulses associated with the second clock pulse sequence, each time within the pulse period of the respective one Pulse-lying control pulse emits that in response to this control pulse, the pulse output with the pulse period of the first clock pulse sequence begins again with the occurrence of the pulse of the second clock pulse sequence following the respective control pulse, that the clock pulse generator releases its pulse output upon the occurrence of a control pulse supplied to it Shortening of the last pulse period breaks off and that the clock pulse generator is followed by a pulse output circuit which shortens the pulse periods in the clock pulse sequence output by the clock pulse generator by aborting up to m Occurrence of the next pulse of the second clock pulse sequence is extended.

Die Erfindung bringt den Vorteil mit sich, dass für die Pha-55 sensynchronisierung zweier Taktimpulsfolgen anstelle der bei bekannten Phasenregelkreisen vorgesehenen Einrichtungen lediglich zwei Impulsgeneratoren sowie ein Impulsregenerierer erforderlich sind. Die beiden Impulsgeneratoren sind dabei mit einem wesentlich geringeren schaltungstechnischen Aufwand 60 realisierbar als der in bekannten Phasenregelkreisen vorgesehene Oszillator. Dieser Oszillator ist hinsichtlich der Frequenz der von ihm abgegebenen Ausgangssignale von einem Phasendetektor her steuerbar. Demgegenüber ist gemäss der vorliegenden Erfindung für die Abgabe der ersten Taktimpulsfolge lediglich 65 ein für eine fest vorgegebene Impulsfolgefrequenz ausgelegter Taktimpulsgenerator erforderlich, der hinsichtlich des Abgabezeitpunktes der Taktimpulsfolge in einen definierten Anfangszustand überführbar ist. The invention has the advantage that only two pulse generators and one pulse regenerator are required for the Pha-55 sensor synchronization of two clock pulse sequences instead of the devices provided in known phase-locked loops. The two pulse generators can be implemented with a significantly lower circuit complexity than the oscillator provided in known phase-locked loops. This oscillator can be controlled by a phase detector with regard to the frequency of the output signals it emits. In contrast, according to the present invention, only 65 clock pulse generator designed for a predetermined pulse repetition frequency, which can be converted into a defined initial state with regard to the time of delivery of the clock pulse train, is required for the delivery of the first clock pulse train.

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Hinsichtlich des schaltungstechnischen Aufwandes vorteilhafte Ausgestaltungen der Schaltungsanordnung gemäss der vorliegenden Erfindung ergeben sich aus den beiden abhängigen Ansprüchen. With regard to the complexity of the circuitry, advantageous configurations of the circuit arrangement according to the present invention result from the two dependent claims.

Im folgenden wird nunmehr die vorliegende Erfindung anhand von Zeichnungen näher erläutert. The present invention will now be explained in more detail below with reference to drawings.

Fig. 1 zeigt eine Schaltungsanordnung gemäss der vorliegenden Erfindung und 1 shows a circuit arrangement according to the present invention and

Fig. 2 zeigt ein Impulsdiagramm, auf welches im Zuge der Beschreibung der vorliegenden Erfindung eingegangen wird. Fig. 2 shows a timing diagram, which will be discussed in the course of the description of the present invention.

Die in Fig. 1 dargestellte Schaltungsanordnung dient für die Phasensynchronisierung eines von einer intern erzeugten Taktimpulsfolge einer Datenübertragungseinrichtung abgeleiteten Übertragungstaktimpulsfolge mit einer innerhalb eines Datenübertragungsnetzes bereitgestellten Netztaktimpulsfolge. Die Übertragungstaktimpulsfolge möge beispielsweise für eine Übertragung von sogenannten envelopestrukturierten Datensignalen eine Impulsfolgefrequenz von 3 kHz, die Netztaktimpulsfolge dagegen eine Impulsfolgefrequenz von 75 Hz aufweisen. Als intern bereitgestellte Taktimpulsfolge möge eine Impulsfolge mit einer Impulsfolgefrequenz von 768 kHz zur Verfügung stehen. The circuit arrangement shown in FIG. 1 is used for phase synchronization of a transmission clock pulse sequence derived from an internally generated clock pulse sequence of a data transmission device with a network clock pulse sequence provided within a data transmission network. The transmission clock pulse train may have a pulse repetition frequency of 3 kHz, for example, for a transmission of so-called envelope-structured data signals, while the network clock pulse train may have a pulse repetition frequency of 75 Hz. A pulse train with a pulse train frequency of 768 kHz may be available as an internally provided clock pulse train.

Für die Frequenzuntersetzung von 768 kHz auf 3 kHz ist in der Schaltungsanordnung gemäss Fig. 1 ein Frequenzteiler ZI vorgesehen, der an einem Taktsignaleingang CL die intern erzeugte Taktimpulsfolge IT zugeführt erhält. Mit einem Ausgang AI ist dieser Frequenzteiler mit einem Eingang eines UND-Gliedes G verbunden, das ausgangsseitig an eine die Übertragungstaktimpulsfolge führende Leitung TL angeschlossen ist. Ein weiterer Eingang des UND-Gliedes G steht mit einem Ausgang A2 eines Zählers Z2 in Verbindung. Dieser Zähler erhält an einem Taktsignaleingang CL die bereits genannte Taktimpulsfolge IT zugeführt. An einem Steuereingang E2 dieses Zählers liegt die Netztaktimpulsfolge NT an. Der Ausgang A2 des Zählers Z2 ist ausserdem mit einer monostabilen Kippstufe MV verbunden. Diese wiederum steht ausgangsseitig mit einem Steuereingang El des genannten Frequenzteilers ZI in Verbindung. For the frequency reduction from 768 kHz to 3 kHz, a frequency divider ZI is provided in the circuit arrangement according to FIG. 1, which receives the internally generated clock pulse sequence IT at a clock signal input CL. With an output AI this frequency divider is connected to an input of an AND gate G which is connected on the output side to a line TL carrying the transmission clock pulse train. Another input of the AND gate G is connected to an output A2 of a counter Z2. This counter receives the already mentioned clock pulse sequence IT at a clock signal input CL. The network clock pulse sequence NT is present at a control input E2 of this counter. The output A2 of the counter Z2 is also connected to a monostable multivibrator MV. This in turn is connected on the output side to a control input E1 of said frequency divider ZI.

Die Wirkungsweise der gerade beschriebenen Schaltungsanordnung wird im folgenden anhand des in Fig. 2 dargestellten Impulsdiagramms beschrieben. Im einzelnen sind dargestellt die Taktimpulsfolge IT, die Signale an dem Steuereingang El und an dem Ausgang AI des Frequenzteilers ZI, die Signale an dem Steuereingang E2 und an dem Ausgang A2 des Zählers Z2 sowie die auf der Leitung TL auftretende Übertragungstaktimpulsfolge. The mode of operation of the circuit arrangement just described is described below with reference to the pulse diagram shown in FIG. 2. The clock pulse sequence IT, the signals at the control input E1 and at the output AI of the frequency divider ZI, the signals at the control input E2 and at the output A2 of the counter Z2 as well as the transmission clock pulse sequence occurring on the line TL are shown in detail.

Die in Fig. 2 dargestellten Signale stellen jeweils Impulssignale dar, deren Pegel zwischen einem Logisch-O-Pegel und einem Logisch-l-Pegel wechseln. Die jeweiligen logischen Pegel sind dabei in Fig. 1 mit 0 bzw. 1 gekennzeichnet. Die Impulsfolge IT und die Netztaktimpulsfolge NT, die am Steuereingang E2 des Zählers Z2 auftritt, weisen jeweils Impulse auf, deren Verhältnis von Impulsdauer zu Impulsperiodendauer 1:2 beträgt. Damit weist jeder der Impulse für eine halbe Impulsperiodendauer einen Logisch-l-Pegel und für die verbleibende halbe Impulsperiodendauer einen Logisch-O-Pegel auf. The signals shown in FIG. 2 each represent pulse signals whose level changes between a logic 0 level and a logic 1 level. The respective logic levels are identified in FIG. 1 by 0 and 1, respectively. The pulse sequence IT and the network clock pulse sequence NT, which occurs at the control input E2 of the counter Z2, each have pulses whose ratio of pulse duration to pulse period is 1: 2. Each of the pulses thus has a logic 1 level for half a pulse period and a logic 0 level for the remaining half pulse period.

Bei dem Zähler Z2 handelt es sich um einen hinsichtich des Zählbetriebs steuerbaren Rückwärtszähler, der während des The counter Z2 is a down counter which is controllable with regard to the counting operation and which during the

Auftretens eines Logisch-1-Pegels innerhalb der einzelnen Impulsperioden der Netztaktimpulsfolge NT sich in seinem Zählbetrieb befindet. Die Zählperiode ist dabei so festgelegt, dass der Zähler mit dem Auftreten des letzten vor dem Beginn einer 5 neuer Impulsperiode der Netztaktimpulsfolge liegenden Impulses der Taktimpulsfolge IT einen der Länge der Impulsperiodendauer der Taktimpulsfolge IT entsprechnden Logisch-O-Im-puls an seinem Ausgang A2 abgibt. Die Rückflanke eines solchen Impulses fällt dabei mit der die jeweils nächste Impulspe-lo riode der Netztaktimpulsfolge NT einleitenden Flanke zusammen. Occurrence of a logic 1 level within the individual pulse periods of the network clock pulse sequence NT is in its counting mode. The counting period is determined so that the counter outputs a logical O-Im pulse corresponding to the length of the pulse period of the clock pulse sequence IT at its output A2 when the last pulse of the clock pulse sequence IT before the start of a new pulse period of the network clock pulse sequence occurs . The trailing edge of such a pulse coincides with the edge that initiates the next pulse period of the network clock pulse sequence NT.

Nach Ablauf einer Zählperiode nimmt der Zähler Z2 zunächst seinen Sperrzustand ein, in welchem der Zählbetrieb unterbrochen ist. Dieser Zählbetrieb wird erneut mit dem Auftreis ten eines Logisch-1-Pegels während der nächsten Impulsperiode der Netztaktimpulsfolge aufgenommen. After a counting period has expired, the counter Z2 first assumes its blocking state, in which the counting operation is interrupted. This counting operation is resumed with the appearance of a logic 1 level during the next pulse period of the network clock pulse train.

Mit den am Ausgang A2 des Zählers Z2 auftretenden Impulsen wird die genannte monostabile Kippstufe MV beaufschlagt. Sie gibt an ihrem Ausgang gegenüber diesen Impulsen auf eine Impulsdauer von 180 ns verkürzte Impulse ab. Diese Impulse erhält der Frequenzteiler ZI zugeführt. Dieser Frequenzteiler ist dabei so ausgelegt, dass er während der Abgabe von Impulsen der Übertragungstaktimpulsfolge auf das Auftreten jedes der von der monostabilen Kippstufe MV abgebebenen Impulse hin seinen Teilerbetrieb unterbricht und mit dem Auftreten des jeweils nächsten ihm zugeführten Impulses der Taktimpulsfolge IT den Teilerbetrieb mit der Impulsabgabe mit der Impulsperiode der Übertragungstaktimpulsfolgte wiederaufnimmt. Die Zeitdauer der Unterbrechung ist in Fig. 2 mit S bezeichnet. Mit anderen Worten, der Teilerbetrieb wird zunächst auf das Auftreten der Vorderflanke der jeweils am Ausgang A2 des Zählers Z2 auftretenden Impulse hin unterbrochen und bei Auftreten der Rückflanke des jeweiligen Impulses erneut aufgenommen. Damit fällt die Impulsabgabe mit der Impulsperiode der Übertragungstaktimpulsfolge mit dem Beginn einer neuen Impulsperiode der Netztaktimpulsfolge NT zusammen. The above-mentioned monostable multivibrator MV is applied to the pulses occurring at the output A2 of the counter Z2. At its output, it emits pulses shortened to a pulse duration of 180 ns compared to these pulses. The frequency divider ZI receives these pulses. This frequency divider is designed such that it interrupts its divider operation during the delivery of pulses of the transmission clock pulse sequence upon the occurrence of each of the pulses emitted by the monostable multivibrator MV and, with the occurrence of the next pulse of the clock pulse sequence IT supplied to it, the divider operation with the pulse output resumed with the pulse period of the transmission clock pulse. The duration of the interruption is designated by S in FIG. 2. In other words, the divider mode is first interrupted when the leading edge of the pulses occurring at the output A2 of the counter Z2 occurs and is restarted when the trailing edge of the respective pulse occurs. The pulse output thus coincides with the pulse period of the transmission clock pulse sequence with the beginning of a new pulse period of the network clock pulse sequence NT.

Wie aus der in Fig. 2 mit AI bezeichneten Impulsfolge hervorgeht, ist eine Impulsperiode, in welcher ein Abbruch des 4o Teilerbetriebs des Frequenzteilers ZI erfolgt, gegenüber den übrigen zu der Übertragungstaktimpulsfolge gehörenden Impulsperioden verkürzt, und zwar um eine der Dauer einer Impulsperiode der Taktimpulsfolge IT entsprechenden Zeitspanne. Um diese Verkürzung auszugleichen, werden die am Ausgang 45 AI des Frequenzteilers ZI und am Ausgang A2 des Zählers Z2 dem genannten, als Impulsabgabeschaltung wirkenden UND-Glied G zugeführt. Der Logisch-O-Pegel des am Ausgang A2 des Zählers Z2 auftretenden Impulses bewirkt dabei, wie aus einem Vergleich der in Fig. 2 mit E2, AI und TL bezeichneten so Impulsfolgen hervorgeht, dass der zum Zeitpunkt des Abbruchs des Teilerbetriebs am Ausgang des Frequenzteilers ZI auftretende Logisch-O-Pegel bis zum Auftreten der die nächste Impulsperiode der Netztaktimpulsfolge NT einleitenden Flanke weiterhin anliegt. Damit gibt die in Fig. 1 dargestellte Schal-55 tungsanordnung an die Leitung TL eine Übertragungstaktimpulsfolge ab, deren Impulsperioden untereinander die gleiche Dauer aufweisen und deren einzelne Impulse phasensynchron mit den Impulsen der Netztaktimpulsfolge NT auftreten. As can be seen from the pulse sequence denoted by AI in FIG. 2, a pulse period in which the 4o divider operation of the frequency divider ZI is interrupted is shortened compared to the other pulse periods belonging to the transmission clock pulse sequence, namely by the duration of one pulse period of the clock pulse sequence IT corresponding time span. In order to compensate for this shortening, those at output 45 AI of frequency divider ZI and at output A2 of counter Z2 are supplied to the AND gate G, which acts as a pulse output circuit. The logic O level of the pulse occurring at the output A2 of the counter Z2 has the effect, as can be seen from a comparison of the pulse sequences designated E2, AI and TL in FIG. 2, that at the output of the frequency divider the divider operation is terminated ZI occurring logic O level until the edge leading to the next pulse period of the network clock pulse sequence NT continues to be present. Thus, the circuit arrangement shown in FIG. 1 outputs a transmission clock pulse sequence to the line TL, the pulse periods of which have the same duration among one another and the individual pulses of which occur in phase synchronization with the pulses of the network clock pulse sequence NT.

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1 Blatt Zeichnungen 1 sheet of drawings

Claims

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1. Circuit arrangement for the phase synchronization of pulses of a first clock pulse sequence (TL) each having a first pulse period, with pulses of a second clock pulse sequence (NT) having an integral number of times longer than the first pulse period, with a clock pulse generator providing the pulses of the first clock pulse sequence (ZI) and a control device (Z2, MV, G) acted upon with the pulses of the second clock pulse sequence (NT) and controlling the clock pulse generator (ZI), characterized in that the control device is formed by a pulse generator (Z2, M) which is based on the occurrence of the pulses belonging to the second clock pulse sequence (NT) each gives a control pulse (E1), which is within the pulse period of the respective pulse, for triggering the clock pulse generator (ZI), that the pulse output with the pulse period of the first clock pulse sequence ( T L) starts again with the occurrence of the pulse of the second clock pulse sequence following the respective control pulse, that the clock pulse generator (ZI) aborts its pulse output upon shortening of the last pulse period upon the occurrence of a control pulse (El) and that the clock pulse generator (ZI) one Pulse delivery circuit (G) is connected downstream, which extends the pulse periods emitted by the clock pulse generator by aborting shortened pulse periods until the occurrence of the next pulse of the second clock pulse sequence.

2. Circuit arrangement according to claim 1, characterized in that the clock pulse generator (ZI) is formed by a frequency divider, which receives a third clock pulse sequence at a clock signal input with a sequence frequency that occurs by an integer many times higher than the sequence frequency of the pulses of the first clock pulse sequence which terminates its divider operation in response to the occurrence of control pulses supplied to it at a control input and restarts it after a period corresponding to the duration of a predetermined number of pulse periods of the third clock pulse sequence with the delivery of a new pulse of the first clock pulse sequence.

2nd

PATENT CLAIMS

3. Circuit arrangement according to claim 2, characterized in that the pulse generator is formed from a counter (Z2) and a pulse shaper (MV), that the counter at a clock input with the pulses of the third clock pulse train and at a control input with the pulses of the second clock pulse train is acted upon and at its output, in response to the occurrence of the pulses of the second clock pulse sequence, in each case emits an output pulse corresponding to the pulse length of the stated time period between the termination of the divider operation and its resumption, that the pulse shaper (MV) each has a pulse length that is greater than Output pulses said pulses have shorter pulse length than control pulses to the first frequency divider (ZI) and that the pulse output circuit (G) consists of a logic circuit which has the output of the frequency divider (ZI), shorter pulse periods and the pulse sequence Counter (Z2) emitted output pulses linked for an extension of the shortened pulse periods.