DE2728930C2

DE2728930C2 - Circuit arrangement for synchronizing clock generators

Info

Publication number: DE2728930C2
Application number: DE19772728930
Authority: DE
Inventors: Gert Dipl.-Ing. 8021 Attenham Krings
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-06-27
Filing date: 1977-06-27
Publication date: 1984-05-17
Also published as: DE2728930A1

Description

ä zur Lösung dieser Aufgabe in der im kennzeichnenden ί Teil des Patentanspruches 1 angegebenen Weise ausge-S bildet. Als Rücksetzsignalgeber kann dabei eine Stufe ρ des betreffenden Impulszählers dienen. Erforderlichen- $. falls können die von dieser Stufe abgegebenen Rücksetzkriterien mittels einer nachgeschalteten Verarbeij tungseinrichtung in eine zur Rücksetzung geeignetere Form gebracht werden.ä to solve this problem in the manner specified in the characterizing ί part of claim 1 forms. A step ρ of the pulse counter in question can serve as a reset signal generator. Required- $. If so, the reset criteria issued by this stage can be brought into a more suitable form for resetting by means of a downstream processing device.

H Durch diese Maßnahmen wird erreicht, daß beim Zu-H These measures ensure that when accessing

sammenschalteii mehrerer derartiger Schaltungsanord-ϊ nungen jeweils der am schnellsten weitergeschaltete ] Impulszähler die gemeinsame Rücksetzung zusammen ; mit den entsprechenden Impulszählern der anderen % Schaltungsanordnungen auslöst, so daß in vorteilhafter ; Weise eine selbsttätige Synchronisation einer wählba- i. ren Zahl von Schaltungsanordnungen, insbesondere für Einrichtungen zur Anzeige von Meldungen durch we- :-; nigstens pinen Flackertakt, erzielt wird,
ί In weiterer Ausgestaltung wird die Schaltungsanordnung derart ausgebildet, daß die Impulszählvorrichtung mehrere in Kette geschaltete rücksetzbare Impulszähler enthält, und daß wenigstens bei einem Teil der Jm- ! pulszähler eine eigene, an einen eigenen Syncnronisier- \ anschluß geführte Rücksetzeinrichtung vorgesehen ist.sammenschalteii several such circuit arrangements each of the fastest advanced] pulse counter the common resetting together; triggers with the corresponding pulse counters of the other % circuit arrangements, so that in advantageous; Way an automatic synchronization of a selectable i. Ren number of circuit arrangements, in particular for devices for displaying messages by we-: -; at least pin flicker clock is achieved,
In a further embodiment, the circuit arrangement is designed in such a way that the pulse counting device contains several resettable pulse counters connected in a chain, and that at least some of the Jm-! pulse counter has its own reset device, which is guided to its own Syncnronisier- \ connection.

Dabei wird in vorteilhafter Weise zugleich eine Synchronisation bei der Weiterschaltung herbeigeführt und für jede zusätzlich angeschlossene Schaltungsanordnung nach spätestens einem Fortschaltzyklus ein Gleichlauf mit den anderen Schaltungsanordnungen hergestellt.At the same time, synchronization is advantageously brought about during the handover and for each additionally connected circuit arrangement after one step-up cycle at the latest Established synchronism with the other circuit arrangements.

In einer Weiterbildung läßt sich eine besonders störsichere Synchronisierung dadurch erzielen, daß der Rücksetzsignalgeber eine mit einem flankengesteuerten Eingang an einen Ausgang des Impulszähler und mit einem Rücksetzeingang an den Eingang des Impulszählers angeschlossenes D-Flip-Flop enthält.In a further development, a particularly interference-free synchronization can be achieved in that the reset signal generator one with an edge-triggered input to an output of the pulse counter and one with a Contains reset input connected to the input of the pulse counter D flip-flop.

Es kann sich ferner als zweckmäßig erweisen, daß der Rücksetzsignalgeber einen Transistor enthält, dessen Emitter-Kollektorstrecke zwischen dem zugeordneten Synchronisieranschluß und Bezugspotential angeordnet ist.It may also prove to be useful that the reset signal generator contains a transistor whose Emitter-collector path arranged between the assigned synchronization connection and reference potential is.

Durch diese Maßnahmen ergeben sich besonders günstige Verhältnisse bei der Parallelschaltung mehrerer Rückstellsignalgeber.These measures result in particularly favorable conditions when several are connected in parallel Reset signal generator.

In weiterer Ausgestaltung der Erfindung wird die Schaltungsanordnung derart ausgebildet, daß die Impulszählvorrichtung zwei in Kette geschaltete rücksetzbare Impulszähler enthält, von denen ein unmittelbar auf den Taktgenerator folgender Impulszähler nur zur Bildung eines Steuertaktes niedrigerer Impulsfolgefrequenz vorgesehen ist, und daß an den dazu in Kette geschalteten weiteren Impulszähler eine Verknüpfungsanordnung zur Bildung wenigstens eines Taktes angeschlossen ist, und daß Impulszählern eine mit einem Synchronisieranschluß verbundene Rücksetzeinrichtung zugeordnet ist.In a further embodiment of the invention, the circuit arrangement is designed such that the pulse counting device contains two resettable pulse counters connected in a chain, one of which is immediate The pulse counter following the clock generator is only used to generate a control clock with a lower pulse repetition frequency is provided, and that a logic arrangement for forming at least one clock is connected to the further pulse counter connected in a chain for this purpose is, and that pulse counters have a reset device connected to a synchronizing connection assigned.

Durch diese Maßnahme ergibt sich der Vorteil, daß der weitere Impulszähler mit den entsprechenden Impulszählern gleichartiger Schaltungsanordnungen synchron und gleichphasig weitergeschaltet wird.This measure has the advantage that the further pulse counter with the corresponding pulse counter similar circuit arrangements is switched on synchronously and in phase.

Die Schaltungsanordnung läßt sich besonders vorteilhaft in einer Vielfachmeldeeinrichtung verwenden, bei der in eine Aufnahmevorrichtung Baueinheiten, die jeweils wenigstens einen Taktgeber und eine Mehrzahl von Taktausgabeanordnungen enthalten, in variabler Bestückung einseizbar sind, wobei in der Vielfachmeldeeinrichtung Busleitungen zur Verbindung der Synchronisieranschlüsse der Baueinheiten vorgesehen sind.The circuit arrangement can be used particularly advantageously in a multiple reporting device the in a receiving device structural units, each at least one clock generator and a plurality contained by clock output arrangements, can be inserted in a variable configuration, with the multiple signaling device Bus lines are provided for connecting the synchronization connections of the structural units.

Die mittels der Schaltungsanordnung erzielbare Synchronisierung von Taktgebern kann insbesondere dort vorteilhaft angewendet werden, wo mehrere taktsteuei·- bare Einrichtungen ohne zentrale Taktversorgung benötigt werden und ein Gleichlauf dieser Einrichtungen erforderlich ist. Dies ist beispielsweise bei Steuereinrichtungen der Fall, für die zusätzlich zu einem Betriebsgerät ein Ersatzgerät vorgesehen ist, das im Falle einer Umschaltung den Steuerungsvorgang so fortführen soll,The synchronization of clock generators that can be achieved by means of the circuit arrangement can in particular there can be used advantageously where several clock-controllable devices without a central clock supply are required and synchronization of these facilities is required. This is for example with control devices the case for which a replacement device is provided in addition to an operating device, which in the case of a Switchover is to continue the control process in such a way that

ίο daß die Ablaufsteuerung durch die Ersatzschaltung nicht beeinträchtigt wird.ίο that the sequence control by the equivalent circuit is not affected.

Die Erfindung wird anhand des in F i g. 1 gezeigten Ausführungsbeispiels und anhand des in F i g. 1 dargestellten Impulsdiagramms näher erläutert. Es zeigtThe invention is based on the in FIG. 1 and based on the embodiment shown in FIG. 1 illustrated pulse diagram explained in more detail. It shows

F i g. 1 einen Taktgeber für einen schnellen und einen langsamen Flackertakt, der für eine Synchronisierung mit gleichartigen weiteren Taktgebern ausgebildet ist,F i g. 1 a clock for a fast and a slow flicker clock, which is for synchronization is designed with similar further clock generators,

F i g. 2 die von dem Taktgeber nach F i g. 1 abgegebenen Takte.F i g. 2 by the clock generator according to FIG. 1 delivered bars.

F i g. 1 zeigt eine Schaltung zur Taktausgabe mit einem Taktgeber für zwei Flackertak'.- 74 und 75. Der langsame Fiackertakt 75 und der schiene Fiackenakt 74, die für mehrere Meldungsgeber zentral erzeugt werden, stehen an den Ausgängen 81 und 82 zur Verfügung und lassen sich mit Hilfe der Torschaltung 5 wahlweise an den Ausgang 54 durchschalten, der zu einem in der Figur nicht dargestellten Anzeigeelement führt. Die Durchschaltung wird durch die Fernmeldeeinrichtung 9 gesteuert, die zur Durchschaltung des langsamen Flakkertaktes 75 am Ausgang 91 und zum Durchschalten des Flackertaktes 74 am Ausgang 92 ein Steuerkriterium als Dauersignal abgibt.F i g. 1 shows a circuit for clock output with a clock generator for two flicker clocks. 74 and 75. The slow Fiackertakt 75 and the rail Fiackenakt 74, which is generated centrally for several message transmitters are available at the outputs 81 and 82 and can be selected using the gate circuit 5 switch through to the output 54, which leads to a display element not shown in the figure. the Switching through is controlled by the telecommunication device 9, which is used to switch through the slow flak clock 75 at output 91 and a control criterion for switching through the flicker cycle 74 at output 92 emits as a continuous signal.

Wie die Vielfachschaltung an den Ausgängen 81 und 82 zum Ausdruck bringt, lassen sich an diese Ausgänge mehrere Torschaltungen 5 anschließen, so daß mit Hilfe des Taktgebers eine Vielzahl von Anzeigelampen gesteuert werden kann, wobei zur Anzeige mehrerer MeI-dungszustände Lampen mit unterschiedlichen Flackertakten angesteuert werden. Auf diese Weise lassen sich mehrere als Torschaltungen ausgebildete Angabeteile zusammen mit einem hierfür zentralen Taktgeber auf ein\_r Leiterplatte bzw. auf einem Einschub, unterbringen. Bei Verwendung mehrerer derartiger Einschöbe werden die einzelnen Taktgeber synchronisiert, damit alle Lampen im gleichen Rhythmus flackern. Die Synchronisierung geschieht automatisch beim Einstecken der Einschübe.As the multiple circuit at outputs 81 and 82 expresses, these outputs can be used connect several gate circuits 5 so that with the help the clock a large number of indicator lamps can be controlled, whereby to display several message states Lamps can be controlled with different flickering cycles. In this way you can several indication parts designed as gate circuits together with a central clock generator for this purpose a \ _r circuit board or on a slot. When using several such slots, the individual clocks are synchronized with it all lamps flicker in the same rhythm. The synchronization takes place automatically when plugging in of the slots.

An den Impulsgeber 1 ist eine Kettenschaltung aus den beiden Impulszählern 2 und 3 angeschlossen. Der als binär codierter Dezimalzähler bzw. BCD-Zähler ausgebildete Impulszähler 2 dient lediglich zur impulszahluntersetzung bzw. als Teiler, d. h. er gibt an seinem Ausgang einen gegenüber dem am Eingang E zugeführten Takt 7*2 langsameren Takt 73 ab. Mit Hilfe dieses Taktes 73 wird der weitere, ebenfalls als binär codierter Dezimalzähler bzw. BCD-Zähler ausgebiloete Impulszähler 3 gespeist, der an den Ausgängen Q 1 bis Q 4 den Zählerstand als binär codierte Parallelinformation abgibt. Diese Information wird mit Hilfe der Verknüpfungsanordnung 4 ausgewertet, derart, daß am Ausgang des NICHT-ODER-Gliedes 45 ein gegenüber dem am Ausgang Q 3 gewonnenen relativ langsamen Takt 75 schnellerer Takt 74 erscheint.A chain circuit comprising the two pulse counters 2 and 3 is connected to the pulse generator 1. The pulse counter 2, which is designed as a binary coded decimal counter or BCD counter, is used only for the pulse count reduction or as a divider, ie it emits a clock 73 which is slower than the clock 7 * 2 fed to input E at its output. With the help of this clock pulse 73 the further pulse counter 3, also designed as a binary coded decimal counter or BCD counter, is fed, which outputs the counter reading as binary coded parallel information at the outputs Q 1 to Q 4. This information is evaluated with the aid of the logic arrangement 4 in such a way that a clock 74, which is faster than the relatively slow clock 75 obtained at the output Q 3, appears at the output of the NOR element 45.

Die Verknüpfungsanordnung 4 enthält zwei Exklusiv-ODER-Glieder 41 und 43, von denen das eine an die Ausgänge Q 1 und Ql, das andere an die Ausgänge Q2 und Q3 des Impulszählers 3 angeschlossen ist. Von den Ausgängen dieser beiden Exklusiv-ODER-Glieder 41The linkage arrangement 4 includes two exclusive-OR gates 41 and 43, of which the outputs Q 1 and Q and the other to the outputs Q2 and Q3 of the pulse counter 3 is connected a. From the outputs of these two exclusive OR gates 41

und 43 ist der eine an den negierenden Eingang und der andere an den nicht negierenden Eingang des UND-Gliedes 44 geführt. Dem UND-Glied 44 ist das NICHT-ODER-Glied 45 nachgeschaltet, dessen zweiter Eingang am Ausgang Q 4 des Impulszählers 3 und dessen Ausgang mit dem Anschluß 81 verbunden istand 43 one is led to the negating input and the other to the non-negating input of the AND element 44. The AND element 44 is followed by the NOR element 45, the second input of which is connected to the output Q 4 of the pulse counter 3 and the output of which is connected to the terminal 81

Diese einfache Ausgestaltung der Verknüpfungsanordnung 4 wird durch die Ausbildung des Impulszählers 3 als BCD-Zähler ermöglichtThis simple configuration of the logic arrangement 4 is made possible by the design of the pulse counter 3 as a BCD counter

Der Ausgang Q4 des Impulszählers 2 ist an den flankengesteuerten Eingang des D-Flip-Flops 25 geführt, das beim Übergang von der logischen 1 auf die logische 0 gesetzt wird. An den Ausgang Q des D-Flip-Flops 25 ist die Basis des npn-Transistors 26 angeschlossen, der mit seinem Emitter an Masse liegt und kollektorseitig an den Synchronisieranschluß 27 und den damit verbundenen invertierenden Rücksetzeingang R des Impulszählers 2 geführt istThe output Q4 of the pulse counter 2 is led to the edge-controlled input of the D flip-flop 25, which is set when the logic 1 changes to the logic 0. The base of the npn transistor 26 is connected to the output Q of the D flip-flop 25, the emitter of which is connected to ground and the collector side is led to the synchronizing connection 27 and the associated inverting reset input R of the pulse counter 2

Ds; D- Flip-Fiep 25 ist mit seinen: Rücksetzgang R an den Eingang E des Impulszählers 2 angeschlossen und wird daher durch den dem Setzvorgang folgenden Taktimpuls aus dem Takt TI zurückgesetztDs; D flip-beep 25 is connected with its: reset gear R to the input E of the pulse counter 2 and is therefore reset by the clock pulse following the setting process from the clock TI

Der Impulszähler 3 ist mit seinem Ausgang Q 4 an den differenzierenden Eingang des D-Flip-Flops 35 geführt, das beim Obergang von der logischen 1 auf die logische 0 gesetzt wird und dessen Rücksetzeingang R mit dem Eingang E des Impulszählers 3 verbunden ist und daher mit dem Takt 7"3 beaufschlagt wird. Der Ausgang Q dieses Flip-Flops 35 ist über den entsprechend dem Transistor 26 geschalteten npn-Transistor 36 an den weiteren Synchronisieranschluß 37 geführt Der Synchronisieranschluß 37 ist an den invertierenden Rücksetzeingang R des Impulszählers 3 angeschlossen.The pulse counter 3 is led with its output Q 4 to the differentiating input of the D flip-flop 35, which is set at the transition from logic 1 to logic 0 and whose reset input R is connected to input E of pulse counter 3 and therefore The output Q of this flip-flop 35 is fed to the further synchronization terminal 37 via the npn transistor 36, which is switched according to the transistor 26. The synchronization terminal 37 is connected to the inverting reset input R of the pulse counter 3.

Die Takteingänge bzw. Clock-Eingänge C der Impulszähler 2 und 3 sind jeweils an Masse gelegt Bei den Flip-Flops 25 und 35 liegen die D-Eingänge an der Versorgungsspannung + 5V. die einer logischen 1 entspricht die S-Eingänge San Masse bzw. der logischen 0. Findet am Ausgang 4 des Impulszähler 3 ein Übergang von der logischen 1 auf die logische 0 statt so wird das Flip-Flop 35 gesetzt und der Impulszähler 3 zurückgesetzt The clock inputs or clock inputs C of the pulse counters 2 and 3 are each connected to ground. The D inputs of the flip-flops 25 and 35 are connected to the + 5V supply voltage. a logical 1 corresponds to the S inputs San ground or logical 0. If a transition from logical 1 to logical 0 takes place at output 4 of pulse counter 3, flip-flop 35 is set and pulse counter 3 is reset

Werden mehrere der in Fig. 1 gezeigten Schaltungsanordnungen verwendet so sind mehrere Taktgeber vorhanden. Die Taktgeber werden dabei auf einfache Weise durch Rücksetzen der BCD-Zähler synchronisiert wenn deren letzte Zählstufe von der logischen 1 auf die logische 0 kippt Zu diesem Zeitpunkt steuert jeder Zähler ein D-Flip-FIop an, welches durch den nächsten Zählimpuls wieder zurückgestellt wird. Die so erzeugten Synchrcsisierimpulse werden über die Synchronisieranschlüsse 27 und 37 auf zwei Busleitungen gegeben. Mit diesen beiden Busleitungen sind die Rücksetzeingänge R der Zähler 2 bzw. 3 verbunden. Werden nun mehrere Taktgeber verwendet so liefert der jeweils am schnellsten laufende Taktgeber zuerst die Rücksetzimpulse auf die Busleitungen, so daß alle anderen BCD-Zähler von vorne zu zählen anfangen.If several of the circuit arrangements shown in FIG. 1 are used, several clock generators are present. The clocks are easily synchronized by resetting the BCD counters when their last counting level changes from logic 1 to logic 0. The synchronizing pulses generated in this way are applied to two bus lines via the synchronizing connections 27 and 37. The reset inputs R of counters 2 and 3 are connected to these two bus lines. If several clock generators are used, the fastest running clock first delivers the reset pulses to the bus lines, so that all other BCD counters start counting from the beginning.

Die Transistoren 26 und 36 sorgen dafür, daß je nach Schaltzustand des den Transistor vorgeschalteten D-Flip-Flops der am Kollektor des Transistors liegende Synchronisieranschluß entweder niederohmig mit Bezugspotential verbunden ist oder daß die Kollektor-Emitter-Strecke eine hochohmige Verbindung mit Bezugspotential herstellt Die Transistoren 26 und 36 können entfallen, wenn die D-Flip-Flops 25 und 35 bereits einen Ausgang mit offenem Kollektor aufweist Zur Synchronisierung mehrerer Schaltungsanordnungen der in F i g. 1 gezeigten Art genügt es, die Synchronisieranschlüsse 26 einerseits und die Synchronisieranschlüsse 27 andererseits jeweils miteinander zu verbinden. In diesem Fall werden nämlich alle impulszähler 2 bzw. 3 gleichzeitig durch diejenige Rücksetzeinrichtung aus der betreffenden Gruppe von Impulszählern zurückgestellt die als erste anspricht. Derjenige Impulszähler 2, der mit dem schnellsten der Takte T2 gespeist wird, bestimmt dabei den Zeitpunkt für die gemeinsame Rücksetzung aller Impulszähler 2. Entsprechendes gilt für die Impulszähler 3.The transistors 26 and 36 ensure that, depending on the switching state of the D-flip-flop connected upstream of the transistor, the synchronization connection located at the collector of the transistor is either connected to the reference potential with low resistance or that the collector-emitter path establishes a high-resistance connection to the reference potential. The transistors 26 and 36 can be omitted if the D flip-flops 25 and 35 already have an output with an open collector. 1, it is sufficient to connect the synchronization connections 26 on the one hand and the synchronization connections 27 on the other hand to one another. In this case, namely, all pulse counters 2 and 3 are reset at the same time by that reset device from the relevant group of pulse counters which responds first. The pulse counter 2 that is fed with the fastest of the clocks T2 determines the point in time for the common resetting of all pulse counters 2. The same applies to the pulse counters 3.

Der freilaufende Oszillator 1 besteht aus den in Kette geschalteten Negationsgliedern U und 12, den Widerständen 13 und 14, deren Serienschaltung zwischen Ausgang und Eingang des in der Kettenschaltung ersten Negationsgliedes 11 liegt und dem zwischen dem Ausgang des Negationsgliedes 12 und dem Verbindungspunkt der Widerstände 11 und 13 liegenden Kondensator 15.The free-running oscillator 1 consists of the negation elements U and 12, the resistors, connected in a chain 13 and 14, the series connection between the output and input of the first in the chain connection Negation element 11 is located between the output of the negation element 12 and the junction of the resistors 11 and 13 lying capacitor 15th

Ein derart einfach aufgebauter Oszillator kann Verwendung finden, da an die Frequenzkonstanz keine besonders großen Anforderungen gestellt zu werden brauchen. Es genügt eine Frequenzkonstanz, bei der gewährleistet ist, daß alle in die Synchronisierung einzubeziehenden Impulszähler 2 zu dem Zeitpunkt bereits am Ausgang Q 4 eine logische 1 abgeben, zu dem der am schnellsten getaktete Impulszähler 2 am Ausgang Q 4 von ii £r logischen 1 zur logischen 0 springtSuch a simply constructed oscillator can be used, since no particularly great requirements need to be placed on the frequency constancy. A frequency constancy is sufficient which ensures that all pulse counters 2 to be included in the synchronization already output a logic 1 at output Q 4 at the point in time at which the fastest clocked pulse counter 2 at output Q 4 changes from logic 1 to logic 1 logical 0 jumps

Auf diese Weise wird ein synchronisierter Takt 7"3 erzeugt Die gemeinsame Rücksetzung der Impulszähler 3 dient dazu, zusätzlich zur synchronen Weiterschaltung auch eine Übereinstimmung hinsichtlich des Zählerstandes herbeizuführen.In this way, a synchronized clock 7 "3 is generated. The common reset of the pulse counters 3 is used, in addition to the synchronous advancement, also a correspondence with regard to the counter reading bring about.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Circuit arrangement for synchronizing clocks, each clock having a pulse generator with a downstream pulse counting device and the pulse counting device containing at least one pulse counter which can be reset by a reset device and the output of a reset signal transmitter controllable by the pulse counter is fed to the reset input of the pulse counter, characterized in that the Reset signal generator (35,36) can be controlled by the pulse counter (2, 3) in such a way that it emits a reset signal in the time interval from reaching a predetermined position of the pulse counter (2, 3) until the next clock pulse and that the reset input (R) of the pulse counter (2, 3) is connected to a synchronization connection (27, 37) which is provided for connecting the corresponding synchronization connection (27, 37) to at least one other similar clock generator.

2. Circuit arrangement according to claim 1, characterized in that the pulse counting device contains a plurality of resettable pulse counters (2, 3) connected in a chain, and that at least one Part of the pulse counter (2, 3) is its own, connected to its own synchronizing connection (27, 37) Reset device is provided.

3. Circuit arrangement according to claim 1 or 2, characterized in that the reset signal generator (25, 26; 35, 36) one with an edge-controlled input to an output -. '. It pulse counter (2,

3) and with a Rückse'zeingang (R) to the input (E) of the pulse counter (2, ") connected D-flip-flop (25,35).

4. Circuit arrangement according to one of the claims! to 3, characterized in that the reset signal generator contains a transistor (26, 36) whose emitter-collector path between the associated Synchronization connection (27, 37) and reference potential is arranged.

5. Circuit arrangement according to claim 2, characterized in that the pulse counting device (2, 3) contains two resettable pulse counters (2, 3) connected in a chain, one of which directly on the clock generator (1) following pulse counter (2) only to form one Control clock (T3) with a lower pulse repetition frequency is provided, and that a logic arrangement (4) for forming at least one clock (T 4, 75) is connected to the further pulse counter (3) connected in a chain, and that the pulse counters have a synchronization connection ( 27, 37) connected resetting device is assigned.

6. Circuit arrangement according to one of the preceding claims, characterized by the use in a Mehrfachmeldeeinrichuing, in which in a receiving device structural units, each at least one clock and a multiple wi number of clock output arrangements contained in variable assembly can be used, and that in the Multiple signaling device Biislcittingcn for connection the synchronization connections (27, 37) of the structural units are provided. t >>

The invention relates to a circuit arrangement as specified in the preamble of claim 1 for synchronizing clocks.

There is already a television synchronization circuit known which has a pulse generator with a downstream Contains pulse counting device. The pulse counting device is designed as a frequency divider, its The reset input is connected to an input of the synchronization circuit via a gate circuit, so that when the gate is open, incoming synchronization pulses reset the frequency divider (DE-AS 23 Ol 796).

A gate circuit is used in this synchronization circuit controlled by a pulse counter so that when a predetermined position of the pulse counter is reached a possibly arriving reset pulse lets through

Furthermore, from DE-OS 25 53 105 a device for phase adjustment of clock pulses of the receiver and the transmitter known in transceiver devices, in which a pulse generator, a pulse counting device, a reset signal generator and resettable counters are available.

Furthermore, in DE-OS 23 17 044 a circuit arrangement described for the synchronization of television cameras, in addition to a post-controlled Oscillator a crystal generator is provided. If the synchronizing camera fails, a Switching device switched to the internal synchronizing signal and the synchronization of the other, subsequent ones Cameras taken over.

Finally, a multiple reporting device for displaying message changes is known (DE-OS 25 13 743), for signaling incoming messages a faster and for signaling outgoing messages Messages a slow flickering cycle are used so that the message source assigned The indicator lamp flickers quickly in one case and flashes slowly in the other. This facility is only One clock generator each required for the fast and the slow flicker cycle.

One can display a large number of messages in a reporting device is to provide a subdivision into independently functioning units in order to adapt to a to be able to carry out a range of messages that changes from application to application. It can However, it has proven to be disadvantageous that the flickering cycles produced in the individual structural units are not synchronized are, especially if the messages issued by the units are on a common Display field are to be brought to the display.

A synchronization of clock generators can also be particularly important when a plurality of electronically controlled devices by synchronizing clocks to one concurrent operation should be initiated, z. B. binary coded by synchronized output Addresses.

The object of the invention is therefore to provide a circuit arrangement for the synchronization of clocks to create, which, in cooperation with other similar viewing systems, create an automatic Synchronization allowed. In particular, the synchronization should be automatic when plug-in units are inserted happened, in which the clocks are housed.

According to the invention, the circuit arrangement