CH651978A5

CH651978A5 - Device with a hybrid circuit for digital duplex transmission

Info

Publication number: CH651978A5
Application number: CH824080A
Authority: CH
Inventors: Gert Bostelmann
Original assignee: Int Standard Electric Corp
Priority date: 1979-11-06
Filing date: 1980-11-06
Publication date: 1985-10-15
Also published as: DE2944686C2; BR8006953A; DE2944686A1

Description

Die Erfindung bezieht sich auf eine Einrichtung mit einer Gabelschaltung gemäss dem Oberbegriff des ersten Anspruches. The invention relates to a device with a hybrid circuit according to the preamble of the first claim.

Bei der Duplexübertragung im Gleichlageverfahren über Zweidraht-Verbindungsleitungen erfolgt eine wechselseitige Informationsübertragung über richtungstrennende Gabelschaltungen. Derartige Gabelschaltungen enthalten im allgemeinen Kompromiss-Netzwerke, die nur eine unvollständige Anpassung der Endgeräte an die Vielzahl vorhandener Übertragungsleitungen gestatten. Im Empfangszweig einer Endeinrichtung sind somit dem Empfangssignal Störanteile des eigenen Sendesignals überlagert. Durch Kompensation der Störanteile kann eine verbesserte Richtungstrennung - und damit eine Vergrösserung der Übertragungsreichweite -erzielt werden. In the case of duplex transmission using the two-wire connection lines, information is exchanged reciprocally via directional fork switches. Such hybrid circuits generally contain compromise networks which only allow incomplete adaptation of the terminal devices to the large number of existing transmission lines. In the reception branch of a terminal device, interference components of the own transmission signal are thus superimposed on the reception signal. By compensating the interference components, an improved directional separation - and thus an increase in the transmission range - can be achieved.

Aus der DE-OS 2740123 ist eine Kompensationsschaltung für eine Zweidraht-Zweiweg-Datenübertragungsanlage bekannt, bei der das Steuersignal für den Echo-Auslöscher (Kompensationsschaltung) dem Fehlersignal entspricht. Dieses Fehlersignal wird multiplikativ mit dem Sendesignal verknüpft, und das Produktsignal steuert direkt die einzelnen Koeffizienten des nichtrekursiven Digitalfilters. Dieser Nachstellalgorithmus lässt sich mathematisch auf eine Minimierung des quadratischen Fehlers zurückführen und erfordert für eine digitale Verarbeitung eine Amplitudenquantisierung des Fehlersignals und die Verwendung von Multipliziererschaltungen oder im Fall binärer Sendesignale zumindestens Akkumulatorschaltungen. Eine direkte Steuerung der einzelnen Filterkoeffizienten in jeder Taktperiode durch den augenblicklichen Fehlerwert führt zu periodischen Schwankungen der Koeffizientenwerte, da auch im Fall vollständiger Kompensation weiterhin eine Koeffizientennachstellung durch das Empfangssignal erfolgt. Weiterhin wird für das Digitalfilter eine Taktfrequenz verwendet, die einem Vielfachen des Schrittaktes entspricht. From DE-OS 2740123 a compensation circuit for a two-wire two-way data transmission system is known in which the control signal for the echo canceller (compensation circuit) corresponds to the error signal. This error signal is multiplicatively linked to the transmission signal, and the product signal directly controls the individual coefficients of the non-recursive digital filter. This adjustment algorithm can be mathematically attributed to minimizing the quadratic error and requires amplitude quantization of the error signal and the use of multiplier circuits or, in the case of binary transmission signals, at least accumulator circuits for digital processing. Direct control of the individual filter coefficients in each clock period by means of the instantaneous error value leads to periodic fluctuations in the coefficient values, since even in the case of complete compensation the coefficients are readjusted by the received signal. Furthermore, a clock frequency is used for the digital filter, which corresponds to a multiple of the step clock.

Der Erfindung liegt die Aufgabe zugrunde, für die eingangs genannte Einrichtung eine günstigere Kompensation des in den Senkenzweig gelangten Quellensignals anzugeben. The invention has for its object to provide a more favorable compensation of the source signal in the sink branch for the device mentioned above.

Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 angegebenen Mitteln. Vorteilhafte Ausgestaltungen können den abhängigen Ansprüchen entnommen werden. This object is achieved with the means specified in claim 1. Advantageous configurations can be found in the dependent claims.

Bei der Einrichtung gemäss der Erfindung weist die Schaltung zur Kompensation einen einfachen Aufbau auf. In the device according to the invention, the circuit for compensation has a simple structure.

Die Erfindung wird nun anhand von Zeichnungen eines Ausführungsbeispiels näher erläutert. Es zeigen: The invention will now be explained in more detail with reference to drawings of an embodiment. Show it:

Figur 1 ein Blockschaltbild der Einrichtung und Figure 1 is a block diagram of the device and

Figur 2 ein Blockschaltbild der Kompensationsschaltung. Figure 2 is a block diagram of the compensation circuit.

Die Einrichtung weist gemäss Figur 1 eine Quelle 1, eine Senke 2, eine Gabelschaltung 3 und eine Kompensationsschaltung 4 auf. According to FIG. 1, the device has a source 1, a sink 2, a hybrid circuit 3 and a compensation circuit 4.

Die Quelle 1 ist über ein Filter 5 zur Impulsformung des Quellensignals und einen Digital/Analog-Wandler 6 mit der Gabelschaltung 3 verbunden. Wird auf eine Formung des Quellensignals verzichtet oder diese in einem LC-Filter vorgenommen, so kann auf den Digital/Analog-Wandler 6 verzichtet werden. The source 1 is connected to the hybrid circuit 3 via a filter 5 for pulse shaping of the source signal and a digital / analog converter 6. If the source signal is not formed or is carried out in an LC filter, then the digital / analog converter 6 can be omitted.

Die Gabelschaltung 3 ist an eine Zweidraht-Verbindungs-leitung 9 angeschlossen, über die die Verbindung zur digitalen Duplexübertragung im Gleichschlagverfahren mit anderen Einrichtungen erfolgt. Vom Senkenzweig der Gabelschaltung 3 wird ein Abtast- und Halteglied 8 gespeist, dessen Ausgang mit dem nichtinvertierenden Eingang einer aus einem Operationsverstärker aufgebauten Subtraktionsschaltung 7 in der Kompensationsschaltung 4 verbunden ist. Die Senke 1 ist an den Ausgang der Subtraktionsschaltung 7 angeschlossen. The hybrid circuit 3 is connected to a two-wire connecting line 9, via which the connection for digital duplex transmission is carried out using the same method as other devices. From the lower branch of the hybrid circuit 3, a sample and hold element 8 is fed, the output of which is connected to the non-inverting input of a subtraction circuit 7 made up of an operational amplifier in the compensation circuit 4. The sink 1 is connected to the output of the subtraction circuit 7.

An die Quelle 1 ist ein nichtrekursives Digitalfilter 10 mit adaptiver Koeffizienteneinstellung angeschlossen, das ausserdem mit dem Ausgang eines Komparators 11 verbunden ist. Der Komparator 11 wird mit dem kompensierten Senkensignal beaufschlagt, und er ist daher mit der Eingangsleitung der Senke 2 verbunden. Der Komparator 11 bestimmt das Vorzeichen des Quellensignales. Das Kompensationssignal am Ausgang des Digitalfilters 10 steuert einen Digital/Analog-Wandler 12, dessen Ausgang mit dem invertierenden Ein2 A non-recursive digital filter 10 with adaptive coefficient setting is connected to the source 1 and is also connected to the output of a comparator 11. The compensated sink signal is applied to the comparator 11 and is therefore connected to the input line of the sink 2. The comparator 11 determines the sign of the source signal. The compensation signal at the output of the digital filter 10 controls a digital / analog converter 12, the output of which with the inverting Ein2

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

651 978 651 978

gang der Subtraktionsschaltung 7 verbunden ist. gang of the subtraction circuit 7 is connected.

Die Differenzbildung in der Subtraktionsschaltung 7 kann auch digital durchgeführt werden. Dann ist zwischen dem Abtast- und Halteglied 8 und dem digitalen Subtraktionsbaustein ein Analog/Digital-Wandler erforderlich. Der Digital/ Analog-Wandler 12 und der Komparator 7 entfallen. Das Vorzeichensignal kann direkt dem Subtraktionsbaustein entnommen werden. The difference formation in the subtraction circuit 7 can also be carried out digitally. Then an analog / digital converter is required between the sample and hold element 8 and the digital subtraction module. The digital / analog converter 12 and the comparator 7 are omitted. The sign signal can be taken directly from the subtraction module.

In Figur 2 ist in einem Blockschaltbild die Kompensationsschaltung 4 dargestellt. Das Signal der Quelle 1 gelangt auf die Speicherkette T, die Tj Stufen aufweist, die um je ein Taktintervall das Quellensignal verzögern. Das Quellensignal und das verzögerte Quellensignal an den Ausgängen der einzelnen Stufen der Speicherkette T1 bis Tj gelangen je auf eine Multiplizierschaltung Mo bis Mj. Der zweite Eingang der Multiplizierschaltung ist mit dem Ausgang des Komparators 11 verbunden. Da beide Signale am Eingang der Multiplizierschaltung binäre Amplitudenwerte aufweisen, genügt für die Multiplikation eine Exklusiv-ODER-Schaltung. Die Multiplizierschaltungen Mo bis Mj steuern Vorwärts/Rückwärts-Zäh-ler Zo bis Zj zur Mittelwertbildung über eine Anzahl von GTaktintervallen. Die Vorwärts/Rückwärts-Zähler Z genügen in diesem Fall, da das Produktsignal ebenfalls nur zwei Amplitudenstufen aufweist. In Figure 2, the compensation circuit 4 is shown in a block diagram. The signal from the source 1 arrives at the memory chain T, which has Tj stages that delay the source signal by one clock interval each. The source signal and the delayed source signal at the outputs of the individual stages of the memory chain T1 to Tj each arrive at a multiplier circuit Mo to Mj. The second input of the multiplier circuit is connected to the output of the comparator 11. Since both signals have binary amplitude values at the input of the multiplication circuit, an exclusive OR circuit is sufficient for the multiplication. The multiplier circuits Mo through Mj control up / down counters Zo through Zj for averaging over a number of GT clock intervals. The up / down counters Z are sufficient in this case, since the product signal also has only two amplitude stages.

Bei positivem Produktwert wird der Zählerstand erhöht und bei negativem Produktwert erniedrigt. Das höchstwertige Bit gibt das Vorzeichen des Mittelwertes an. Die Erzeugung der Taktsignale ist nicht dargestellt, da dies zur Erklärung der The counter reading is increased if the product value is positive and decreased if the product value is negative. The most significant bit indicates the sign of the mean. The generation of the clock signals is not shown, since this explains the

Erfindung nicht nötig ist. Die Taktsignale müssen aber aus dem Senkensignal abgeleitet werden, da der Senken- und Quellenweg taktsynchron arbeiten. Die GTaktsignale werden einmal zum Rückstellen der Zähler Z benutzt und zum ande-5 ren an UND-Schaltungen Uo bis Uj angelegt, über die der Stand der Zähler Z in als Speicher ausgebildete Zähler Co bis Cj gelangt. Die einzelnen Koeffizienten des Digitalfilters sind als Digitalwerte in den Zählern Cj gespeichert. Nach jeweils GTaktintervallen werden entsprechend der Vorzeichen der io Mittelwerte die Koeffizienten in den Zähler Cj um Eins erhöht oder erniedrigt. Die einzelnen Koeffizientenwerte sind an den Ausgängen der Zähler Cj als positive - Ausgang Q -und negative - Ausgang Q - Zahlenwerte verfügbar. Invention is not necessary. However, the clock signals must be derived from the sink signal, since the sink and source paths operate in synchronism with the clock. The GTakt signals are used once for resetting the counters Z and the other is applied to AND circuits Uo to Uj, via which the state of the counters Z reaches counters Co to Cj designed as memories. The individual coefficients of the digital filter are stored as digital values in the counters Cj. After each GTaktintervall the coefficients in the counter Cj are increased or decreased by one according to the sign of the io mean values. The individual coefficient values are available at the outputs of the counter Cj as positive - output Q - and negative - output Q - numerical values.

Schalter So bis Sj, gesteuert vom Quellensignal bzw. vom 15 verzögerten Quellensignal legen den positiven oder negativen Koeffizienten wert an eine Summationsschaltung 13. Das digitale Summensignal am Ausgang ist das Kompensationssignal, und es wird dem Analog/Digital-Wandler 12 zugeführt. Das analoge Kompensationssignal am Ausgang des Wandlers 12 20 beaufschlagt die Subtraktionsschaltung 7, in dem es vom empfangenen Senkensignal subtrahiert wird. Switches S0 to Sj, controlled by the source signal or by the delayed source signal, place the positive or negative coefficient value on a summation circuit 13. The digital sum signal at the output is the compensation signal, and it is fed to the analog / digital converter 12. The analog compensation signal at the output of the converter 12 20 acts on the subtraction circuit 7, in which it is subtracted from the received sink signal.

Für Quellensignale mit z.B. drei Amplitudenstufen 0 und ± 1 kann dieses in zwei binäre Signale zerlegt werden. Entsprechend müssen die Speicherkette T und die Multiplizier-25 Schaltungen M doppelt vorhanden sein. Die Schalter S sind dann dreipolig auszulegen, um über den dritten Anschluss den Wert «0» addieren zu können. For source signals with e.g. three amplitude levels 0 and ± 1, this can be broken down into two binary signals. Accordingly, the memory chain T and the multiplier 25 circuits M must be present twice. The switches S are then to be designed with three poles so that the value "0" can be added via the third connection.

G G

1 Blatt Zeichnungen 1 sheet of drawings

Claims

651978 PATENT CLAIMS

1.Device with a hook-up circuit for connecting a source and a sink to a two-wire connection line for digital duplex transmission in the same procedure and with a compensation circuit for suppressing an error signal that is caused by the own source signal components in the sink signal that a non-recursive digital filter with the error signal has adjustable coefficients, to which the source signal is fed and whose output is connected to one input of a subtraction circuit, the received sink signal being present at the other input, characterized in that the adaptive setting of the coefficients of the non-recursive digital filter takes place in such a way that minimization of the average error amount occurs.

2. Device according to claim 1, characterized in that the adjustment of the coefficients is carried out with a fixed step.

3. Device according to claim 2, characterized in that the adjustment takes place after a number (G) of clock intervals.

4. Device according to claim 3, characterized in that the digital filter from a memory chain (T) for the source signal, the stages (Tl ... Tj) each have a delay by a clock interval, a number of multiplier circuits (Mo ... Mj) , each connected to the corresponding outputs of the memory stages (Tl ... Tj) and to the output of a circuit (11) for determining the sign of the sink signal, a number of counters (Zo ... Zj) for averaging over each the number (G) of clock intervals, each of which is controlled by the multiplier circuits (Mo ... Mj), a number of memories (Co ... Cj) for the individual coefficients of the digital filter, the memories each having one after the Number (G) of the clock intervals of activated AND circuits (Uo ... Uj) are connected to the respective counter circuits (Zo ... Zj), and a summation circuit (13) which consists of the signal at the outputs of the memory stages ( Tl ... Tj) Controlled switches (So ... Sj) receives the respective positive or negative coefficient value from the memories (C) and which feeds a digital / analog converter (12) acting on the subtraction circuit (7).

5. Device according to claim 4, characterized in that the multiplier circuits (Mo ... Mj) consist of exclusive OR circuits.

6. Device according to claim 4, characterized in that the counter circuits (Zo ... Zj) for averaging consist of up / down counters whose most significant bit indicates the sign of the mean.

7. Device according to claim 4, characterized in that the memories (C) consist of up / down counters, at whose Q outputs the positive and at whose Q outputs the negative numerical values of the coefficients are present.

8. Device according to claim 4, characterized in that the circuit (11) for determining the sign consists of a comparator controlled by the compensated sink signal.