**ATTENTION** debut du champ DESC peut contenir fin de CLMS **.
REVENDICATIONS
1. Installation de collecte de données, comportant:
- une unité centrale (1) ayant un circuit (4, 5, 6, 7, 22) pour fournir un signal d'interrogation (U(t)) contenant une adresse quelconque (au . . .A7) choisie parmi un ensemble d'adresses;
- plusieurs unités périphériques (2) associées chacune à une adresse particulière (bu, . . . B7), chaque unité périphérique comprenant un capteur de mesure (20) à sortie numérique fournissant des informations de données (DO,... D8), un circuit de reconnaissance d'adresses (14, 15, 17 à 19) répondant audit signal d'interrogation (U(t)) pour réagir à l'identité entre ladite adresse émise (au, . . . A7) et ladite adresse particulière (bu, . .
. B7) en émettant un signal de commande (LD), un circuit (16, 12) réagissant audit signal de commande (LD) en fournissant un signal (I(t)) contenant lesdites informations de données (DO, . . . D8) se trouvant dans ladite unité péri phérique, et des moyens d'alimentation électrique de ladite unité périphérique (2);
et
- un bus de liaison comprenant plusieurs conducteurs (3a, 3b) pour transmettre le signal d'interrogation (U(t)) aux unités périphériques (2) et le signal de données (1(t)) à l'unité centrale (1), caractérisée en ce que ledit capteur de mesure (20) est un capteur quartz oscillant utilisant une fréquence de référence, en ce que ledit signal d'interrogation (U(t)) comprend au moins un premier et un second signal superposés, le premier signal étant un signal de tension continue d'amplitude constante (U1), et le second signal étant un signal de tension logique contenant l'information de ladite adresse quelconque (au, . .
. A7), ce second signal étant un signal périodique de fréquence fixe égale à ladite fréquence de référence du capteur de mesure (20), et en ce que lesdits moyens d'alimentation électrique de chaque unité périphérique comprennent un circuit (11) pour extraire du signal d'interrogation (U(t)) une tension continue (Va).
2. Installation selon la revendication 1, caractérisée en ce que le circuit fournissant le signal de données comprend un circuit (16) répondant au signal de commande (LD) en fournissant un signal logique séquentiel (SD) contenant ladite information de données (DO, . . . D8), et un circuit (12) comprenant une résistance électrique (13) et des moyens de commutation (12a) réagissant audit signal logique séquentiel (SD) en branchant ou en ne branchant pas entre des conducteurs (3a, 3b) du bus de liaison, ladite résistance (13), et en ce que l'unité centrale (1) comprend des moyens (8, 9) pour mesurer les va riations du courant (I(t)) circulant dans lesdits conducteurs (3a, 3b) du bus de liaison.
3. Installation selon l'une des revendications 1 et 2, caractérisée en ce que le bus de liaison est constitué par deux conducteurs (3a, 3b).
4. Installation selon l'une des revendications 1 à 3, caractérisée en ce qu'un circuit de redressement à deux alternances (10) est prévu à l'entrée de chaque unité périphérique (2).
La présente invention concerne une installation de collecte de données comportant une unité centrale pouvant interroger l'une quelconque de plusieurs unités périphériques. A cet effet, chaque unité périphérique possède une adresse particulière, et l'unité centrale envoie à toutes les unités périphériques un signal d'interrogation contenant une information d'adresse. L'unité périphérique dont l'adresse correspond à cette information d'adresse réagit au signal d'interrogation en envoyant à son tour à l'unité centrale des données que cette unité périphérique possède.
Une telle installation nécessite des moyens pour la transmission du signal d'interrogation depuis l'unité centrale vers fes unités périphériques, des moyens pour la transmission du
signal contenant lesdites données, depuis une unité périphéri
que jusqu'à l'unité centrale, et des moyens pour l'alimenta
tion électrique de l'unité centrale et de chacune des unités pé
riphériques.
Le but de l'invention consiste à simplifier l'installation en
utilisant les mêmes moyens pour la transmission du signal
d'interrogation et pour l'alimentation électrique de chaque
unité périphérique à partir de l'unité centrale.
A cet effet, I'installation objet de l'invention présente les ) caractères indiqués dans la revendication 1. Ainsi le signal
d'interrogation est formé d'au moins deux signaux de tension
électrique superposés: I'un de ces signaux est un signal de ten
sion continue d'amplitude constante au moins égale à la ten
sion nominale d'alimentation des unités périphériques; I'autre
de ces signaux est un signal de tension logique contenant l'in
formation d'adresse.
Chaque unité périphérique est équipée d'un circuit pour
séparer lesdits signaux l'un de l'autre. La tension d'alimenta
tion de chaque unité périphérique est extraite du signal de ten
sion continue d'amplitude constante; cette tension d'alimen
tation est appliquée sur les bornes d'alimentation de ladite
unité périphérique, tandis que l'autre signal - le signal logique
- est appliqué à l'entrée d'un circuit de reconnaissance d'a
dresses.
Selon un mode de réalisation préféré, les données disponi
bles dans chaque unité périphérique sont transmises vers l'u
nité centrale au moyen d'une modulation du courant circu
lant dans un bus unique bi-filaire reliant l'unité centrale aux
unités périphériques et servant déjà à véhiculer le signal d'in
terrogation. Chaque unité périphérique possède, d'une part,
un circuit pour générer un signal logique séquentiel contenant
lesdites données, et, d'autre part des moyens répondant audit
signal logique séquentiel en branchant ou en ne branchant pas
une résistance électrique entre les conducteurs du bus, selon
l'état dudit signal logique. La valeur de ladite résistance élec
trique est choisie de telle sorte que chaque branchement de
cette résistance entre les conducteurs du bus provoque une va
riation notable du courant circulant dans ce bus.
Ainsi, grâce à l'invention, un bus bi-filaire unique sert, à la fois, à la transmission du signal d'interrogation, à celle du
signal de données, ainsi qu'à celle de la tension d'alimentation
des unités périphériques, ces trois transmissions pouvant être
effectuées simultanément. Ceci entraîne une simplification
considérable de l'installation de collecte de données.
Par ailleurs, il est possible de réaliser des installation de
collecte de données de façon très économique en utilisant les
réseaux de branchement bi-filaire déjà existants.
Les caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre d'un 'exemple de réalisation, description faite en référence aux des
sins annexés dans lesquels:
- la figure 1 est un schéma général d'une installation selon
l'invention;
- la figure 2 est un schéma synoptique montrant les différentes éléments fonctionnels de l'unité centrale et d'une unité
périphérique, selon un mode de réalisation de l'invention;
- la figure 3 est un schéma montrant, avec plus de détails,
une partie de l'unité centrale représentée sur la figure 2;
- la figure 4 est un schéma du circuit électronique de la 'partie restante de l'unité centrale de la figure 2;
- la figure 5 est un schéma électrique d'une première partie
de l'unité périphérique de la figure 2;
;
- la figure 6 est un schéma synoptique d'une autre partie
de l'unité périphérique de la figure 2; et 5 - la figure 7 représente, en correspondance temporelle, les
diagrammes de signaux présents en divers points de l'installa
tion représentée sur les figures 2 à 6.
L'installation de collecte de données représentée sur la
figure I comprend une unité centrale 1 et plusieurs unités périphériques 2 qui sont toutes reliées à l'unité centrale 1 au moyen d'un même bus bi-filaire 3a, 3b sur lequel lesdites unités périphériques 2 sont branchées en anneaux.
Dans le sens allant de l'unité centrale 1 aux unités périphériques 2, le bus 3a, 3b transmet la tension d'alimentation desdites unités périphériques, une fréquence fixe Fl, et une information constituée par l'adresse de l'unité périphérique 2 qui doit être interrogée.
A cet effet, L'unité centrale I est conçue pour produire entre ses bornes de sortie la, lb un signal de tension U(t) dont le diagramme est représenté sur la figure la. Comme on peut le voir sur cette figure, le signal U(t) est formé d'une succession de périodes P1, P2, Pi . . ., de durées égales à T, à l'intérieur de chacune desquelles le signal U(t) prend successivement des valeurs fixes U2 et Ul. Si on désigne par ti le temps pendant lequel le signal U(t) est égal à U2 durant la période Pi, on note sur la figure la que ti peut prendre seulement deux valeurs discrètes: respectivement un quart et trois quarts de T. Si l'on associe une valeur logique binaire 0 ou 1 à chacune de ces deux valeurs différentes de ti, on conçoit que le signal U(t) peut représenter une série de bits.
La valeur de tension la plus faible Ul est choisie au moins égale à la valeur nominale Va de la tension d'alimentation des unités périphériques 2.
Comme cela sera expliqué plus loin, chaque unité périphérique 2 réagit à la réception d'un signal U(t) contenant une information correspondant à son adresse propre, en provoquant une modulation du courant I(t) circulant sur les conducteurs 3a, 3b du bus, cette modulation de courant permettant la transmission des données que possède ladite unité périphérique.
Selon l'exemple représenté sur la figure 2, L'unité centrale Comprend:
- un micro-processeur 4 pouvant fournir par son bus de données 4a (figure 3) les bits d'adresse Au, . . . A7, d'une unité périphérique particulière devant être interrogée,
- un circuit convertisseur parallèle-série 5, réagissant aux signaux représentant les bits d'adresse Au, . . . A7, ainsi qu'à un signal d'écriture WR, en produisant un signal SA contenant la séquence des bits d'adresse Au, . . .
A7, associée à des bits de protocole,
- un circuit logique 6 transformant le signal SA en un signal logique SAM ayant la forme d'un signal analogue au signal U(t) mais dans lequel Ul est égal à 0,
- un circuit 7 fournissant, à partir du signal SAM, le signal U(t) ne pouvant prendre que deux valeurs réglées précisément sur les valeurs U2 et Ul, et
- un circuit 8 branché par ses entrées 8a, 8b aux bornes d'une résistance 9 parcourue par le courant I(t) circulant le long des conducteurs 3a, 3b du bus. Le circuit 8 répond à la tension existant aux bornes de la résistance 9 en fournissant, sur sa sortie 8c, un signal logique SD, contenant sous forme séquentielle les bits de données fournies par l'unité périphérique 2 interrogée.
Chaque unité périphérique 2 comprend:
- un pont de GRAETZ 10 (figure 5) ayant deux entrées
10a, 10b reliées aux entrées 2a resp. 2b de l'unité périphérique 2, - - un circuit 1 1 (figure 5) extrayant la tension d'alimenta- tion Va de l'unité périphérique 2, de la tension présente entre les bornes de sortie 10c, 10d du pont de GREATZ 10,
- un circuit 12 (figure 5) réagissant à un signal logique SD en branchant ou en ne branchant pas entre les bornes 2a et 2b, une résistance électrique 13, selon l'état dudit signal SD,
- un circuit 14 transformant le signal de tension U(t) présent entre les bornes 2a et 2b en un signal SAM' de forme identique au signal SAM décrit ci-dessus,
- un circuit 15 élaborant, à partir dudit signal SAM', d'une part un signal d'horloge F1' ayant une période égale T, et, d'autre part,
un signal logique DA prenant, à chaque période
Pi du signal SAM', la valeur 0 ou la valeur 1 selon que la durée ti est égale à un quart respectivement trois quarts de T.
Comme cela sera expliqué plus loin, le signal DA comporte une série de bits correspondant à l'information d'adresse émise par l'unité centrale 1.
Chaque unité périphérique 2 comprend en outre un circuit de reconnaissance d'adresse pour comparer l'adresse contenue dans le signal DA avec l'adresse propre Bu, . . . B7 de ladite unité périphérique, et pour réagir à une coïncidence entre lesdites adresses en provoquant l'émisison, par un circuit de mémoire à verrou 16, du signal SD qui contient une série de bits correspondant aux données se trouvant dans l'unité périphérique 2.
Comme on peut le voir sur les figures 2 et 6, le circuit de reconnaissance d'adresse comprend:
- un convertisseur série-parallèle 17 recevant sur une entrée 17a le signal DA,
- une mémoire à sorties parallèles 18 forunissant en permanence, sur sept de ses sorties, les bits Bu, . . . B7 correspondant à l'adresse propre de l'unité périphérique 2, et
- un comparateur 19 comparant deux à deux chaque bit
Q1, . . . Q12 du signal DA avec la série de bits suivants: 0,0,B0,... B7, Bp, 1, délivrés sous forme parallèle par la mémoire 18.
Lorsqu'il y a coïncidence entre chaque bit Qi et le bit correspondant de la série de bits délivrés sous forme parallèle par la mémoire 18, le comparateur 19 émet un signal de chargement LD qui est appliqué sur l'entrée de chargement 16a du circuit 16. Ce dernier circuit reçoit en permanence sur huit de ses entrées 162 à 169, un bit respectif D1;..D8 fourni par un capteur 20 à sortie numérique de mesure d'un paramètre quelconque, par exemple un capteur de température. Sur une première entrée l6i, le circuit 16 reçoit le signal logique 1, tandis que sur ses deux dernières entrées 1611 et 1612, ce circuit 16 re çoit le signal logique 0.
Enfin sur une dixième entrée 16in, le circuit 16 reçoit un bit de parité Dp élaboré par un circuit connu en soi 21, à partir des bits Dol.. .D8 reçus de façon parallèle par ce circuit 21.
Selon l'exemple représenté sur la figure 3, circuit 4 est un micro-processeur commercialisé par la société INTEL sous le numéro de référence 8085 et le circuit convertisseur parallèlesérie 5 est un circuit commercialisé par cette même société sous le numéro 8251.
L'unité centrale 1 est, en outre, munie d'un circuit 22 fournissant un signal d'horloge Fl identique au signal F1' décrit ci-dessus, et un deuxième signal d'horloge, de fréquence double, FO. Le circuit 22 comprend (figure 3) un générateur de fréquence, tel qu'un oscillateur, 22a fournissant le signal FO, et un diviseur par 2, 22b fournissant le signal F1 à partir du signal FO.
Le circuit 6 comprend (figure 3) une première porte NON -ET 6a ayant deux entrées recevant respectivement les signaux
F0 et F1, une deuxième porte NON-ET 6b ayant deux entrées recevant respectivement le signal F0 et le signal SA, une troisième porte NON-ET 6c ayant deux entrées recevant respectivement le signal SA et le signal F1. La sortie de la porte
NON-ET 6a est reliée à deux bornes RxC et TxC du circuit 5.
Une porte ET 6d a trois entrées reliées chacune à la sortie d'une porte NON-ET 6a, 6b, 6c respective. La sortie de la porte ET 6d constitue la sortie du circuit 6, sur laquelle est présent le signal SAM.
Comme on peut le voir sur la figure 4, le circuit 7 comprend un premier transistor NPN 7b dont la base est reliée, via une résistance 7x, à la borne d'entrée 7a du circuit 7, une première diode Zener 7c de tension nominale U1 qui est branchée en série avec une résistance 7d entre une borne d'alimentation + V et le collecteur du transistor 7b, une deuxième diode Zener 7e de tension nominale U2, qui est branchée entre une masse GRD et la base d'un deuxième transistor 7f. La borne la est reliée à l'émetteur du transistor 7f tandis que la borne lb est reliée à la masse GRD et à l'émetteur du premier transistor 7b. Enfin, le collecteur du second transistor 7f est relié, via la résistance 9, à la borne d'alimentation +V.
Selon l'exemple représenté sur la figure 4, le circuit 8 comprend un amplificateur différentiel 8d branché par ses entrées 8a et 8b entre les bornes de la résistance 9, un circuit 8e pour supprimer la composante continue du signal fourni par l'amplificateur 8d et pour redresser ce signal, et un circuit comparateur 8f pour mettre sous forme binaire le signal fourni par le circuit 8e.
Selon la figure 5, le circuit 11 comprend une diode Zener
1 la de tension nominale VA, branchée en série avec une résistance I lb, entre les bornes 10c, 10d du pont de GRAETZ 10.
Le circuit 12 comprend un transistor 12a dont la base est reliée à la borne de commande 12b du circuit 12, borne de commande recevant le signal SD fourni par le circuit 16. Le trajet émetteur-collecteur du transistor 12a est branché en série avec la résistance 13 entre la masse GRD et la borne 10c du pont de GRAETZ 10.
Le circuit 14 comprend une diode Zener 14a de tension nominale égale à 1/2 (U1 + U2-Va), branchées en série avec une résistance 14b, entre les bornes 10c et 10d. Une bascule de
SCHMITT 14c est reliée par son entrée, au point de jonction
14d entre la résistance 14b et la diode 14a.
Le fonctionnement de l'installation de collecte de données
représenté sur les dessins est le suivant:
Lorsque le micro-processeur 4 veut interroger une unité
périphérique particulière 2, il transmet au circuit 5 L'adresse
AO, . . . A7 de cette unité périphérique par l'intermédiaire du
bus de données 4a, et il applique en outre sur le circuit 5 un si
gnal d'écriture WR.
Le circuit 5 transforme les données d'adresses AO, . . . A7
reçues en parallèle, en un signal logique séquentiel constitué
par la série des bits d'adresse AO, . . . A7, précédées d'un bit
de démarrage (en anglais start bit ) et suivie d'un bit de parité Ap et de deux bits d'arrêt (stop bits). Cette succession de
bits, qui constitue le signal SA dont le diagramme est repré
senté sur la figure 7, est émise à la fréquence du signal d'hor
loge F1 produit par le circuit 22 de l'unité centrale 1.
Le signal SA est transmis au circuit 6 que l'on peut appeler
modulateur de rapport cyclique . Le circuit 6 produit, à par
tir du signal SA, le signal SAM de la façon suivante: pour
chaque période Pi du signal d'horloge F1 le signal SAM
prend la valeur 1 pendant une durée ti égale à 1/4 ou 3/4 de
T selon que SA est à l'état 0 ou 1, respectivement.
Le signal SAM sert à piloter le circuit 7 que l'on peut ap
peler source de tension commandée . Ce circuit 7 associe les
tensions fixes U1 et U2 aux 0 et 1 logiques, respective
ment, du signal SAM.
Chaque unité périphérique 2 peut être branchée indiffé
remment dans un sens ou dans l'autre, entre les conducteurs
3a, 3b du bus unique. Cette indifférence de sens de branche
ment est obtenue par le pont de GRAETZ 10.
Le circuit 11 extrait du signal U(t) la tension Va nécessaire
à l'alimentation électrique de l'unité périphérique 2.
Chaque unité périphérique 2 extrait également la compo
sante logique du signal composite U(t) grâce aux circuits 14 et
15.
Comme on peut le voir sur la figure 6, le circuit 15 comprend une bascule D, 15a dont l'entrée D reçoit le signal
SAM, et dont la sortie Q est reliée à l'entrée 17a du circuit 17.
Le circuit 15 comprend en outre un monostable 15b dont l'en
trée B reçoit le signal SAM, et dont la sortie Q est reliée à l'en
trée d'horloge CL de la bascule 1 Sa. Le monostable 15b a une
constante de temps égale à T/2.
Ainsi, le circuit 15 extrait du signal SAM, le signal F1' pré
sent à la sortie Q du monostable i 5b, le signal d'horloge com
plémentaire F1 présent à la sortie Q du monostable 15b, ainsi
que un signal DA identique au signal SA contenant les infor
mations d'adresses émises par le circuit 5 de l'unité centrale.
La séquence d'adresse 0 ,A0,... A7, Ap, 1 , 1 est
appliquée au rythme de Fl sur l'entrée 17a du convertisseur
série-parallèle 17. Lorsque le bit de démarrage, qui est dans
cet exemple le bit 0 , arrive en douzième position du circuit
17, ce dernier est automatiquement remis à zéro par une bas
cule D, 23, afin d'être prêt à recevoir la séquence d'adresse
suivante. L'entrée D de la bascule 23 est reliée à la sortie de
rang 12, Q12 du circuit 17; la sortie Q de cette bascule est re
liée à l'entrée de remise à zéro 17b du circuit 17, et l'entrée
d'horloge CL de la bascule 23 reçoit le signal F1 émis par la
sortie Q du monostable 15b.
Si, juste avant cette opération de remise à zéro du circuit
17, il y a concordance entre le contenu du message d'adresses
DA et le message d'adresse pré-programmé dans la mémoire
18, un signal de chargement LD est émis par le comparateur
19 et il est appliqué sur l'entrée de chargement 16a du circuit
convertisseur parallèle-série 16. Ce circuit 16 répond au signal
LD en admettant, par ses entrées parallèles, un message de
données constitué par une suite de données D1, . . . D8 présen
tes sur les bornes de sortie du capteur 20. Le convertisseur parallèle-série 16 émet sur sa sortie 16b, au rythme de la fré
quence du signal d'horloge F1, une série de bits formée de la
série de bits de données D1, . . .
D8, précédée d'un bit de dé
marrage qui, dans l'exemple représenté, est le bit 1 , et suivie
d'un bit de parité Bp fourni par le circuit 21 et de deux bits
d'arrêt qui, dans l'exemple représenté, sont les bits 0 . Ce
message de données constitue le signal SD.
Ce signal SD est utilisé pour moduler le courant I(t) circu
lant sur les conducteurs 3a, 3b du bus unique. Cette modula
tion est effectuée par le circuit 12 en synchronisme avec la fré
quence du signal d'horloge F1, de la façon suivante: selon que
le signal SD est à l'état 0 ou 1 , le transistor 12a est, res
pectivement, à l'état bloqué ou à l'état passant, ce qui se tra
duit par le non-branchement respectivement le branchement
de la résistance 13 entre les bornes 10c et 10d. Chaque bran
chement de la résistance 13 entre lesdites bornes 10c et 10d en
traîne une augmentation du courant I(t).
Les variations du courant I(t) sont détectées par le circuit
8 qui fournit sur sa sortie 8c un signal logique SD' identique
au signal SD fourni par le circuit 16.
Comme le montre la figure 3, le signal SD' est appliqué sur
la borne RxD du circuit 5. Ce dernier circuit débarrasse le si
gnal SD du protocole constitué par le bit de démarrage, le bit
de parité et les bits d'arrêt, et il est capable de transmettre au
micro-processeur 4, sous forme parallèle, la série de bits de
données D1, . . . D8, extraits du signal SD', lorsque ledit cir
cuit 5 reçoit un signal de lecture R émis par ce même micro
processeur 4.
L'installation qui vient d'être décrite peut notamment être
utilisée dans une installation de gestion des données fournies
par plusieurs capteurs de température à signal de sortie numé
rique, ces capteurs étant, par exemple, placés en divers en
droits d'un bâtiment d'habitation. Ces capteurs de tempéra
ture utilisent pour leur fonctionnement une fréquence fixe de
référence qui est précisément la fréquence F1 transmise par
l'unité centrale 1 à chaque unité périphérique 2, au moyen du
signal d'interrogation U(t). Ces capteurs de température sont
des capteurs à quartz oscillant.
** ATTENTION ** start of the DESC field may contain end of CLMS **.
CLAIMS
1. Data collection facility, comprising:
- a central unit (1) having a circuit (4, 5, 6, 7, 22) for supplying an interrogation signal (U (t)) containing any address (au.. .A7) chosen from a set of 'addresses;
- several peripheral units (2) each associated with a particular address (bu,... B7), each peripheral unit comprising a measurement sensor (20) with digital output providing data information (DO, ... D8), an address recognition circuit (14, 15, 17 to 19) responding to said interrogation signal (U (t)) to react to the identity between said transmitted address (au,... A7) and said particular address (drank, . .
. B7) by transmitting a control signal (LD), a circuit (16, 12) reacting to said control signal (LD) by supplying a signal (I (t)) containing said data information (DO,... D8) being located in said peripheral unit, and means for supplying power to said peripheral unit (2);
and
- a link bus comprising several conductors (3a, 3b) for transmitting the interrogation signal (U (t)) to the peripheral units (2) and the data signal (1 (t)) to the central unit (1 ), characterized in that said measurement sensor (20) is an oscillating quartz sensor using a reference frequency, in that said interrogation signal (U (t)) comprises at least a first and a second superposed signal, the first signal being a constant voltage signal of constant amplitude (U1), and the second signal being a logic voltage signal containing the information of said arbitrary address (au,..
. A7), this second signal being a periodic signal of fixed frequency equal to said reference frequency of the measurement sensor (20), and in that said power supply means of each peripheral unit comprises a circuit (11) for extracting from interrogation signal (U (t)) a continuous voltage (Va).
2. Installation according to claim 1, characterized in that the circuit supplying the data signal comprises a circuit (16) responding to the control signal (LD) by supplying a sequential logic signal (SD) containing said data information (DO, D8), and a circuit (12) comprising an electrical resistor (13) and switching means (12a) reacting to said sequential logic signal (SD) by connecting or not connecting between conductors (3a, 3b) of the connection bus, said resistor (13), and in that the central unit (1) comprises means (8, 9) for measuring the variations in the current (I (t)) flowing in said conductors (3a, 3b) of the link bus.
3. Installation according to one of claims 1 and 2, characterized in that the connection bus consists of two conductors (3a, 3b).
4. Installation according to one of claims 1 to 3, characterized in that a two-wave rectification circuit (10) is provided at the input of each peripheral unit (2).
The present invention relates to a data collection installation comprising a central unit capable of interrogating any one of several peripheral units. For this purpose, each peripheral unit has a particular address, and the central unit sends to all the peripheral units an interrogation signal containing address information. The peripheral unit whose address corresponds to this address information reacts to the interrogation signal by sending in turn to the central unit data which this peripheral unit has.
Such an installation requires means for the transmission of the interrogation signal from the central unit to its peripheral units, means for the transmission of the
signal containing said data, from a peripheral unit
only to the central unit, and means to supply it
of the central unit and each of the pe units
devices.
The object of the invention is to simplify the installation by
using the same means for signal transmission
and for the power supply of each
peripheral unit from the central unit.
To this end, the installation which is the subject of the invention has the) characters indicated in claim 1. Thus the signal
interrogation is formed by at least two voltage signals
electrical superimposed: one of these signals is a ten signal
continuous sion of constant amplitude at least equal to the ten
nominal supply voltage of peripheral units; The other
of these signals is a logic voltage signal containing the in
address training.
Each peripheral unit is equipped with a circuit for
separate said signals from each other. The tension of feeding
tion of each peripheral unit is extracted from the ten signal
continuous amplitude of constant amplitude; this food tension
tation is applied to the supply terminals of said
peripheral unit, while the other signal - the logic signal
- is applied to the input of an A recognition circuit
dresses.
According to a preferred embodiment, the data available
bles in each peripheral unit are transmitted to the u
centrality by means of a modulation of the circu
lant in a single bi-wire bus connecting the central unit to
peripheral units and already serving to convey the signal of in
terrogation. Each peripheral unit has, on the one hand,
a circuit for generating a sequential logic signal containing
said data, and, on the other hand, means responding to said
sequential logic signal by plugging in or not plugging in
an electrical resistance between the bus conductors, depending
the state of said logic signal. The value of said electrical resistance
is chosen so that each connection of
this resistance between the bus conductors causes a va
significant variation in the current flowing in this bus.
Thus, thanks to the invention, a single two-wire bus is used both for the transmission of the interrogation signal, and for that of the
data signal, as well as that of the supply voltage
peripheral units, these three transmissions can be
performed simultaneously. This results in a simplification
considerable of the data collection facility.
In addition, it is possible to carry out installation of
collecting data very economically using the
already existing two-wire connection networks.
The characteristics and advantages of the invention will be
better understood on reading the description which follows of an 'example embodiment, description made with reference to the
attached sins in which:
- Figure 1 is a general diagram of an installation according
the invention;
- Figure 2 is a block diagram showing the different functional elements of the central unit and a unit
peripheral, according to an embodiment of the invention;
FIG. 3 is a diagram showing, in more detail,
part of the central unit shown in Figure 2;
- Figure 4 is a diagram of the electronic circuit of the 'remaining part of the central unit of Figure 2;
- Figure 5 is an electrical diagram of a first part
of the peripheral unit of Figure 2;
;
- Figure 6 is a block diagram of another part
of the peripheral unit of Figure 2; and 5 - FIG. 7 represents, in temporal correspondence, the
signal diagrams present at various points in the installation
tion shown in Figures 2 to 6.
The data collection facility shown on the
Figure I comprises a central unit 1 and several peripheral units 2 which are all connected to the central unit 1 by means of the same bi-wired bus 3a, 3b on which said peripheral units 2 are connected in rings.
In the direction going from the central unit 1 to the peripheral units 2, the bus 3a, 3b transmits the supply voltage of said peripheral units, a fixed frequency F1, and information constituted by the address of the peripheral unit 2 which must be questioned.
To this end, the central unit I is designed to produce between its output terminals la, lb a voltage signal U (t) the diagram of which is shown in FIG. La. As can be seen in this figure, the signal U (t) is formed by a succession of periods P1, P2, Pi. . ., of durations equal to T, inside each of which the signal U (t) successively takes fixed values U2 and Ul. If we designate by ti the time during which the signal U (t) is equal to U2 during the period Pi, we note in the figure la that ti can take only two discrete values: respectively a quarter and three quarters of T. If we associate a binary logic value 0 or 1 with each of these two different values of ti, it is understood that the signal U (t) can represent a series of bits.
The lowest voltage value Ul is chosen to be at least equal to the nominal value Va of the supply voltage of the peripheral units 2.
As will be explained below, each peripheral unit 2 reacts to the reception of a signal U (t) containing information corresponding to its own address, by causing a modulation of the current I (t) flowing on the conductors 3a, 3b of the bus, this current modulation allowing the transmission of the data that said peripheral unit has.
According to the example shown in FIG. 2, the central unit includes:
- A microprocessor 4 which can supply the address bits Au, via its data bus 4a (FIG. 3). . . A7, of a particular peripheral unit to be interrogated,
- a parallel-series converter circuit 5, reacting to the signals representing the address bits Au,. . . A7, as well as a write signal WR, by producing a signal SA containing the sequence of the address bits Au,. . .
A7, associated with protocol bits,
a logic circuit 6 transforming the signal SA into a logic signal SAM having the form of a signal analogous to the signal U (t) but in which Ul is equal to 0,
a circuit 7 supplying, from the SAM signal, the signal U (t) which can only take two values precisely set to the values U2 and Ul, and
- A circuit 8 connected by its inputs 8a, 8b across a resistor 9 traversed by the current I (t) flowing along the conductors 3a, 3b of the bus. The circuit 8 responds to the voltage existing across the resistor 9 by supplying, on its output 8c, a logic signal SD, containing in sequential form the data bits supplied by the peripheral unit 2 interrogated.
Each peripheral unit 2 includes:
- a GRAETZ 10 bridge (figure 5) with two inputs
10a, 10b connected to inputs 2a resp. 2b of the peripheral unit 2, - - a circuit 1 1 (FIG. 5) extracting the supply voltage Va of the peripheral unit 2, from the voltage present between the output terminals 10c, 10d of the GREATZ bridge 10,
a circuit 12 (FIG. 5) reacting to a logic signal SD by connecting or not connecting between terminals 2a and 2b, an electrical resistance 13, according to the state of said signal SD,
a circuit 14 transforming the voltage signal U (t) present between the terminals 2a and 2b into a signal SAM 'of form identical to the signal SAM described above,
a circuit 15 developing, from said signal SAM ', on the one hand a clock signal F1' having an equal period T, and, on the other hand,
a logic signal DA taking, at each period
Pi of the signal SAM ', the value 0 or the value 1 depending on whether the duration ti is equal to a quarter respectively three quarters of T.
As will be explained below, the signal DA comprises a series of bits corresponding to the address information transmitted by the central unit 1.
Each peripheral unit 2 further comprises an address recognition circuit for comparing the address contained in the signal DA with the own address Bu,. . . B7 of said peripheral unit, and to react to a coincidence between said addresses by causing the transmission, by a latched memory circuit 16, of the signal SD which contains a series of bits corresponding to the data found in peripheral unit 2 .
As can be seen in FIGS. 2 and 6, the address recognition circuit comprises:
a serial-parallel converter 17 receiving the DA signal at an input 17a,
a memory with parallel outputs 18 permanently providing, on seven of its outputs, the bits Bu,. . . B7 corresponding to the proper address of the peripheral unit 2, and
- a comparator 19 comparing two by two each bit
Q1,. . . Q12 of the DA signal with the following series of bits: 0.0, B0, ... B7, Bp, 1, delivered in parallel form by the memory 18.
When there is a coincidence between each bit Qi and the corresponding bit of the series of bits delivered in parallel form by the memory 18, the comparator 19 emits a loading signal LD which is applied to the loading input 16a of the circuit 16 The latter circuit permanently receives on eight of its inputs 162 to 169, a respective bit D1; .. D8 supplied by a sensor 20 with digital output for measuring any parameter, for example a temperature sensor. On a first input 16i, the circuit 16 receives the logic signal 1, while on its last two inputs 1611 and 1612, this circuit 16 receives the logic signal 0.
Finally on a tenth input 16in, the circuit 16 receives a parity bit Dp produced by a circuit known per se 21, from the bits Dol ... D8 received in parallel by this circuit 21.
According to the example shown in FIG. 3, circuit 4 is a microprocessor marketed by the company INTEL under the reference number 8085 and the parallel series converter circuit 5 is a circuit marketed by this same company under the number 8251.
The central unit 1 is further provided with a circuit 22 supplying a clock signal F1 identical to the signal F1 'described above, and a second clock signal, of double frequency, FO. The circuit 22 comprises (FIG. 3) a frequency generator, such as an oscillator, 22a supplying the signal FO, and a divider by 2, 22b supplying the signal F1 from the signal FO.
The circuit 6 comprises (FIG. 3) a first NON-AND gate 6a having two inputs receiving the signals respectively
F0 and F1, a second NAND gate 6b having two inputs receiving the signal F0 and the signal SA respectively, a third NAND gate 6c having two inputs receiving the signal SA and the signal F1 respectively. The exit from the door
NAND 6a is connected to two terminals RxC and TxC of circuit 5.
An AND gate 6d has three inputs each connected to the output of a respective NAND gate 6a, 6b, 6c. The output of the AND gate 6d constitutes the output of the circuit 6, on which the SAM signal is present.
As can be seen in FIG. 4, the circuit 7 comprises a first NPN transistor 7b, the base of which is connected, via a resistor 7x, to the input terminal 7a of the circuit 7, a first Zener diode 7c of nominal voltage U1 which is connected in series with a resistor 7d between a supply terminal + V and the collector of transistor 7b, a second Zener diode 7e of nominal voltage U2, which is connected between a ground GRD and the base of a second transistor 7f . Terminal 1a is connected to the emitter of transistor 7f while terminal 1b is connected to ground GRD and to the emitter of first transistor 7b. Finally, the collector of the second transistor 7f is connected, via the resistor 9, to the supply terminal + V.
According to the example shown in FIG. 4, the circuit 8 comprises a differential amplifier 8d connected by its inputs 8a and 8b between the terminals of the resistor 9, a circuit 8e for removing the DC component from the signal supplied by the amplifier 8d and to rectify this signal, and a comparator circuit 8f to binary form the signal supplied by the circuit 8e.
According to FIG. 5, the circuit 11 includes a Zener diode
1 the rated voltage VA, connected in series with a resistor I lb, between terminals 10c, 10d of the GRAETZ bridge 10.
The circuit 12 includes a transistor 12a, the base of which is connected to the control terminal 12b of the circuit 12, a control terminal receiving the signal SD supplied by the circuit 16. The emitter-collector path of the transistor 12a is connected in series with the resistor 13 between ground GRD and terminal 10c of the GRAETZ bridge 10.
The circuit 14 comprises a Zener diode 14a of nominal voltage equal to 1/2 (U1 + U2-Va), connected in series with a resistor 14b, between the terminals 10c and 10d. A rocker of
SCHMITT 14c is connected by its input, at the junction point
14d between the resistor 14b and the diode 14a.
The operation of the data collection facility
shown in the drawings is as follows:
When the microprocessor 4 wants to interrogate a unit
particular peripheral 2, it transmits to circuit 5 The address
AO,. . . A7 of this peripheral unit via the
data bus 4a, and it also applies to circuit 5 a if
general writing WR.
Circuit 5 transforms the address data AO,. . . A7
received in parallel, in a sequential logic signal consisting
by the series of address bits AO,. . . A7, preceded by a bit
start bit and followed by an Ap parity bit and two stop bits. This succession of
bits, which constitutes the signal SA whose diagram is represented
felt in FIG. 7, is emitted at the frequency of the hor signal
box F1 produced by circuit 22 of central unit 1.
The signal SA is transmitted to circuit 6 which can be called
duty cycle modulator. Circuit 6 produces, for example
shot of the SA signal, the SAM signal as follows:
each period Pi of the clock signal F1 the signal SAM
takes the value 1 for a time ti equal to 1/4 or 3/4 of
T depending on whether SA is in state 0 or 1, respectively.
The SAM signal is used to control circuit 7 which can be
peel commanded voltage source. This circuit 7 combines the
fixed voltages U1 and U2 at logic 0 and 1, respectively
ment, from the SAM signal.
Each peripheral unit 2 can be connected indifferently
go back and forth between the conductors
3a, 3b of the single bus. This indifference of branch sense
ment is obtained by the GRAETZ 10 bridge.
The circuit 11 extracts from the signal U (t) the voltage Va necessary
to the power supply of the peripheral unit 2.
Each peripheral unit 2 also extracts the component
logic health of the composite signal U (t) thanks to circuits 14 and
15.
As can be seen in FIG. 6, the circuit 15 comprises a flip-flop D, 15a whose input D receives the signal
SAM, and whose output Q is connected to input 17a of circuit 17.
The circuit 15 further comprises a monostable 15b whose
input B receives the SAM signal, and whose output Q is connected to the
CL clock of the 1 Sa scale. The monostable 15b has a
time constant equal to T / 2.
Thus, the circuit 15 extracts from the signal SAM, the signal F1 'pre
feels at the output Q of the monostable i 5b, the clock signal com
additional F1 present at exit Q of monostable 15b, as well
that a DA signal identical to the SA signal containing the information
addresses of addresses sent by circuit 5 of the central unit.
The address sequence 0, A0, ... A7, Ap, 1, 1 is
applied to the rhythm of F1 on the input 17a of the converter
serial-parallel 17. When the start bit, which is in
this example bit 0 arrives in twelfth position on the circuit
17, the latter is automatically reset by a low
cule D, 23, to be ready to receive the address sequence
next. The input D of the flip-flop 23 is connected to the output of
row 12, Q12 of circuit 17; the exit Q of this rocker is re
linked to the reset input 17b of circuit 17, and the input
CL of the flip-flop 23 receives the signal F1 emitted by the
Q output of monostable 15b.
If, just before this circuit reset operation
17, there is a concordance between the content of the address message
DA and the address message pre-programmed in the memory
18, a loading signal LD is emitted by the comparator
19 and it is applied to the loading input 16a of the circuit
parallel-to-serial converter 16. This circuit 16 responds to the signal
LD by admitting, by its parallel entries, a message of
data constituted by a series of data D1,. . . D8 presents
tes on the output terminals of the sensor 20. The parallel-series converter 16 transmits on its output 16b, at the rate of the frequency
of the clock signal F1, a series of bits formed by the
series of data bits D1,. . .
D8, preceded by a die bit
bit mark which, in the example shown, is bit 1, and followed
a parity bit Bp supplied by circuit 21 and two bits
which, in the example shown, are bits 0. This
data message constitutes the SD signal.
This SD signal is used to modulate the current I (t) circu
lant on the conductors 3a, 3b of the single bus. This module
tion is carried out by circuit 12 in synchronism with the fre
the clock signal F1, as follows: depending on whether
signal SD is in state 0 or 1, transistor 12a is, res
pectively, in the blocked state or in the on state, what is
duit by the non-connection respectively the connection
of resistor 13 between terminals 10c and 10d. Each branch
resistor 13 between said terminals 10c and 10d in
drags an increase in current I (t).
Changes in current I (t) are detected by the circuit
8 which provides on its output 8c an identical logic signal SD '
to the SD signal supplied by circuit 16.
As shown in Figure 3, the signal SD 'is applied to
terminal RxD of circuit 5. This last circuit clears the if
general SD of the protocol consisting of the start bit, the bit
parity and stop bits, and it's able to transmit to the
microprocessor 4, in parallel form, the series of bits of
data D1,. . . D8, extracts from signal SD ', when said cir
cooked 5 receives a read signal R emitted by the same microphone
processor 4.
The installation which has just been described can in particular be
used in a data management installation
by several temperature sensors with digital output signal
risk, these sensors being, for example, placed in various in
rights of a residential building. These temperature sensors
ture use for their operation a fixed frequency of
reference which is precisely the frequency F1 transmitted by
the central unit 1 at each peripheral unit 2, by means of the
interrogation signal U (t). These temperature sensors are
oscillating quartz sensors.