CH620804A5

CH620804A5 - Method and device for the digital transmission of messages and additional information with positive-negative stuffing.

Info

Publication number: CH620804A5
Application number: CH474677A
Authority: CH
Inventors: Friedrich Dr Kuehne; Karl Lang
Original assignee: Siemens Ag
Priority date: 1976-05-18
Filing date: 1977-04-18
Publication date: 1980-12-15
Also published as: LU77342A1; IE44901L; IE44901B1; SE7705624L; GB1578553A; FR2352453A1; BE854809A; FR2352453B1; DE2622107C2; IT1074892B; DK215977A; NL7705541A; DE2622107B1

Description

Die Erfindung bezieht sich auf ein Verfahren zur digitalen Stopfrahmens, bei dem mehrere Grundrahmen einen Überrah-Nachrichtenübertragung, bei dem mehrere zueinander pie- men bilden, in dem die Stopfkanäle einzelnen Informationska-siochrone Impulsfolgen zur Übertragung über ein Zeitmulti- nälen zugeordnet sind und zusammen mit einer Stopfrahmen-plexsystem unter sendeseitigem Hinzufügen positiver Stopfim- 65 kennung übertragen wird. The invention relates to a method for digital stuffing frames, in which a plurality of basic frames form an overframe message transmission, in which a plurality of frames coexist, in which the stuffing channels are assigned to individual information cassette pulse sequences for transmission over time multiples and together with a darning frame plex system is transmitted with the addition of positive darning identification.

pulse bei jeder plesiochronen Impulsfolge zu niedriger Impuls- Bei einer Übertragung mehrerer Zusatzinformationen ist folgefrequenz und unter Weglassen von als negative Stopfim- nur eine gemeinsame Stopfrahmenkennung erforderlich. pulse is too low for each plesiochronous pulse sequence. If several additional information is transmitted, the repetition frequency and omitting negative stuffing only requires a common stuffing frame identifier.

pulse bezeichneten Impulsen bei jeder plesiochronen Impuls- Für die praktische Durchführung der Erfindung ist es vor- pulse designated pulses for each plesiochronous pulse. For the practical implementation of the invention it is

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teilhaft, wenn jede Zusatzinformation als vierstelliges Codewort ausgebildet wird, in dem die ersten drei Stellen der Stopfinformation und die letzte Stelle - bei negativem Stopfen - dem zugehörigen Informationsbit zugeordnet sind. Vorteilhaft ist es insbesondere, wenn bei Nichtstopfen alternierend auf vier Einsen vier Nullen folgen, wenn bei Positivstopfen zweimal vier Nullen aufeinanderfolgen und wenn bei Negativstopfen auf vier Einsen drei weitere Einsen und das dazugehörige Informationsbit folgen. partial if each additional information is formed as a four-digit code word in which the first three digits of the stuffing information and the last digit - in the case of negative stuffing - are assigned to the associated information bit. It is particularly advantageous if, in the case of non-stoppers, four zeros alternate after four ones, when four positive zeros follow one another in the case of positive stoppers and when three negative ones and the associated information bit follow on four ones with negative stoppers.

Werden eine oder mehrere Zusatzinformationen in einem System PCM 30 übertragen, so erfolgt dies in den Kennzeichenkanälen, wobei der Stopfrahmen ein Überrahmen zum Kennzeichenrahmen und ein Über-Überrahmen zu den Grundrahmen ist. Die Stopfrahmenkennung kann dabei in den zwei unbenutzten Bits des Meldeworts im Kennzeichenrahmen übertragen werden. Dabei ist eine Stopfrahmenkennung von Vorteil, die aus einer alternierenden Folge Null-Null, Null-Eins, Eins-Null und Eins-Eins besteht. If one or more additional information is transmitted in a PCM 30 system, this takes place in the identification channels, the stuffing frame being an overframe for the identification frame and an over-overframe for the basic frames. The stuffing frame identifier can be transmitted in the two unused bits of the message word in the identifier frame. A darning frame identifier is advantageous, which consists of an alternating sequence of zero-zero, zero-one, one-zero and one-one.

Zur Durchführung des erfindungsgemässen Verfahrens ist empfangsseitig eine Synchronisiereinrichtung mit einem, To carry out the method according to the invention, a synchronization device with a,

einem Durchlauf des Multiplexsignales dienenden Schieberegister, mit einer an dieses angeschlossenen Rahmensynchronisierschaltung und einer an dieses angeschlossenen Mehrfach-rahmensynchronisierschaltung vorgesehen, von denen die erstere einen ersten Teiler für Takte und die letztere einen zweiten Teiler für Takte steuert, die dadurch gekennzeichnet ist, dass ein vom Schieberegister und von der Mehrfachrah-mensynchronisierschaltung gesteuerte Stopfrahmensynchroni-sierschaltung vorgesehen ist und dass ein von der Stopfrahmen-synchronisierschaltung und dem zweiten Teiler gesteuerter dritter Teiler für Takte vorgesehen ist. a passage of the multiplex signal serving shift register, provided with a frame synchronization circuit connected to this and a multiple frame synchronization circuit connected to it, of which the former controls a first divider for clocks and the latter controls a second divider for clocks, which is characterized in that one of the Shift register and stuffing frame synchronizing circuit controlled by the multiple frame synchronizing circuit are provided and that a third dividing device controlled by the stuffing frame synchronizing circuit and the second divider is provided for clocks.

Vorteilhaft ist es dabei, wenn in der Stopfrahmensynchroni-sierschaltung eine Überwachungsschaltung für den Stopfrahmen im synchronen Zustand und eine Erkennungsschaltung zur Erkennung des Stopfrahmens und zur Steuerung des dritten Teiles vorgesehen ist. It is advantageous if a monitoring circuit for the stuffing frame in the synchronous state and a detection circuit for detecting the stuffing frame and for controlling the third part are provided in the stuffing-frame synchronization circuit.

Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert. The invention is explained in more detail below on the basis of exemplary embodiments.

Fig. 1 zeigt ein Datenmultiplexgerät. Fig. 1 shows a data multiplexing device.

Fig. 2 zeigt ein Dateneinfügungsgerät. Fig. 2 shows a data insertion device.

Fig. 3 zeigt einen Pulsrahmen. Fig. 3 shows a pulse frame.

Fig. 4 zeigt eine Tabelle der Codewörter im sechzehnten Zeitabschnitt der Grundrahmen. Fig. 4 shows a table of the code words in the sixteenth period of the basic frames.

Fig. 5 zeigt eine Tabelle der Zusatzinformation in einem Über-Überrahmen. 5 shows a table of the additional information in an over-superframe.

Fig. 6 zeigt eine Tabelle der Stopfrahmenkennung im Über-Überrahmen. Fig. 6 shows a table of the stuffing box identifier in the over-overframe.

Fig. 7 zeigt eine empfangsseitige Synchronisiereinrichtung einer Digital-Multiplex-Einrichtung. 7 shows a synchronizing device of a digital multiplex device at the receiving end.

Fig. 8 zeigt eine Stopfrahmensynchronisierschaltung und Fig. 8 shows a stuffing frame synchronizing circuit and

Fig. 9 zeigt einen zweistufigen Teiler. 9 shows a two-stage divider.

Fig. 1 zeigt das Prinzip einer Digital-Multiplex-Einrichtung in der dreissig Digitalsignale einer Nennbitrate 64 kbit/s zu einem Digital-Multiplex-Signal einer Nennbitrate 2048 kbit/s gebündelt werden. 1 shows the principle of a digital multiplex device in which thirty digital signals with a nominal bit rate of 64 kbit / s are bundled to form a digital multiplex signal with a nominal bit rate of 2048 kbit / s.

Fig. 2 zeigt eine Dateneinfügungseinrichtung, in die ein 2048-kbit/s-Signal eingespeist wird, dessen Kapazität nicht voll ausgenutzt ist. Weiter werden einige 64-kbit/s-Signale zugeführt, die in das 2048-kbit/s-Signal eingefügt werden, soweit Kapazität frei ist. 2 shows a data insertion device into which a 2048 kbit / s signal is fed, the capacity of which is not fully utilized. Some 64 kbit / s signals are also fed in, which are inserted into the 2048 kbit / s signal, as long as capacity is free.

Fig. 3 zeigt mit den Zahlen I bis XVI bezeichnete Grundrahmen eines Systems PCM 30. In den Zeitabschnitten 1 bis 15 und 17 bis 31 jedes Grundrahmens werden codierte Fernsprechsignale übertragen. In jedem Zeitabschnitt 0 jedes ungeradzahligen Grundrahmens I, III, V... wird ein Rahmenkennungswort und in jedem Zeitabschnitt 0 eines geradzahligen Grundrahmens II, IV, VI... wird ein Meldewort übertragen. D ist ein Meldebit für dringenden Alarm, N ein Meldebit für nicht dringenden Alarm, X ein reserviertes Bit für internationale Verwendung und Y ein reserviertes Bit für nationale Verwendung. Der Zeitabschnitt 16 jedes Grundrahmens dient der Kennzeichenübertragung, wobei die sechzehn Grundrahmen I bis XVI einen Überrahmen bilden. Die ersten vier Bits des sechzehnten Zeitabschnitts des Grundrahmens I dienen zur Übertragung der Kennzeichenrahmenkennung und die Bits 6 und 7 der Übertragung eines Meldewortes. Die Bits 5 und 8 sind unbenutzt. In den Zeitabschnitten 16 der Grundrahmen II bis XVI werden jeweils zwei Kennzeichenwörter von 4 Bits übertragen, die jeweils einem Sprachkanal zugeordnet sind. 3 shows the basic frames of a system PCM 30, designated by the numbers I to XVI. Coded telephone signals are transmitted in the time segments 1 to 15 and 17 to 31 of each basic frame. A frame code word is transmitted in each time period 0 of each odd-numbered basic frame I, III, V ... and a message word is transmitted in each time period 0 of an even-numbered basic frame II, IV, VI ... D is a notification bit for urgent alarm, N a notification bit for non-urgent alarm, X a reserved bit for international use and Y a reserved bit for national use. The time segment 16 of each basic frame is used for the transmission of the number plate, the sixteen basic frames I to XVI forming an overframe. The first four bits of the sixteenth period of the basic frame I are used to transmit the identification frame identifier and bits 6 and 7 are used to transmit a message word. Bits 5 and 8 are not used. In the time segments 16 of the basic frames II to XVI, two identifier words of 4 bits each are transmitted, each of which is assigned to a voice channel.

In der Dateneinfügungseinrichtung nach Fig. 2 sei beispielsweise der Kanal 1 unbenutzt, was zur Folge hat, dass auch die ersten vier Bits im Zeitabschnitt 16 des Grundrahmens II frei sind. Diese vier Bits würden zur Übertragung der Zusatzinformation ausreichen. Jedoch ist deren Verfälschung durch mehrere nebeneinanderliegende gleichzeitig von Störungen betroffene Bits zu befürchten. In the data insertion device according to FIG. 2, for example, channel 1 is not used, with the result that the first four bits are also free in time segment 16 of base frame II. These four bits would be sufficient to transmit the additional information. However, there is a risk that they will be corrupted by several adjacent bits affected by interference at the same time.

Aus diesem Grund wird für das Zusatzsignal nur eines der freien Bits verwendet. Da das Zusatzsignal vier Bits enthält, wird ein Über-Überrahmen aus 4 • 16 = 64 Grundrahmen gebildet. Das Zusatzsignal steckt demnach im ersten Bit des Zeitabschnitts 16 der Grundrahmen II, XVIII, XXXIV und L. Zur Rahmenkennung dieses Stopfrahmens wird mindestens eines der freien Servicebits 5 und 8 im Zeitabschnitt 16 des Grundrahmens I verwendet. For this reason, only one of the free bits is used for the additional signal. Since the additional signal contains four bits, an over-overframe is formed from 4 • 16 = 64 basic frames. The additional signal is therefore in the first bit of the time segment 16 of the basic frame II, XVIII, XXXIV and L. For the frame identification of this stuffing frame, at least one of the free service bits 5 and 8 is used in the time segment 16 of the basic frame I.

Fig. 4 zeigt eine Tabelle, die die Belegung des Zeitabschnitts ZA 16 der Grundrahmen GR I bis XVI zeigt. Fig. 4 shows a table which shows the occupancy of the time period ZA 16 of the basic frame GR I to XVI.

Fig. 5 zeigt in einer weiteren Tabelle, wie das Bit al des Grundrahmens II im Über-Überrahmen belegt wird, wenn kein Stopfen -0-, Positivstopfen + oder Negativstopfen — vorliegt. In den ersten drei Bits jeder Zusatzinformation ist die geschützte zweiwertige Stopfinformation enthalten. Das vierte Bit enthält im Falle des Negativstopfens ein Informationsbit J. FIG. 5 shows in a further table how bit a1 of the basic frame II is occupied in the super-superframe if there is no plug -0-, positive plug + or negative plug. The protected three-value stuffing information is contained in the first three bits of each additional information. In the case of negative stuffing, the fourth bit contains an information bit J.

Fig. 6 zeigt tabellarisch, wie die freien Servicebits XI und X2 im Zeitabschnitt 16 bei ihrem jeweiligen Auftreten im Grundrahmen II, XVIII usw. beaufschlagt werden. Damit kann der Empfänger den Anfang der Zusatzinformationen erkennen. Eine Zusatzinformation nimmt eine Übertragungszeit von 8 ms ein. Demgegenüber ist bei ungünstiger Lage der Bitraten in ihren Toleranzbereichen nur etwa alle 100 ms ein Stopfvor-gang erforderlich. 6 shows in a table how the free service bits XI and X2 are acted upon in the time segment 16 when they occur in the basic frame II, XVIII etc. This enables the recipient to recognize the beginning of the additional information. Additional information takes up a transmission time of 8 ms. In contrast, if the bit rates are in an unfavorable position in their tolerance ranges, a tamping operation is only necessary approximately every 100 ms.

Fig. 7 zeigt eine empfangsseitige Synchronisiereinrichtung einer Digital-Multiplex-Einrichtung, die nach dem vorstehend beschriebenen Verfahren arbeitet. Die Synchronisiereinrichtung besteht aus einem 8-Bit-Schieberegister SR, einer Rahmensynchronisierschaltung RS, einer Mehrfachrahmenoder Kennzeichenrahmensynchronisierschaltung MRS, einer Stopfrahmensynchronisierschaltung SS, einem neunstufigen Teiler TL1, einem dreistufigen Teiler TL2 und einem zweistufigen Teiler TL3. Die Erfindung wird mit der Stopfrahmensyn-chronisierschaltung SS und dem Teiler TL3 realisiert. FIG. 7 shows a synchronizing device of a digital multiplex device at the receiving end, which works according to the method described above. The synchronization device consists of an 8-bit shift register SR, a frame synchronization circuit RS, a multiple frame or license plate frame synchronization circuit MRS, a stuffing frame synchronization circuit SS, a nine-stage divider TL1, a three-stage divider TL2 and a two-stage divider TL3. The invention is implemented with the stuffing frame synchronizing circuit SS and the divider TL3.

Der neunstufige Teiler TL1 erzeugt aus einem 2048-kHz-Takt am Eingang TE die Grundtakte von 1048 kHz bis 4 kHz. 4 kHz ist die Wiederholfrequenz des Rahmenkennungswortes, das nur in jedem zweiten Grundrahmen vorkommt. Der Teiler TL1 kann durch einen Rücksetzimpuls am Eingang C3 auf Null gesetzt werden. Der zweite dreistufige Teiler TL2 erzeugt aus dem 4-kHz-Takt Takte mit den Frequenzen 2 kHz, 1 kHz und 500 Hz. 500 Hz ist die Wiederholfrequenz des Rahmenkennungswortes des Mehrfachrahmens. Der zweite Teiler TL2 kann durch einen Rücksetzimpuls am Eingang C4 auf Null gesetzt werden. Der dritte zweistufige Teiler TL3 erzeugt aus dem 500-Hz-Takt Takte mit den Frequenzen 250 Hz und 125 Hz. 125 Hz ist die Wiederholfrequenz des Stopfrahmens. Die beiden Stufen des dritten Teilers TL3 können einzeln durch Setzimpulse an den Eingängen S1 und S2 auf «Eins» oder durch Rücksetzimpulse an den Eingängen Cl und C2 auf «Null» The nine-stage divider TL1 generates the basic clocks from 1048 kHz to 4 kHz from a 2048 kHz clock at input TE. 4 kHz is the repetition frequency of the frame identification word, which occurs only in every second basic frame. The divider TL1 can be set to zero by a reset pulse at input C3. The second three-stage divider TL2 generates clocks with the frequencies 2 kHz, 1 kHz and 500 Hz from the 4 kHz clock. 500 Hz is the repetition frequency of the frame identifier of the multiple frame. The second divider TL2 can be set to zero by a reset pulse at input C4. The third two-stage divider TL3 generates clocks with the frequencies 250 Hz and 125 Hz from the 500 Hz cycle. 125 Hz is the repetition frequency of the stuffing frame. The two stages of the third divider TL3 can be set individually to "one" by setting pulses at inputs S1 and S2 or to "zero" by setting pulses at inputs Cl and C2.

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gesetzt werden. tes im Zeitabschnitt 16. Wenn die Mehrfachrahmensynchroni- be set. tes in period 16. When the multi-frame sync

Ein 2048-kbit/s-Signal am Eingang SE durchläuft das sierschaltung MRS die Mehrfachrahmenkennung erkannt hat, A 2048 kbit / s signal at the SE input passes through the MRS circuit, which has recognized the multiple frame identifier,

8-Bit-Schieberegister SR, an dessen Ausgängen 1 bis 8 jeweils öffnet der Rücksetzimpuls am Eingang C4 kurzfristig die acht aufeinanderfolgende Bits parallel zur Verfügung stehen. NAND-Gatter G6 bis G9. Dadurch wird das JK-Flip-Flop FF3 Die Rahmensynchronisierschaltung RS erkennt und überwacht 5 des Teilers TL3 auf den logischen Wert des Bits 5 und das JK- 8-bit shift register SR, at the outputs 1 to 8 of which the reset pulse at input C4 opens briefly, the eight consecutive bits are available in parallel. NAND gates G6 to G9. As a result, the JK flip-flop FF3. The frame synchronization circuit RS recognizes and monitors 5 of the divider TL3 for the logical value of bit 5 and the JK

durch Auswertung des Rahmenkennungswortes den Rahmen- Flip-Flop FF4 auf den logischen Wert des Bits 8 gesetzt. (Zum synchronismus des 2048-kbit/s-Signals. Nach Erkennen des Setzen oder Rücksetzen von Flip-Flops in Low-Power- by evaluating the frame identification word, the frame flip-flop FF4 is set to the logical value of bit 8. (For the synchronism of the 2048 kbit / s signal. After detecting the setting or resetting of flip-flops in low-power

Rahmenkennungswortes setzt die den Teiler TL1 durch einen Schottky-TTL-Technik muss ein «Null-Impuls» an den Eingang The frame identifier word which sets the divider TL1 through a Schottky TTL technique must have a "zero pulse" at the input

Rücksetzimpuls am Eingang C3 auf «Null». Damit ist das des Pr- oder Cl-Einganges gelegt werden.) Ist der Rücksetzim- Reset pulse at input C3 to «zero». This is the end of the Pr or Cl input.) Is the reset im-

System der Grundtakte von 4 kHz bis 1024 kHz mit dem 10 puls invertiert verfügbar, so entfällt der Inverter J. Durch diese System of basic clocks from 4 kHz to 1024 kHz with the 10 pulse inverted available, so the inverter J. is omitted

Grundrahmen des 2048-kbit/s-Signals synchron und alle Bit- Anordnung wird der Stopfrahmensynchronismus gleichzeitig und Worttakte des Grundrahmens können in bekannter Weise mit dem Mehrfachrahmensynchronismus hergestellt. Base frame of the 2048 kbit / s signal synchronously and all bit arrangement, the stuffing frame synchronism is simultaneous and word clocks of the base frame can be produced in a known manner with the multi-frame synchronism.

durch logische Schaltungen aus den Grundtakten erzeugt wer- Während des Synchronisiervorganges gibt die Mehrfach- are generated by logic circuits from the basic clocks During the synchronization process, the multiple

den. rahmensynchronisierschaltung MRS ein Signal mit dem logi- the. frame synchronization circuit MRS a signal with the logical

Nachdem der Teiler TL1 synchronisiert ist, wertet die )5 sehen Zustand «Null» an den Eingang El ab. Dadurch sind die After the divider TL1 is synchronized, the) 5 evaluates the “zero” state at the input El. That’s why

Mehrfachsynchronisierschaltung MRS die Bits 1 bis 4 des NAND-Gatter G3 und G4 gesperrt und an den Ausgängen B5' Multiple synchronization circuit MRS blocks bits 1 to 4 of NAND gates G3 and G4 and at outputs B5 '

Codewortes im Zeitschlitz 16 aus. Sobald in diesen Bits das und B8' liegen logische Werte «Null». Codeword in time slot 16 out. As soon as these and B8 'have logical values «zero» in them.

Rahmenkennungswort des Mehrfachrahmens, auch Kennzei- Nach Beendigung des Synchronisiervorganges gibt die chenrahmungswort genannt, auftritt, setzt die Mehrfachrah- Mehrfachrahmensynchronisierschaltung MRS ein Signal mit mensynchronisierschaltung MRS durch einen Rücksetzimpuls 20 dem logischen Zustand «Eins» an den Eingang El ab. Damit am Eingang C4 den Teiler TL1 auf «Null». Die Stopfrahmen- sind die NAND-Gatter G3 und G4 geöffnet. Die Überwa-synchronisierschaltung SS wertet die Bits 5 und 8 des Codewor- chungsschaltung mit den Gattern Gl bis G4 vergleicht die Bits tes im Zeitabschnitt 16 aus. Sie besteht, wie Figut 8 zeigt, aus 5 und 8 im Zeitabschnitt 16 mit dem Inhalt der JK-Flip-Flops einer Überwachungsschaltung mit zwei Exklusiv-ODER-Gat- FF3 und FF4 des Teilers TL3. Stimmen die Bits 5 bzw. 8 mit tern Gl und G2 und zwei NAND-Gattern G3 und G4, die den 25 dem Inhalt des JK-Flip-Flops FF3 bzw. FF4 überein, so Frame identifier word of the multi-frame, also called identifier. After completion of the synchronization process, the frame name word occurs, the multi-frame multi-frame synchronization circuit MRS sends a signal with the mensynchronization circuit MRS by means of a reset pulse 20 to the logic state “one” at the input El. Thus, the divider TL1 at input C4 to «zero». The darning frames - the NAND gates G3 and G4 are open. The supervisory synchronization circuit SS evaluates bits 5 and 8 of the code word circuit with gates G1 to G4 and compares bits tes in time segment 16. As shown in FIG. 8, it consists of 5 and 8 in the time segment 16 with the contents of the JK flip-flops of a monitoring circuit with two exclusive OR gates FF3 and FF4 of the divider TL3. If bits 5 and 8 correspond with tern Gl and G2 and two NAND gates G3 and G4, which correspond to the 25 contents of the JK flip-flop FF3 and FF4, respectively

Stopfrahmen im Synchronzustand überwacht, und aus einer erscheint am Ausgang B5' bzw. B8' ein logischer Zustand The darning frame is monitored in the synchronous state, and a logical state appears at one of the outputs B5 'or B8'

Erkennungsschaltung, die den Stopfrahmen beim Synchroni- «Null». Detection circuit that the darning frame at Synchroni- «zero».

siervorgang erkennt und den Teiler TL3 auf den entsprechenden Wert setzt. Die Erkennungsschaltung besteht, wie Figur 8 Die Mehrfachrahmensynchronisierschaltung MRS wertet zeigt, aus zwei D-Flip-Flops FF1 und FF2 sowie NAND-Gat- 30 die Signale an den Klemmen B5' und B8' in derselben Weise tern G6 bis G9 und einem Inverter J. aus, wie die Signale an den Klemmen B1 bis B4. Bei der anstei- detection process and sets the divider TL3 to the corresponding value. As shown in FIG. 8, the multiple frame synchronization circuit MRS evaluates, the detection circuit consists of two D flip-flops FF1 and FF2 and NAND gate 30, the signals at terminals B5 'and B8' in the same way tern G6 to G9 and an inverter J from how the signals at terminals B1 to B4. When rising

Der Teiler TL3 besteht aus zwei JK-Flip-Flops FF3 und genden Flanke des 8-kHz-Taktes, d. h. zu Beginn des Zeitab- The divider TL3 consists of two JK flip-flops FF3 and the leading edge of the 8 kHz clock, i. H. at the beginning of the time

FF4, wie Figur 9 zeigt. Die JK-Flip-Flops sind in Low-Power- schnitts 16 müssten die Signale an den Klemmen B1 bis B4, B5' FF4, as Figure 9 shows. The JK flip-flops are in low power section 16, the signals at the terminals B1 to B4, B5 '

Schottky-Technik realisiert. Der J-Eingang und K-Eingang des und B8' den Wert «Null» haben. Tritt zweimal hintereinander Schottky technology implemented. The J-input and K-input of and B8 'have the value «zero». Kicks twice in a row

Flip-Flops FF3 sind offen und haben dadurch bei dem verwen- 35 eine Abweichung auf, so leitet die Mehrfachsynchronisierschal- FF3 flip-flops are open and therefore have a deviation in the 35 used, so the multiple synchronizing switch

deten Baustein den Wert logisch «Eins». tung MRS einen neuen Synchronisiervorgang ein. the value of the logical “one”. device MRS a new synchronization process.

Die D-Flip-Flops FF1 und FF2 übernehmen mit der anstei- Am Ausgang SA der Synchronisiereinrichtung nach Figur 7 The D flip-flops FF1 and FF2 take over at the output SA of the synchronization device according to FIG

genden Flanke des 8-kHz-Taktes die Bits 5 und 8 des Codewor- wird das 2048-kbit/s-Signal wieder abgegeben. On the edge of the 8 kHz clock, bits 5 and 8 of the codeword, the 2048 kbit / s signal is emitted again.

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5 Blatt Zeichnungen 5 sheets of drawings

Claims

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PATENT CLAIMS follow too high pulse repetition frequency in a basic frame

1. Method for digital message transmission, in the case of interleaving, of the information channels for information, the plurality of plesiochronous pulse sequences to one another, a synchronization channel for a frame identifier and transmission via a time-division multiplex system with transmission-side stuffing channels for one consisting of stuffing information and - if negative positive stuffing impulses for each plesiochronous impulse - 5 stoppers - additional information consisting of an information bit contains too low pulse repetition frequency and with omissions, and in which the plesiochronous impulse sequences of impulses called negative stuffing impulses on each receiving side separate the plesiochronous impulse sequence too high while eliminating the stuffing impulses Pulse repetition frequency in.

such a procedure is, for example, from the “After channels for information, a synchronization channel for io directional technical reports”, volume 42, 1972, VDE Ver frame identifier and stuffing channels for a from Stopfinforma- lag GmbH, Berlin-Charlottenburg, pages 245 to 256, known, tion and - in the case of negative stuffing - from an information bit. In order to transmit the additional information, the existing additional information is contained in the existing system, and in the system described there eight bits of the frame 'siochronic pulse trains at the receiving end needed with elimination.

the stuffing pulses are separated, characterized, 15 From pages 235 to 243 of the same publication it is further stated that each additional information is serial, forming a distributed arrangement of the bits of the additional information in the

Stuffing frame in which several base frames are known as an overframe base frame.

form in which the stuffing channels of individual information channels from the magazine "Fernmelde | echnik" (1971), 7, page 203,

are assigned to channels, and together with a darning frame, a positive darning method is also known in which the plesio identifier is transmitted. 20 chronological data signals with the bit rate fs in synchronous data

2. The method according to claim 1, characterized in that signals are converted with the bit rate fk> fs, which in turn means that a plurality of additional information items are combined to form a multiplex signal. The litera darning frame identifier is assigned. turstelle only deals with the conversion of digital

3. The method according to claim 1, characterized in signals. The stuffing information is also transmitted in such a way that each additional information is formed as a four-digit code word in the context of the individual digital signals and not in the frame in which the first three digits of the stuffing information of the multiplex signal.

and the last digit - in the case of a negative stopper - that belongs in the CCITT Green Paper, Vol. III-2. Ree. G. 741, Line Transmis

are assigned to the information bit. sion, 1973, page 407, several basic frames become one

4. The method according to claim 3, characterized in that the superframe is joined in which, for each channel, one of the four zeros 30 additional information is transmitted alternately to four ones when there is no stuffing. The frame structure follows that, in the case of positive plugs, four zeros in succession are designed from the outset in such a way that the bits follow an additional request, and in the case of negative plugs, three domains are distributed over four ones.

more ones and the associated information bit follow. From the “Siemens-Zeitschrift”, 48 (1974), Supplement News

5. The method according to claim 1, characterized in ten transmission technology, pages 269 to 275, is further described that with plesiochronous pulse trains with identification channels 35 system PCM 30, in which thirty voice signals the additional information is transmitted therein. transmitted in thirty channels using pulse code modulation (PCM)

6. The method according to claim 5, characterized, gene. Another channel is used to transmit an unused servo frame identifier or a message word that is present in the identification channels and a last one is assigned the stuffing frame identifier in cebits. Pulse frame, in sixteenth place, of the transmission

7. The method according to claim 6, with two unused Servi- 40 of identifiers for the speech signals. As in the «Siemens-cebits, characterized in that as Stopfrahmenken-Zeitschrift», 49 (1975), 7, pages 466 to 472, an alternating sequence of zero-zero, zero-one, one-is is used for the hallmarks serve a sixteen basic frame zero and one-one. comprehensive superframe. As two per base frame

8. Receiving-side synchronizing device for performing tag words can be transmitted, would be tion of the method according to claim 1, with one through-thirty-two tag words. Since only thirty runs of the multiplex signal, serving shift registers, are required, one is used for the identification frame identification of the frame synchronization circuit connected to it and another is used as a further message word, although only one multi-frame synchronization connected to it - two of the four bits are required.

sier circuit, of which the former is a first divider for the object of the invention, for bundling or

Clocks and the latter controls a second divider for clocks, 50 insertion of plesiochronous digital signals into a pulse frame, characterized in that one of the shift register (SR) uses the positive-negative stuffing method to provide a solution - and of the multi-frame synchronization circuit (MRS), in which on the one hand, as in the known system for posi-controlled stuffing frame synchronizing circuit (SS) pre-selective negative stuffing, the additional information is falsified, and that one of the stuffing frame synchronizing switch is prevented by double and multiple errors and the device (SS) and the second divider (TL2) controlled third part 55 on the other hand an insertion of plesiochronous pulse sequences in the 1er (TL3) is provided for clocks. Pulse frame of the known PCM 30 system. Double

and multiple errors occur when immediately adjacent bits are disturbed.

Based on a procedure of the introductory

bo ten Art, this object is achieved according to the invention in that each additional information serially to form a