Circuit de piece d'horlogerie électronique
La presente invention concerne un circuit de piece d'horlogerie électronique, comportant un oscillateur de référence de fréquence f, un diviseur de frequence et un oscillatedr secondaire de frequence - synchronise par le n signal de sortie du diviseur de fréquence. Des circuits de ce genre sont souvent utilises dans les montres ou horloges electroniques, ou la frequence relativement elevee de l'oscillateur de référence, par exemple d'un oscillateur à quartz, doit etre divisee avec un taux de division aussi stable que possible pour entrainer le meca- nisme de la piece d'horlogerie avec une frequence relativement basse et aussi stable que celle de l'oscillateur de référence (brevet américain N 3282042).
On connait aussi les diviseurs de fréquence pour pièces d'horlogerie électroniques où la fréquence est divisee par plusieurs taux, les fréquences divisees etant appliquées à un circuit de coïncidence (brevet ameri- cain NO 2602140). Ces diviseurs nécessitent plusieurs circuits de division individuels. Un autre diviseur de fre- quence connu permet de diviser une frequence d'un oscillateur par un nombre réglable (brevet francais NO 1468180). Cependant, la presente invention ne vise pas à obtenir une division par un nombre réglable, mais à prevoir un circuit de division particulièrement simple.
Dans un circuit pareil, on a interet à utiliser des diviseurs de fréquence simples, bon marche et de volume reduit, mais on ne connait pas de diviseurs de frequence qui répondent en meme temps à toutes ces conditions et dont le taux de division soit assez stable pour assurer une stabilité de l'oscillateur secondaire egale à la stabilité de l'oscillateur de référence. La pre- sente invention vise à prevoir un circuit du type susmentionné à l'aide duquel un taux de division considé- rable constant peut are atteint tout en assurant une grande stabilité, ce circuit 6tant simple, bon marche et de volume réduit.
Le circuit selon l'invention est caracté- rise en ce que le taux de division nominal t du diviseur de fréquence est choisi de telle façon que le rapport des fréquences n soit divisible par une serine de nombres entiers qui se suivent directement, cette serie comprenant t.
A l'aide de deux exemples numériques, le fonctionnement et les avantages du circuit selon l'invention seront maintenant expliqués en détail.
Lorsque le rapport n entre la fréquence de l'oscilla- teur de référence et la fréquence de l'oscillateur secondaire est de 60, on voit que le chiffre 60 est divisible par la serine des chiffres suivants : 2, 3, 4, 5 et 6.
Pour synchroniser l'oscillateur secondaire, on peut donc choisir n'importe quel nombre entre 2 et 6 comme taux de division du diviseur de fréquence. Lorsqu'on choisit un taux de division de 2, I'oscillation de l'oscillateur secondaire sera synchronisée à chaque trentième période. Lorsqu'on choisit un taux de division de 6, I'os- cillateur secondaire sera synchronisé à chaque dixieme periode. Pour tout autre taux de division de 3, 4 ou 5, la fréqucnce de sortie du diviseur de fréquence est toujours un multiple entier de la frequence nominale de l'oscillateur secondaire, c'est-ä-dire que cet oscillateur secondaire peut are synchronisé proprement par la fre- quence nominale de l'oscillateur de référence.
Par consequent, lorsqu'on choisit un taux de division nominal du diviseur de fréquence qui se trouve approximativement au milieu de la série de nombres entiers successifs, qui sont tous des sous-multiples de n, le taux de division du diviseur peut varier vers le haut ou vers le bas sans que l'effet de synchronisation soit perdu. Comme exemple, si on choisit un taux de division nominal de 4, I'oscillateur secondaire est synchronisé à chaque quin zieme periode. Lorsque le taux de division effectif du diviseur de fréquence monte à 5 pour une raison quel conque, l'oscillateur secondaire sera toujours synchronise à chaque douzième periode. Lorsque le taux de division du diviseur de fréquence tombe à 3, I'oscillateur secondaire est synchronise à chaque vingtieme periode.
Il est ainsi possible d'utiliser un diviseur de fre- quence d'une stabilité relativement basse et dont le taux de division peut varier par exemple entre 3 et 5. A ce diviseur de fréquence relativement instable, il faut associer un oscillateur secondaire d'une stabilié egalement relativement limitee, mais suffisante pour etre proprement synchronisé par des impulsions de synchronisation qui arrivent soit à chaque douzième, soit à chaque quinzieme, soit à chaque vingtième periode. Ni le diviseur de fréquence, ni l'oscillateur secondaire ne doivent etre d'une qualite extreme, ce qui permet d'utiliser des circuits simples, bon marche, de volume et de consommation réduits.
Dans un autre exemple, on peut choisir un rapport de fréquence de 12, qui est divisible par une série de nombres entiers consécutifs allant de 2 à 4. On choisira un taux de division nominal du diviseur de frequence egal à 3. Le taux effectif peut varier entre 2 et 4, et l'oscillateur secondaire doit avoir une stabilité suffisante pour être synchronisé proprement à chaque troisième.
quatrieme ou sixième periode.
Electronic timepiece circuit
The present invention relates to an electronic timepiece circuit, comprising a reference oscillator of frequency f, a frequency divider and a secondary frequency oscillatedr - synchronized by the n output signal of the frequency divider. Circuits of this kind are often used in electronic watches or clocks, where the relatively high frequency of the reference oscillator, for example of a quartz oscillator, must be divided with as stable a division rate as possible to cause the mechanism of the timepiece with a relatively low frequency and as stable as that of the reference oscillator (US patent N 3282042).
Frequency dividers are also known for electronic timepieces where the frequency is divided by several rates, the divided frequencies being applied to a coincidence circuit (US patent NO 2602140). These dividers require several individual dividing circuits. Another known frequency divider makes it possible to divide a frequency of an oscillator by an adjustable number (French patent NO 1468180). However, the present invention does not aim to obtain a division by an adjustable number, but to provide a particularly simple division circuit.
In such a circuit, it is advantageous to use simple, inexpensive and low-volume frequency dividers, but we do not know any frequency dividers which meet all these conditions at the same time and whose division rate is fairly stable to ensure a stability of the secondary oscillator equal to the stability of the reference oscillator. The present invention aims to provide a circuit of the above-mentioned type by means of which a constant considerable division rate can be achieved while ensuring high stability, this circuit being simple, inexpensive and of small volume.
The circuit according to the invention is characterized in that the nominal division rate t of the frequency divider is chosen such that the ratio of the frequencies n is divisible by a series of integers which follow each other directly, this series comprising t.
With the aid of two numerical examples, the operation and the advantages of the circuit according to the invention will now be explained in detail.
When the ratio n between the frequency of the reference oscillator and the frequency of the secondary oscillator is 60, we see that the figure 60 is divisible by the serine of the following figures: 2, 3, 4, 5 and 6.
To synchronize the secondary oscillator, we can therefore choose any number between 2 and 6 as the division rate of the frequency divider. When choosing a division rate of 2, the oscillation of the secondary oscillator will be synchronized every thirtieth period. When choosing a division rate of 6, the secondary oscillator will be synchronized every tenth period. For any other division rate of 3, 4 or 5, the output frequency of the frequency divider is always an integer multiple of the nominal frequency of the secondary oscillator, i.e. this secondary oscillator can be synchronized. properly by the nominal frequency of the reference oscillator.
Therefore, when choosing a nominal rate of division of the frequency divider that lies approximately in the middle of the series of successive integers, all of which are submultiples of n, the rate of division of the divisor may vary towards the up or down without losing the synchronization effect. As an example, if a nominal division rate of 4 is chosen, the secondary oscillator is synchronized every fifteenth period. When the effective division rate of the frequency divider rises to 5 for whatever reason, the secondary oscillator will still be synchronized every twelfth period. When the division rate of the frequency divider drops to 3, the secondary oscillator is synchronized every twentieth period.
It is thus possible to use a frequency divider with relatively low stability and whose division rate can vary, for example between 3 and 5. With this relatively unstable frequency divider, a secondary oscillator of a stability also relatively limited, but sufficient to be properly synchronized by synchronization pulses which arrive either at every twelfth, or every fifteenth, or every twentieth period. Neither the frequency divider nor the secondary oscillator should be of extreme quality, which allows the use of simple circuits, inexpensive, of reduced volume and consumption.
In another example, we can choose a frequency ratio of 12, which is divisible by a series of consecutive integers going from 2 to 4. We will choose a nominal division rate of the frequency divider equal to 3. The effective rate can vary between 2 and 4, and the secondary oscillator must have sufficient stability to be properly synchronized every third.
fourth or sixth period.