Garde-temps La présente invention a pour objet un garde-temps comprenant un oscillateur et un diviseur de fréquence à rapport de division ajustable.
Dans les garde-temps constitués d'une base de temps et d'un diviseur de fréquence, la fréquence requise pour les impulsions émises par le diviseur de fréquence est obtenue en prévoyant une fréquence bien déterminée pour la base de temps, généralement constituée par un générateur d'impulsions à quartz ou un diapason et un rapport de division bien déterminé pour le diviseur de fréquence.
Ceci nécessite un ajustement de la base de temps, lequel, dans le cas du quartz par exemple. s'effectue selon les étapes suivantes 1. Ajustement grossier, où l'écart de fréquence re latif
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passe de 10--2 à l0-4 environ.
2. Ajustement fin, où
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passe de<B>10-1</B> à 10-6.
3. Ajustement final et compensation du vieillisse ment où passe de quelques 10-6 à 10--1 (au maximum
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de 35.10-1, à 10-6).
Ces étapes présentent les inconvénients suivants - Opérations mécaniques sur le quartz coûteuses et délicates.
- Complexité de montage lors de ces opérations pour ne pas trop influencer
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- Nécessité d'un trimmer pour l'ajustement final et la compensation du vieillissement.
- Détérioration de la stabilité de la base de temps. Dans le cas d'une miniaturisation du garde-temps, l'ajustement du quartz est particulièrement compliqué. En effet, l'ajustement grossier se fait par usinage méca- nique de précision, puis il faut mesurer la fréquence d'oscillation après avoir monté le quartz, et il faut re commencer l'opération un certain nombre de fois. L'ajustement fin se fait sur le quartz encapsulé dont il faut mesurer la fréquence sous vide, puis réaliser une ouverture dans l'encapsulation, par laquelle on dépose un peu de matière sur le quartz afin de modifier sa fréquence.
On répète ces opérations jusqu'à ce qu'on obtienne la précision de 10-';. Enfin, lorsque le mon tage complet du calibre est réalisé, l'augmentation des capacités parasites nécessite une possibilité d'ajustement final à l'aide d'un trimmer, ce dernier permettant éga lement un réajustement lorsque le quartz a vieilli.
<B>Il</B> est évident que toutes ces opérations sont déli cates et coûteuses. De plus, elles détériorent la stabilité et augmentent le vieillissement. On a donc proposé d'uti liser directement la base de temps non ajustée ou ajus tée seulement partiellement, ou, dans le cas d'une base de temps parfaitement ajustée, de compenser une dé rive de la base de temps en corrigeant le rapport de division.
Le brevet allemand No<B>1299023</B> (Standard Elektrik Lorenz) décrit un diviseur électronique de fréquence comprenant des moyens pour régler le rapport de divi sion. Ces moyens sont cependant inapplicables pour un garde-temps, car ils ne permettent pas d'effectuer une division avec une précision suffisante. D'autre part, le diviseur d'un garde-temps doit être susceptible d'être reréglé périodiquement (phénomène de vieillissement de l'oscillateur).
Le but de l'invention est de proposer une solution satisfaisante pour régler un oscillateur en agissant sur le rapport de division.
Le garde-temps selon l'invention est caractérisé en ce que le diviseur présente des entrées électriques auxi liaires dont l'état logique détermine le rapport de divi sion, et en ce qu'il comporte une mémoire, reliée à ces entrées auxiliaires, pour retenir sous forme codée l'in formation déterminant le rapport de division en agis sant sur ces entrées auxiliaires.
Les moyens de réglage du rapport de division Peu vent être commandés par une grandeur provoquant une dérive de la fréquence de la base de temps, par exemple par la température de la base de temps, de façon à com penser la dérive en fréquence de la base de temps.
Le dessin représente un garde-temps connu et, < < titre d'exemple, une forme d'exécution et des variantes du garde-temps objet de l'invention La fia. 1 représente de façon schématique une hor loge comprenant une base de temps et un diviseur de fréquence constituant un garde-temps conventionnel ainsi qu'un moteur et une minuterie actionnés par le diviseur de fréquence.
La fig. 2 représente le schéma-bloc d'une forme d'exécution du garde-temps selon l'invention.
La fig. 3 est une vue de détail d'une variante d'un bloc mémoire 14 représenté à la fig. 2.
La fig. 4 représente, de façon schématique, une autre exécution du bloc mémoire 14 se présentant sous la forme d'un registre à décalage.
La fig. 5 est une vue schématique d'un autre mode d'exécution électromécanique du bloc mémoire 14 de la fig. 2.
La fig. 6 est une variante du bloc mémoire de la fig. 5.
La fig. 7 est une vue schématique d'une mémoire électronique volatile.
La fig. 8 est une vue schématique d'une autre forme d'exécution du bloc mémoire 14 de la fig. 2 se présen tant sous la forme d'un compteur.
Les fig. 9 et 10 représentent deux variantes d'une partie de mémoire présentant respectivement un élé ment MNOS et un élément FAMOS.
La fig. <B>Il</B> représente le détail d'un circuit logique représenté à la fig. 2 par le bloc 13.
La fi--. 12 est un diagramme illustrant le fonctionne ment du circuit logique selon la fig. 11.
La fig. 13 représente le détail du circuit logique représenté à la fia. 2 par le bloc 15.
La fig. 14 est un diagramme illustrant le fonctionne ment du circuit logique selon la fig. 13.
La fig. 15 représente le bloc 9 de la fig. 2, sous sa forme conventionnelle utilisée en logique.
La fig. 16 est un diagramme illustrant le fonctionne ment de la porte selon la fig. 15.
La fig. 17 représente le détail du circuit logique représenté par le bloc 7 de la fig. 2.
La fig. 18 est un diagramme illustrant le fonction nement du circuit logique selon la fig. 17.
La fig. 1 illustre une horloge de type connu com prenant un générateur d'impulsions piloté à quartz 1, une série de diviseurs binaires 2 (flip-flop), et un mo teur 3 entraînant une minuterie 4. La chaîne de divi sion constituée par les diviseurs 2 présente un rapport de division déterminé, et pour assurer à l'horloge sa précision, il est nécessaire d'ajuster la fréquence du quartz. Dans une telle horloge, la fréquence du quartz pourra être de 21s = 8192 Hz et la chaîne de division pourra comprendre quatorze diviseurs binaires de sorte que la fréquence de sortie de la chaîne sera de 0,5 Hz et pourra entraîner un moteur pas à pas.
La fig. 2 représente, sous forme d'un schéma-bloc, une forme d'exécution du garde-temps selon l'inven tion. La chaîne de division comprend quatorze diviseurs binaires, et le quartz, dont la fréquence nominale de vrait être de<B>8192</B> Hz est supposé ajusté à une préci sion de -#- 10-1, la précision du garde-temps pouvant être ajustée à 3,8.10-6 en agissant sur le rapport de division de la chaîne.
L'horloge représentée à la fig. 2 comprend le géné rateur d'impulsions piloté à quartz 5 mentionné plus haut, un premier diviseur binaire 6, un circuit logique séquentiel 7 dont une entrée A est alimentée par les impulsions de sortie du diviseur 6 et dont la sortie B alimente une chaîne de treize autres diviseurs binaires 8. Le circuit logique 7 comprend encore une entrée C alimentée par un dispositif de compensation thermique ou également par le système de remise à l'heure (non représentés) et une entrée D alimentée par la sortie d'un bloc 9.
Le circuit logique 7 a pour effet de blo quer le passage des impulsions de sortie du diviseur 6 vers l'entrée du premier diviseur 8 tant que l'entrée C prend la valeur logique 1 et de bloquer le passage d'une seule impulsion de sortie du diviseur 6 vers l'en trée du premier diviseur 8 chaque fois que l'entrée D prend la valeur logique 1 , ceci quelle que soit la durée pendant laquelle cette entrée D demeure à la valeur logique 1 . Le circuit séquentiel 7 et son fonc tionnement seront décrits plus en détail en regard des fig. 17 et 18. Le bloc fonctionnel 9 présente deux en trées E et F et une sortie reliée à l'entrée D du bloc 7.
Ce bloc 9 est constitué par une porte logique ET réali sant l'opération logique D -_= EF et il sera décrit en regard des fig. 15 et 16. La sortie du dernier diviseur 8 de la chaîne alimente l'entrée d'un moteur pas à pas 10 commandant une minuterie 11, le premier diviseur binaire d'une chaîne de cinq diviseurs 13 ainsi que l'entrée E du bloc 9.
Les cinq sorties G, H, 1, J, K des diviseurs 12 ali mentent des entrées correspondantes d'un bloc 13 com prenant cinq autres entrées L, M, N, O, P et deux sor ties Q, R. Ce bloc est constitué par un circuit logique combinatoire réalisant les fonctions logiques Q=GL-#-HM+1N f JO+KP R =K Ce circuit logique 13 et son fonctionnement seront décrits plus en détail en regard des fig. 11 et 12.
Les entrées L, M, N, O, P du bloc 13 sont alimen tées par des sorties 'correspondantes d'un bloc de mémo risation ou mémoire 14 de la consigne d'ajustage du rap port de division de la chaîne 8. Cette mémoire 14 peut être soit électromécanique comme représenté dans les fig. 3, 5 et 6, soit être constituée par des éléments élec troniques comme représenté dans les fia. 4. 7, 8, 9 et l0.
Les deux sorties Q et R du bloc 13 alimentent deux entrées correspondantes d'un bloc 15 dont la sortie ali mente l'entrée F du bloc 9. Ce bloc 15 a pour but la suppression des états logiques 1 inutiles de la varia ble Q. Il est constitué par un circuit logique séquentiel qui sera décrit, ainsi que son fonctionnement, aux fig. 13 et 14.
La fig. 3 est une vue partielle d'une première va riante du bloc de mémoire 14.
Cette variante comprend un circuit imprimé 16 por tant cinq conducteurs 17 correspondant aux cinq sor ties L, M, N, O, P du bloc de mémoire. Le circuit im primé 16 porte deux étriers 18 et<B>19</B> fixés chacun au circuit imprimé 16, par deux vis 20, dont l'extrémité opposée à la tête représentée s'engage dans un écrou (non représenté) appuyant contre le circuit imprimé 16. L'étrier 18 est relié à une source de potentiel (non représentée) correspondant à la valeur logique 0 tandis que l'autre étrier 19 est relié à une source de potentiel (non représentée) correspondant à la valeur logique 1 .
Chacun des conducteurs L à P peut recevoir à vo lonté la valeur logique 0 ou 1 en le reliant à l'étrier 18 ou à l'étrier 20 par une vis de contact 21. Ainsi, à la fig. 3, le nombre binaire représenté par les sorties L, M, N, O, P est 01010, et on peut avoir <B>2\-32</B> combinaisons différentes.
La fig. 4 représente un autre mode d'exécution du bloc mémoire 14, lequel est constitué par un registre à décalage comprenant cinq flip-flops 22 de type D dont les entrées sont représentées en U, les sorties en V et les commandes en W.
Pour introduire un nombre de consigne I_ M N O P, on applique successivement les valeurs logiques de P, O, N, M, L, dans l'ordre indiqué, à la borne S, en appli quant chaque fois une impulsion de commande à la borne T. Ceci aura pour effet d'amener les bornes L, M, N, O, P aux valeurs logiques requises.
La mémoire électromécanique de la fig. 5 comprend cinq interrupteurs W permettant d'appliquer des va leurs logiques aux entrées auxiliaires du bloc 13 (fig. 2). Ces interrupteurs sont branchés, d'une part, à une ligne mise à un potentiel 0 et, d'autre part, à une ligne mise à un potentiel 1 . La position de chaque inter rupteur peut donc être choisie pour avoir des sorties L, M, N, O, P qui sont soit <B>0 ,</B> soit 1 .
Ce genre de mémoire présente toutefois l'inconvénient de ne pas être intégrable et de nécessiter un grand nombre d'en trées dans le circuit intégré de division.<B>Il</B> est cepen dant possible comme proposé dans la variante de la fig. 6 de prévoir des interrupteurs internes au circuit intégré sous forme de métallisations fusibles U, V, mais toute modification ultérieure de la valeur mémorisée dans la mémoire de la fig. 6 est exclue et le nombre d'entrées dans le circuit intégré n'est pas diminué. Pour choisir les sorties L, M, N, O, P de la mémoire de la fig. 6, il suffit de claquer l'un des fusibles U ou V pour chaque sortie L, M, N, O, P.
Pour claquer, par exem ple, le fusible V de la sortie L, il suffit de faire circuler un fort courant entre la borne d'entrée B et la ligne <B> 0 </B> et le fusible claquera. La sortie L sera alors tou jours à un potentiel 1 .
Une mémoire électronique volatile est représentée en fig. 7. Ce type de mémoire, dont chaque sortie est réalisée par exemple à l'aide de deux inverseurs bou clés U, V et d'une entrée B permettant de forcer l'état 0 ou 1 appliqué en B, présente l'avantage d'être tout à fait compatible avec la technologie utilisée pour le diviseur ajustable, et l'ensemble peut être intégré. Des précautions doivent être prises pour éviter la perte de l'information lors du changement de pile. On peut par exemple utiliser une pile séparée de longue durée de vie pour alimenter les mémoires. On peut également prévoir une capacité tampon chargée par la pile et dé connectée de la pile lorsque la tension de celle-ci com mence à baisser.
Pour diminuer le nombre des entrées d'inscription, il est possible de réaliser une mémoire à inscription série ou séquentielle à l'aide d'un compteur. Le nombre des entrées est alors réduit à deux (S, T, fig. 8) quelle que soit la complexité de la mémoire. Le compteur de la fig. 8 est remis à zéro à l'aide de la borne T, puis on applique à la borne S un nombre d'impulsions correspondant dans le code binaire à la valeur choisie des sorties L M N O P. On peut ainsi choisir les sorties L, M, N, O, P qui agissent sur le bloc 13 de la même manière que pour le registre à dé calage de la fig. 4.
Les variantes des fig. 9 et 10 représentent chacune une seule cellule de deux variantes d'une mémoire élec tronique permanente altérable électriquement. Ce type de mémoire résout le problème de la perte de l'infor mation lors d'un changement de pile. La fig. 9 repré sente un élément MNOS (Métal Nitrite Oxyde Semi- conductor) qui comporte un transistor MOS dont le seuil est altérable. L'application d'une grande tension sur l'entrée d'inscription B permet de changer la valeur du seuil du MNOS. La sortie L vaudra 1 si le seuil est bas et 0 si le seuil est haut.
La fig. 10 représente un élément FAMOS (Floating Avalanche Métal Oxyde Semiconductor) comportant un transistor MOS dont la grille est complètement isolée. Cette grille peut être char gée par l'application d'une grande tension sur son drain à la borne d'entrée d'inscription B. Le FAMOS sera alors conducteur et la sortie L vaudra 1 . Pour remettre L à 0 , il faut décharger la grille du FAMOS, ce qui peut se faire par un rayonnement ultraviolet ou X.
Ces mémoires permanentes altérables électrique ment nécessitent pour certaines d'entre elles de grands courants de lecture. Il est alors possible de prévoir une mémoire volatile tampon à faible consommation et ali mentation permanente, régénérée à de grands intervalles de temps par la mémoire permanente qui est alimentée seulement lors de la régénération des mémoires vola tiles.
La fig. 11 est le schéma de détail du circuit logique, représenté par le bloc 13 à la fig. 2. Il comprend cinq portes ET 23, à deux entrées reliées respectivement à l'une des sorties G, H, I, J, K des diviseurs 12 et à l'une des sorties L, M, N, O, P de la mémoire 14. Les cinq sorties des portes ET 23 sont appliquées à cinq entrées correspondantes d'une porte OU 24. Le fonctionnement de ce circuit est représenté à la fig. 12. Les diagrammes G à K représentent les impulsions de sortie des divi seurs successifs 12, la fréquence des impulsions étant chaque fois la moitié de la fréquence des impulsions du diviseur précédent.
Si la fréquence du quartz avait la valeur nominale indiquée plus haut 213 = 8192, la fré quence du signal G serait 213 : 215 = 2-2 = 0,25, dont la demi-période de 2 secondes est représentée à la courbe G.
On voit que la sortie Q étant représentée par la fonction Q = GL + HM + IN -I- JO + KP et étant donné le nombre binaire n=LMNOP la durée de la première impulsion du signal Q sera égale à n fois la durée d'une impulsion du signal G, soit à 2 n s. Dans l'exemple choisi pour le bloc 14 représenté à la fig. 3 on a n=LMNOP=01010=21+23=10. La durée de la première impulsion du signal Q est donc égale à 10 fois la durée d'une impulsion G.
Comme on le voit sur la fig. 12, l'impulsion de durée 2 n s est ensuite répétée toutes les 64 s.
La fig. 13 est un circuit logique séquentiel repré senté par le bloc 15 à la fig. 2, ayant pour but la sup- pression des états logiques 1 inutiles du signal Q. Le signal Q est appliqué à l'une des entrées d'une porte ET 25 dont l'autre entrée est alimentée par la sortie d'une porte OU 26. L'une des entrées de la porte OU 26 est alimentée par la sortie F de la porte ET 25 et l'autre par la sortie d'une porte ET 27. L'une des en trées de la porte ET 27 est alimentée par la sortie d'un inverseur 28 dont l'entrée est alimentée par la sortie d'une porte ET 29 alimentant également l'une des entrées d'une porte OU 30 dont l'autre entrée est alimentée par la sortie F.
L'autre entrée de la porte ET 27 de même que l'une des entrées de la porte ET 29 sont alimentées par la sortie R, l'autre entrée de la porte ET 29 étant alimentée par la sortie de la porte OU 30.
Le rôle de ce circuit logique apparaît clairement à la fig. 14 où l'on voit que le signal de sortie F se déduit du signal d'entrée Q par suppression des impulsions autres que l'impulsion de durée proportionnelle à n = L M N O P dont il a été question plus haut.
La fig. 15 représente sous la forme conventionnelle utilisée en logique le bloc 9 de la fig. 2. Il est constitué par une simple porte ET 48 dont les entrées sont ali mentées respectivement par le signal E et le signal F. Le signal E étant constitué par des impulsions dont la pé riode est de 2 s et le signal F étant constitué par des impulsions de valeur logique 1 et de durée 2 n s, qui se répètent toutes les soixante-quatre secondes, le signal de sortie D de la porte sera constitué par des trains de n impulsions émis toutes les soixante-quatre secondes. Ce fonctionnement ressort clairement de la fig. 16.
La fig. 17 représente un circuit logique séquentiel constituant le bloc 7 de la fig. 2. Ce circuit a pour but soit d'empêcher la transmission des impulsions du 2 au 3e étage de division 22 tant que le signal d'entrée C prend la valeur logique 1 , soit d'empêcher la trans mission d'une seule impulsion, lorsque le signal D prend la valeur logique 1 , ceci indépendamment de la du rée pendant laquelle le signal D conserve cette valeur. Ce fonctionnement ressort clairement de la fig. 18.
A cet effet, le circuit logique séquentiel représenté à la fig. 17 comprend une porte ET 31 dont une entrée reçoit le signal A par l'intermédiaire d'un inverseur 49 et dont la sortie est appliquée à l'entrée d'une porte OU 32. La sortie de cette dernière est appliquée, d'une part, à l'autre entrée de la porte 31 et, d'autre part, à l'une des entrées d'une porte OU 33 dont la sortie fournit le signal B. Le signal d'entrée D est appliqué à l'une des entrées d'une porte ET 34 et à l'une des entrées d'une autre porte ET 35. Le signal A alimente de plus une des entrées de la porte ET 35 et de la porte OU 33.
Le circuit comprend encore une porte OU 36 dont les deux entrées sont alimentées respectivement par les sorties des portes ET 31 et 34, la sortie de la porte 36 alimen tant, d'une part, la seconde entrée de la porte ET 34 et, d'autre part, l'une des entrées de la porte ET 35, par l'intermédiaire d'un inverseur 37. Enfin, le signal d'en trée C est appliqué à l'une des entrées de la porte OU 33. Le signal C peut provenir d'un circuit de compen sation thermique ou également du dispositif de remise à l'heure.
Le moteur pas à pas fonctionnant à 0,5 Hz, il n'est pas possible de le bloquer pour une seconde seulement. Si la remise à l'heure de l'aiguille des se condes se faisait mécaniquement sur le moteur, elle ne serait précise qu'à 1 seconde près. La remise à l'heure par blocage de la division remédie à cet incon vénient.
Il va de soi que les blocs décrits ci-dessus peuvent être groupés afin de former des blocs plus évolués, ce qui peut dans certains cas simplifier l'ensemble.
Le fonctionnement du garde-temps est le suivant Chaque blocage doit abaisser l'écart de fréquence du garde-temps de 3,8.10-6 puisque c'est la précision que l'on veut atteindre comme indiqué plus haut. Au cours d'une période T il peut être nécessaire d'avoir au maxi mum 10-4: 3,8.10-6 = 26 blocages pour compenser l'écart maximum de fréquence quia été fixé à 10-4. Le bloc 14 doit donc pouvoir mémoriser un nombre n com pris entre 0 et 26. Dans le code binaire pur, il faut donc cinq variables binaires comme prévu par les dispositifs aux fig. 3 à 10.
Pour que chaque blocage abaisse l'écart de fré quence de 3,8.10-6, on bloque la transmission des im pulsions pendant deux périodes d'oscillation du quartz, et ceci toutes les
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On pourrait également bloquer la transmission des impulsions pendant une seule période d'oscillation du quartz. Le blocage devrait alors s'effectuer toutes les trente-deux secondes, mais la consommation du bloc 7, qui croît avec la fréquence de travail, serait augmentée. Dans ce cas, le bloc 7 serait branché directement après la sortie du générateur 5 et non après le premier divi seur 6.
En variante, le signal D pourrait servir à diminuer le rapport de division si la fréquence initiale du quartz était inférieure à 21\3 = 8192 Hz.
The present invention relates to a timepiece comprising an oscillator and a frequency divider with adjustable division ratio.
In timepieces consisting of a time base and a frequency divider, the frequency required for the pulses emitted by the frequency divider is obtained by providing a well-determined frequency for the time base, generally constituted by a quartz pulse generator or tuning fork and a well-defined division ratio for the frequency divider.
This requires an adjustment of the time base, which, in the case of quartz for example. is carried out in the following steps 1. Coarse adjustment, where the relative frequency deviation
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from 10--2 to about 10-4.
2. Fine adjustment, where
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changed from <B> 10-1 </B> to 10-6.
3. Final adjustment and compensation for aging where it goes from a few 10-6 to 10--1 (at most
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from 35.10-1, to 10-6).
These steps have the following drawbacks - Costly and delicate mechanical operations on quartz.
- Complexity of assembly during these operations so as not to influence too much
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- Need for a trimmer for final adjustment and aging compensation.
- Deterioration of the stability of the time base. In the case of a miniaturization of the timepiece, the adjustment of the quartz is particularly complicated. In fact, the coarse adjustment is done by mechanical precision machining, then the oscillation frequency must be measured after having mounted the quartz, and the operation must be started a number of times. The fine adjustment is made on the encapsulated quartz, the frequency of which must be measured under vacuum, then an opening in the encapsulation is made, through which a little material is deposited on the quartz in order to modify its frequency.
These operations are repeated until the precision of 10- '; is obtained. Finally, when the caliber has been completely assembled, the increase in parasitic capacitances requires a possibility of final adjustment using a trimmer, the latter also allowing readjustment when the quartz has aged.
<B> It </B> is obvious that all these operations are delicate and expensive. In addition, they deteriorate stability and increase aging. It has therefore been proposed to use the unadjusted or only partially adjusted time base directly, or, in the case of a perfectly adjusted time base, to compensate for a deviation in the time base by correcting the time base. division.
German Patent No. <B> 1299023 </B> (Standard Elektrik Lorenz) discloses an electronic frequency divider comprising means for adjusting the dividing ratio. These means are, however, inapplicable for a timepiece, since they do not allow a division to be carried out with sufficient precision. On the other hand, the divider of a timepiece must be capable of being readjusted periodically (phenomenon of aging of the oscillator).
The aim of the invention is to provide a satisfactory solution for adjusting an oscillator by acting on the division ratio.
The timepiece according to the invention is characterized in that the divider has auxiliary electrical inputs whose logic state determines the division ratio, and in that it includes a memory, connected to these auxiliary inputs, for retain in coded form the information determining the division ratio by acting on these auxiliary inputs.
The means for adjusting the division ratio Can be controlled by a quantity causing a drift in the frequency of the time base, for example by the temperature of the time base, so as to compensate for the drift in frequency of the base of time.
The drawing shows a known timepiece and, by way of example, an embodiment and variants of the timepiece which is the subject of the invention. 1 schematically represents a clock comprising a time base and a frequency divider constituting a conventional timepiece as well as a motor and a timer actuated by the frequency divider.
Fig. 2 represents the block diagram of an embodiment of the timepiece according to the invention.
Fig. 3 is a detail view of a variant of a memory block 14 shown in FIG. 2.
Fig. 4 schematically shows another execution of memory block 14 in the form of a shift register.
Fig. 5 is a schematic view of another electromechanical embodiment of the memory block 14 of FIG. 2.
Fig. 6 is a variant of the memory block of FIG. 5.
Fig. 7 is a schematic view of a volatile electronic memory.
Fig. 8 is a schematic view of another embodiment of the memory block 14 of FIG. 2 is in the form of a counter.
Figs. 9 and 10 show two variants of a memory part having respectively an MNOS element and a FAMOS element.
Fig. <B> It </B> represents the detail of a logic circuit represented in fig. 2 by block 13.
The fi--. 12 is a diagram illustrating the operation of the logic circuit according to FIG. 11.
Fig. 13 shows the detail of the logic circuit shown in fia. 2 by block 15.
Fig. 14 is a diagram illustrating the operation of the logic circuit according to FIG. 13.
Fig. 15 represents the block 9 of FIG. 2, in its conventional form used in logic.
Fig. 16 is a diagram illustrating the operation of the door according to FIG. 15.
Fig. 17 shows the detail of the logic circuit represented by block 7 of FIG. 2.
Fig. 18 is a diagram illustrating the operation of the logic circuit according to FIG. 17.
Fig. 1 illustrates a clock of known type comprising a quartz-driven pulse generator 1, a series of binary dividers 2 (flip-flop), and a motor 3 driving a timer 4. The division chain formed by the dividers 2 has a determined division ratio, and to ensure the accuracy of the clock, it is necessary to adjust the frequency of the quartz. In such a clock, the frequency of the quartz could be 21s = 8192 Hz and the division chain could include fourteen binary dividers so that the output frequency of the chain would be 0.5 Hz and could drive a stepper motor. .
Fig. 2 shows, in the form of a block diagram, an embodiment of the timepiece according to the invention. The dividing chain consists of fourteen binary dividers, and the quartz, whose nominal frequency should be <B> 8192 </B> Hz is assumed to be adjusted to a precision of - # - 10-1, the precision of the guard- time can be adjusted to 3.8.10-6 by acting on the chain division ratio.
The clock shown in fig. 2 comprises the quartz-driven pulse generator 5 mentioned above, a first binary divider 6, a sequential logic circuit 7, an input A of which is supplied by the output pulses of the divider 6 and of which the output B supplies a chain of thirteen other binary dividers 8. The logic circuit 7 further comprises an input C supplied by a thermal compensation device or also by the reset system (not shown) and an input D supplied by the output of a block 9 .
Logic circuit 7 has the effect of blocking the passage of the output pulses from divider 6 to the input of the first divider 8 as long as the input C takes the logic value 1 and of blocking the passage of a single output pulse from the divider 6 to the input of the first divider 8 each time the input D takes the logic value 1, this regardless of the time during which this input D remains at the logic value 1. The sequential circuit 7 and its operation will be described in more detail with reference to FIGS. 17 and 18. Functional block 9 has two inputs E and F and one output connected to input D of block 7.
This block 9 is constituted by a logic AND gate carrying out the logic operation D -_ = EF and it will be described with reference to FIGS. 15 and 16. The output of the last divider 8 of the chain feeds the input of a stepping motor 10 controlling a timer 11, the first binary divider of a chain of five dividers 13 as well as the input E of the block 9.
The five outputs G, H, 1, J, K of the dividers 12 feed corresponding inputs of a block 13 comprising five other inputs L, M, N, O, P and two outputs Q, R. This block is constituted by a combinational logic circuit carrying out the logic functions Q = GL - # - HM + 1N f JO + KP R = K This logic circuit 13 and its operation will be described in more detail with regard to FIGS. 11 and 12.
The inputs L, M, N, O, P of block 13 are supplied by corresponding outputs of a memorization block or memory 14 of the adjustment instruction of the division ratio of the chain 8. This memory 14 can be either electromechanical as shown in FIGS. 3, 5 and 6, or be constituted by electronic elements as shown in fia. 4. 7, 8, 9 and 10.
The two outputs Q and R of block 13 supply two corresponding inputs of a block 15, the output of which supplies the input F of block 9. The purpose of this block 15 is to suppress unnecessary logic states 1 of the variable Q. It consists of a sequential logic circuit which will be described, as well as its operation, in FIGS. 13 and 14.
Fig. 3 is a partial view of a first variant of the memory block 14.
This variant comprises a printed circuit 16 carrying five conductors 17 corresponding to the five outputs L, M, N, O, P of the memory block. The printed circuit 16 carries two brackets 18 and <B> 19 </B> each fixed to the printed circuit 16 by two screws 20, the end of which opposite the head shown engages in a nut (not shown) pressing. against the printed circuit 16. The clamp 18 is connected to a potential source (not shown) corresponding to the logic value 0 while the other clamp 19 is connected to a potential source (not shown) corresponding to the logic value 1.
Each of the conductors L to P can receive the logic value 0 or 1 at will by connecting it to the bracket 18 or to the bracket 20 by a contact screw 21. Thus, in FIG. 3, the binary number represented by the outputs L, M, N, O, P is 01010, and we can have <B> 2 \ -32 </B> different combinations.
Fig. 4 shows another embodiment of the memory block 14, which is constituted by a shift register comprising five D-type flip-flops 22, the inputs of which are represented in U, the outputs in V and the commands in W.
To introduce a setpoint number I_ MNOP, the logic values of P, O, N, M, L are applied successively, in the order indicated, to terminal S, each time applying a control pulse to terminal T This will have the effect of bringing the terminals L, M, N, O, P to the required logic values.
The electromechanical memory of FIG. 5 includes five switches W making it possible to apply logic values to the auxiliary inputs of block 13 (fig. 2). These switches are connected, on the one hand, to a line set to a potential 0 and, on the other hand, to a line set to a potential 1. The position of each switch can therefore be chosen to have outputs L, M, N, O, P which are either <B> 0, </B> or 1.
However, this type of memory has the drawback of not being integrable and of requiring a large number of inputs in the integrated division circuit. <B> It </B> is however possible as proposed in the variant of the fig. 6 to provide internal switches to the integrated circuit in the form of fusible metallizations U, V, but any subsequent modification of the value stored in the memory of FIG. 6 is excluded and the number of inputs in the integrated circuit is not reduced. To choose the outputs L, M, N, O, P of the memory in fig. 6, just blow one of the U or V fuses for each output L, M, N, O, P.
To blow, for example, the fuse V of the output L, it suffices to make a strong current flow between the input terminal B and the line <B> 0 </B> and the fuse will blow. The output L will then always be at a potential 1.
A volatile electronic memory is shown in fig. 7. This type of memory, each output of which is produced for example using two key inverters U, V and an input B making it possible to force state 0 or 1 applied to B, has the advantage of 'be fully compatible with the technology used for the adjustable divider, and the whole can be integrated. Precautions must be taken to avoid the loss of information when changing the battery. For example, a separate long-life battery can be used to power the memories. It is also possible to provide a buffer capacitor charged by the battery and disconnected from the battery when the voltage of the latter begins to drop.
To reduce the number of write entries, it is possible to create a serial or sequential write memory using a counter. The number of inputs is then reduced to two (S, T, fig. 8) whatever the complexity of the memory. The counter of FIG. 8 is reset to zero using terminal T, then a number of pulses corresponding in the binary code to the chosen value of the LMNO P outputs is applied to terminal S. The outputs L, M can thus be chosen, N, O, P which act on block 13 in the same way as for the shift register of fig. 4.
The variants of fig. 9 and 10 each represent a single cell of two variants of a permanent electronic memory which can be changed electrically. This type of memory solves the problem of information loss when changing the battery. Fig. 9 represents an MNOS (Metal Nitrite Oxide Semiconductor) element which comprises a MOS transistor whose threshold is alterable. Applying a large voltage to the registration input B allows the MNOS threshold value to be changed. The L output will be 1 if the threshold is low and 0 if the threshold is high.
Fig. 10 represents a FAMOS element (Floating Avalanche Metal Oxide Semiconductor) comprising a MOS transistor whose gate is completely isolated. This gate can be charged by applying a large voltage on its drain to the registration input terminal B. The FAMOS will then be conductive and the output L will be equal to 1. To reset L to 0, the FAMOS grid must be unloaded, which can be done by ultraviolet or X radiation.
Some of these electrically alterable permanent memories require large reading currents. It is then possible to provide a volatile buffer memory with low consumption and permanent power supply, regenerated at large time intervals by the permanent memory which is powered only during the regeneration of the volatile memories.
Fig. 11 is the detailed diagram of the logic circuit, represented by block 13 in FIG. 2. It comprises five AND gates 23, with two inputs connected respectively to one of the outputs G, H, I, J, K of the dividers 12 and to one of the outputs L, M, N, O, P of the memory 14. The five outputs of AND gates 23 are applied to five corresponding inputs of an OR gate 24. The operation of this circuit is shown in FIG. 12. The diagrams G to K represent the output pulses of the successive divisors 12, the frequency of the pulses being each time half the frequency of the pulses of the preceding divider.
If the frequency of the quartz had the nominal value indicated above 213 = 8192, the frequency of the signal G would be 213: 215 = 2-2 = 0.25, of which the half-period of 2 seconds is represented in curve G.
We see that the output Q being represented by the function Q = GL + HM + IN -I- JO + KP and given the binary number n = LMNOP the duration of the first pulse of the signal Q will be equal to n times the duration d 'a pulse of signal G, ie at 2 n s. In the example chosen for block 14 shown in FIG. 3 we have n = LMNOP = 01010 = 21 + 23 = 10. The duration of the first pulse of signal Q is therefore equal to 10 times the duration of a G pulse.
As seen in fig. 12, the pulse of duration 2 n s is then repeated every 64 s.
Fig. 13 is a sequential logic circuit represented by block 15 in FIG. 2, with the aim of suppressing the unnecessary logic 1 states of the signal Q. The signal Q is applied to one of the inputs of an AND gate 25 whose other input is supplied by the output of an OR gate 26. One of the inputs of the OR gate 26 is powered by the output F of the AND gate 25 and the other by the output of an AND gate 27. One of the inputs of the AND gate 27 is powered. by the output of an inverter 28 whose input is supplied by the output of an AND gate 29 also supplying one of the inputs of an OR gate 30 whose other input is supplied by the output F.
The other input of AND gate 27 as well as one of the inputs of AND gate 29 are fed by the output R, the other input of AND gate 29 being fed by the output of OR gate 30.
The role of this logic circuit appears clearly in fig. 14 where it can be seen that the output signal F is deduced from the input signal Q by suppressing the pulses other than the pulse of duration proportional to n = L M N O P which was discussed above.
Fig. 15 represents in the conventional form used in logic the block 9 of FIG. 2. It consists of a simple AND gate 48 whose inputs are supplied respectively by signal E and signal F. Signal E being constituted by pulses whose period is 2 s and signal F being constituted by pulses of logic value 1 and duration 2 ns, which are repeated every sixty-four seconds, the output signal D of the gate will be formed by trains of n pulses emitted every sixty-four seconds. This operation emerges clearly from FIG. 16.
Fig. 17 represents a sequential logic circuit constituting the block 7 of FIG. 2. The purpose of this circuit is either to prevent the transmission of pulses from the 2 to the 3rd division stage 22 as long as the input signal C takes the logic value 1, or to prevent the transmission of a single pulse, when the signal D takes the logic value 1, this independently of the time during which the signal D keeps this value. This operation emerges clearly from FIG. 18.
For this purpose, the sequential logic circuit shown in FIG. 17 comprises an AND gate 31, one input of which receives the signal A via an inverter 49 and the output of which is applied to the input of an OR gate 32. The output of the latter is applied, of a on the one hand, at the other input of the gate 31 and, on the other hand, at one of the inputs of an OR gate 33 whose output supplies the signal B. The input signal D is applied to one inputs of an AND gate 34 and to one of the inputs of another AND gate 35. Signal A further supplies one of the inputs of AND gate 35 and OR gate 33.
The circuit further comprises an OR gate 36, the two inputs of which are supplied respectively by the outputs of the AND gates 31 and 34, the output of the gate 36 supplying, on the one hand, the second input of the AND gate 34 and, d 'on the other hand, one of the inputs of the AND gate 35, via an inverter 37. Finally, the input signal C is applied to one of the inputs of the OR gate 33. The signal C can come from a thermal compensation circuit or also from the reset device.
Since the stepper motor operates at 0.5 Hz, it cannot be blocked for just one second. If the second hand was mechanically reset on the engine, it would only be accurate to within 1 second. Resetting the time by blocking the division remedies this drawback.
It goes without saying that the blocks described above can be grouped in order to form more advanced blocks, which can in certain cases simplify the whole.
The operation of the timepiece is as follows. Each blocking must lower the frequency difference of the timepiece by 3.8.10-6 since it is the precision that we want to achieve as indicated above. During a period T it may be necessary to have a maximum of 10-4: 3.8.10-6 = 26 lockouts to compensate for the maximum frequency deviation which has been set at 10-4. The block 14 must therefore be able to store a number n between 0 and 26. In the pure binary code, five binary variables are therefore required as provided by the devices in FIGS. 3 to 10.
So that each blocking lowers the frequency difference of 3.8.10-6, the transmission of the pulses is blocked during two periods of oscillation of the quartz, and this every
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One could also block the transmission of the pulses during a single period of oscillation of the quartz. The blocking should then take place every thirty-two seconds, but the consumption of block 7, which increases with the working frequency, would be increased. In this case, block 7 would be connected directly after the output of generator 5 and not after the first divider 6.
Alternatively, signal D could be used to decrease the division ratio if the initial quartz frequency was less than 21 \ 3 = 8192 Hz.