CA1147473A - Dispositif de regeneration adapte a un signal obtenu avec un procede de transmission serie d'informations binaires - Google Patents
Dispositif de regeneration adapte a un signal obtenu avec un procede de transmission serie d'informations binairesInfo
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- CA1147473A CA1147473A CA000410543A CA410543A CA1147473A CA 1147473 A CA1147473 A CA 1147473A CA 000410543 A CA000410543 A CA 000410543A CA 410543 A CA410543 A CA 410543A CA 1147473 A CA1147473 A CA 1147473A
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Abstract
La présente invention concerne un dispositif de régénération adapté à un signal obtenu avec un procédé de transmission série d'informations binaires dans lequel chaque information binaire est transmise sous forme d'un signal élémentaire occupant un intervalle de temps dit moment binaire. Ce dispositif de régénération comporte en outre un circuit de récupération d'horloge délivrant sur une sortie un signal d'horloge récupéré définissant les moments binaires associés aux informations contenues dans un signal à régénérer et un circuit à retard connecté à une sortie du circuit de récupération d'horloge et fournissant une version du signal d'horloge récupéré et retardé d'une durée inférieure à un demi-moment binaire à un multiple près de moment binaire. Un premier circuit d'échantillonnage reçoit sur une entrée d'échantillonnage le signal à régénérer, et est connecté par des entrées de commande d'échantillonnage aux sorties respectives du circuit de récupération d'horloge et du circuit à retard, assurant ainsi l'échantillonnage sur un court instant dans la première moitié de chaque moment binaire après une transition de la version retardée du signal d'horloge récupéré. Un deuxième circuit d'échantillonnage est également prévu pour recevoir sur une entrée d'échantillonnage une version complémentée du signal à régénérer, et est relié par des entrées de commande d'échantillonnage aux sorties respectives du circuit de récupération d'horloge et du circuit à retard, assurant l'échantillonnage sur un court instant dans la première et la deuxième moitiés de chaque moment binaire après les transitions de la version retardée du signal d'horloge récupéré. Le signal régénéré est délivré par une bascule bistable ayant une entrée de mise à un connectée à la sortie du premier circuit d'échantillonnage et une entrée de mise à zéro connectée à la sortie du deuxième circuit d'échantillonnage.
Description
7~
Procedé de transmission série d'informations binaires et dl~ositif~
pour sa mise en oeuvre La pré3ente invention concerne la transmis3ion notamment 3ur ~ibre~ optiques.
Dans un réseau de transmission numérique l'élément de signal de base est constit~é par le multiplex du premler ordre au débit de 2,048 M bit /3 corre3pondant à une capaci-té de 30 voies téléphoniques.
A la ~onctlon entre équipements ce signal est transmis par câbles électriques au moyen d'un code bipolaire haute den3ité désigné par HDB3 et normali3a par le CCITT.
Le code HDB3 est un cas particulier du code HD~n qui est un code bipolaiie à trois niveaux (-, 0, +) dans lequel :
- le3 1 binaires sont représenté3 par des impul~ions rectangulaire~
de rapport cyclique 1/2 alternativement positives et négatives, - le9 0 binaires sont représentés par des intervalle3 de temps vides sau~ lorsqu'ils se succèdent en nombre supérieur à n auquel cas toute ~équence de n ~ 1 zeros ~uccessifs est remplacée par une ~équence de rempli3sage à n ~ 1 élément3 dont tou~ le~ éléments sont des zéros à l'exception du premier et du dernier, le dernier élément etant un viol de blpolarlté c'est-à-dire une impulsion de rapport cyclique 1/2 de même polarlta que la dernière qui lla précédé, le premier élément étant 30it un 0 soit un un bipolaire normalt le choix s'effectuant de manière que la polarité d'un viol soit différente de celle du dernier viol antérieur.
Un signal numérique codé en HDB~ présente de3 redondances :
au plu3 n ~ 1 intervalle3 de temp~ vicles et des viols de polarité
alterné~ qui facilitent la récupération du rythme et l'elimination de la composante continue et qui permettent en outre de détecter certaines erreurs en ligne~
Les ~y~tèmes actuels de transmission par fibres optiques utilisent des source3 de lumiere modulées en tout ou rien qui ne permettent pa3 l'utillsation des codes blpol~ires mais uniquement celle de3 codes binaires. Parml ces dernler~ l'un da~ plus utill3~9 est le aode C M I (inversion codée des uns) dan3 lequel :
- les 1 blnaires sont représentés alternativement solt par une impul910n rectangulaire de rapport cyclique 1 30it par un intervalle ds temp3 vide ~L~ 73 - et les 0 binaires sont representes par une impulsion rectangulaire de rapport cyclique 1/2 situee dans la première moitié d'un in-tervalle de temps ou, selon une variante, dans la deuxième moitie d'un intervalle de temps.
Dans les systemes connus, on effectue, a la transition, entre une jonction normalisee codee en HDs3 et une liaison par fibres optiques codee en C M I, un trans-codage avec un décodage intermediaire. Cela a pour incon-vénient de ne pas permettre a la réception le contrôle des erreurs affectant le siynal codé en HDB3 a la jonction d'emission car les informations dues à la redondance du code HDB3 sont perdues dans le decodage intermédiaire uti-lise lors du transcodage HDB3- C ~ I au depart de la liaison par fibres optiques. En effet, une longue suite de zeros ou des viols de polarite non alternes affectant le signal code en HDB3 à la jonction d'émission disparaissent au cours des transcodages HDB3-C M I et C M I-HDB3.
La presente invention a pour but d'éviter l'incon-venient precite grace a un codage binaire pour la transmis-sion sur ibres optiques qui permet dans le cas d'une liaison entre deux jonctions normalisées en HDBn, de restituer, cote réception un signal code en HDB3 rigoureusement identique a celui de la jonction emission.
Plus particulièrement, la presen-te invention pro pose un dispositif de regénération adapté à un signal obtenu avec un procédé de transmission série d'informations binaires dans lequel chaque information binaire est transmise sous forme d'un signal élementaire occupant un intervalle de temps dit moment binaire. Ce dispositif de regeneration est carac-terise en ce qu'il comporte:
un circuit de récuperation d'horloge delivrant sur une sortie un signal d'horloge récupere definissant les moments binasres associes aux informations contenues dans un signal à regénérer correspondant au signal obtenu;
~7~73~
un circuit à retard connecte à une sortie du circuit de recuperation d'horloge et fournissant une ver-sion du signal d'horloge recuperé, retardé d'une duree in~e-rieure à un demi-moment binaire à un multiple près de moment binaire;
un premier circuit d'echantillonnage recevant sur une entree d'echantillonnage le signal à regenerer, connecte par des entrees de commande d'echantillonnage à la sor-tie du circuit de recuperation d'horloge et à la sortie du cir-cuit a retard, assurant l'échantillonnage sur un court ins-tant dans la première moitié de cha~ue moment binaire, apres une transition de la version retardee du signal d'horloge recupere;
un deuxième circuit d'echantillonnage recevant sur une entree d'echantillonnage une version complementee du signal à regénérer, connecte par des en-trées de commande d'échantillonnage à la sortie du circuit de récupération d'horloge et à la sortie du circuit à retard, assurant l'echantillonnage sur un court instant dans la première et la deuxieme moities de chaque moment: binaire apras les tran-sitions de la version retardee d~l signal d'horloge recupéré;
et une bascule bistable ayant une entrée de mise à un connectee à la sortie du premier circuit d'echantillonnage et une entree de mise à zero connectee à la sortie du deu-xième circuit d'echantillonnage et delivrant le signal rege-nere.
Dans un mode de realisation prefere de l'invention, le signal d'horloge recupere delivre par l.e circuit de recu-peration d'horloge présente des transitions de 0 à l audebut des moments binaires du signal à regenerer, le premier circuit d'echantillonnage est un circuit logique aet>~ rece-vant en entrée le signal à regenerer, le signal d'horloge recupere et sa..version retardee et ne delivre un signal de ,~
commande d~ remise a un à la bascule bistable que lorsque que le slgnal a régenerer, le signal d'horloge recuperé et sa version retardee son-t simultanement au niveau logique 1 et le deuxième circuit d'échantillonnage est un circuit logique recevant en entree une version complementée du signal a régénerer, le signal d'horloge recupéré et sa ver-sion retardee et ne delivre un signal de commande de remise a zero à la bascule bistable que lorsque le signal à reyé-nerer est au niveau logique O et que le signal d'horloge recuperé et sa version retardee sont simultanément au meme niveau logique.
~7~73 D'autres caractérlstique~ et avantages de l'inventlon ressortiront des revendioatlons ~ointes et de la description ci-aprè3 faite en regard du dessln dans lequel :
- la figure l illuatre un procédé de transmisslon.d'in~ormations binaire~ selon l'inventior.~
- la figure 2 représente 1e schéma d'un codeur mettant en oeuvre le procédé selon l'inventlon à.partir de ~ignaux codés en HDB3, - la figure 3 est un ensemble de courbe~ explicitant le fonctionnement du codeur repré~enté à la ~igure 2, - la figure 4 représente le schéma d'un décodeur utili3able pour transcoder en HDB3 les slgnaux i99U9 du codeur repré3enté à la figure 2, - la figure 5 est un ensemble de courbe~ explicitant le fonctionnement du décodeur représenté à la figure 4, - la figure 6 e9t le 9chéma d'un circuit de récupération d'horloge utilisable pour le décodeur représ0nté à la figure 4, - la figure 7 est le schéma d'un dispositlf de régénération utilisable pour le signal délivré par le codeur repré~enté à la figure 2, - la flgure 8 est un ensemble de courbes explicitant le fonctionnement 20 du circuit de régénération repréaenté à la figure 6, - la fi~ure 9 représente le ~chéma d'une réalisation possible du circuit à retard utilisé dan~ le disposi.ti~ de régénération de la flgure 7 - et.la ~lgure 10 est le schéma d'un détecteur d'erreurs utilisable àvec le9 signaux du codeur représenté à la figure 2.
On a repré3enté en.a ~ur la figure 1 une séquence d'information binaires 0,1 cadencée à la fréquence F ou de moment binaire de durée 1/F
et en b et c deux ver~ions d'un signal binalre évoluant entre un nlveau lnférieur dit niveau nul et un niveau supérieur dit niveau positif. Dans ce 3ignal :
- une informatlon binalre 1 est représentée alternatlvement 30it par une impulsion posltive soit par un niveau nul ~'étendant l'un et l'autre sur toute la durée du moment binaire considéré, - une information binaire O n'appartenant pa~ à une séquence de quatre informations blnalre~ successlves 0 est représentée par une-impulsion posltive occupant la première moitls du moment binalre consideré
- 6 ~ l~7~3 - et dans chaque séquence de quatre lnformations binaires 3ucce~ives 0, les inîormations binalres 0 sont représentées, comme précédemment, par de~ impulslons positives occupant la première moitié de~ moments binaires consldérés à l'exception éventuellement de la première 5 information binaire 0 de la séquence qui est repre~entée comme une information binalre 1 en respeotant la règle de l'alternance dans le ca~ où un nombre pair d'informations binaires 1 a été émis depuis la fin de la précédente séquence de quatre in~ormatlon3 binaires succe~sives 0, et à l'exception de la dernière information binaire 0 10 da la ~équence qui est touJours représentée oomme une information binaire 1 en violant la règle de l'alternance.
La déliinition précédente fait dépendre~ la forme du signal représentant la suite d'information~ binaires a), des informations binaires qui l'ont précédé. Cette forme eYt soit celle de la courbe b) 15 dans le cas où le dernier viol précédent la ~uite d'in~ormations blnaire~ a)J c'est-à-dire la quatrième information binaire 0 de la dernière séquence de quatre lnIormations binaires succeY31ves 0 précédant la 3uite d'informations binairea a), était un niveau nul, soit celle de la courbe c) dan~ le oas où le dernier viol précédent 20 la ~uite d'informations binaires a était un niveau positif.
Dan3 l'hypothè~e où le vlol préoéclant la suite à'informations binaires a était un niveau nul, o'est-à-dire le cas de la courbe b), la dernière lnformatlon binaire 1 de la suite a) avant la première ~aquence de quatre information3 blnaires succes~ives 0 est représentée Z5 par un niveau nul. Cela lmplique, en vertu de la règle de l,'alternance, que les informations binaires 1 compri.qes entre les deux séquence~
de quatre lnformations binaires suoce3sives 0 sont en nombre pair et qu'il y a donc lieu de représenter la première inPormation binaire 0 de la première séquenoe de quatre informations binaire~ succe~sives 0 30 de la sulte a comme une inf`ormation binaire 1 en respectant la règle de l'alternance c'est-à-dire par une impulsion po~itive s'étendant sur tout le moment binaire.
Ds mâme~ en 3e reportant à la courbe c)~ on conqtate que la dernière inrormation binaire l précedant la première séquence de 35 quatre inrormations blnalres succeasives 0 est représentée par un nlveau nul. Puisque, par hypothèse, le dernier yiol précedant la 7~ 73 ~ult~ d'lnfor~atlons binaires a) etalt dans ce cas un niveau positlf, la rèe;lo d~ l'alt~rnance impllque que le~ lnformation3 binalre~ 1 entre les deux séquence~ de quatre information~ binaires succes3ives 0 sont en nombre impalr et qu'il y a donc lieu de repré3enter la premlère 5 information binaire 0 de la premlère 3équence de quatre informationq blnaires ~uocesslves 0 de la sulte a comme une lnformatlon binaire 0 ordinaire c'e~t-à-dlre par une impulsion posltlve occupant la première moitlé du moment binaire con~idéré.
La quatrième information binaire 0 de la première séquence 10 de quatre informat;ions binaires ~3ucce331ves 0 de la ~uite a) est représentée sur la oourbe b) par une lmpulsion positive et sur la courbe c) par un niveau nul s'étendant l'un et l'autre sur tout le moment binaire considéré. Dans les deux cas cette quatrième informa-tion binaire 0 est repré~entée comme une information 1 en vlolant 15 la règle de l'alternance qui consi~te à falre 3uccéder à une absence d'impulsion pendant un moment binaire, une impulsion positive occupant tout un moment binaire et réciproquement, cela san~q tenir compte des impulsion3 positives occupant des demi-moments binaires.
Avec la définition adoptée la règle de l'alternance est respectée 2a au niveau des viols qui ont toujours lieu alternativemen~ au niveau positif pUi9 au niveau nul ou inversement.
Le codage binaire qui vient d'etre décrit peut être généralisé
en rempla~ant dans sa définition les séiquence9 de quatre informations binaires sudces3ives 0 par des séquenoes de n~1 in~ormations binalre~
25 succes~ives 0. Il peut également être modifié en décalant le3 impuls$ons positives repré3entant des informations binaires 0 n'appartenant pas à de~ séquencea de n+1 informationq binaires ~ucces~ive3 0, de la première à la deuxième moitié des moment~ binaires. Par ailleurs on peut interchanger les représentatlons des informations binaires 0 30 et 1 ou remplacer les impulsiQns positives par des impulsions négatives.
La récupération du rythme est aisée car le signal obteru comporte au moins une transitlon par moment binaire. Elle peut ~e faire par f`iltrage autour de la fréquence de rythme ou par synchronlsation d'un oscillateur fonctionnant à la f`réquence de rythme sur les tran~l-35 tions de 0 à 1 du signal.
7~7~
Le oodage binaire qui vient d'être décrit pré~ente les mêm~sredondances qu'un oode bipolaire HDBn ce qui, d'une part~ simpllfie les opérations de transcodage par rapport au oode HD~n et ce qui, d'autre part, permet d'as~urer la continuité de la surv2illance des erreurs de codage dara le~ systèmes de tran~mls3ion où il est utilisé pour relier des Jonction~ codées en HD~n. Pour illustrer cette dernièrs propriété, on va décrire plu~ ~pécialement un codeur fonctionnant à partir du HDB3 et un décodeur abouti~sant au HDB3.
Pour obtenir un codeur fonctionnant à partir des information3 binaires elle9-mêmea il suffira de ~aire précéder le codeur que l'on va décrire d'un codeur HDB3. De même pour obtenir un décodeur fourni3sant le3 informations blnaires elles-mêmes il suffira de faire ~uivre le décodeur que l'on va décrire d'un décodeur HDB3. Le codeur et le décodeur ~DB3 ne seront pas détaillés car lls font parti~ de l'art connu. De9 exemple3 en sont décrits9 notamment, dans l'article de T.A.
MOORE intitulé : n Digital transmi3sion code3 : properties o~ HDB3 and related ternary codea with referen~e to broadcast ~ignal di3tri-bution "paru dans la revue : "The ~adio and Electronic Engineer"
vol.44 n 8 août 1975 pages 421 à 425.
La f~gure 2 représente le schéma d'un codeur fanctlonnant à
partir d'lnformation3 binaires cadencéec~ préalablement mises 30us ~orme HDB3 et du signal d'horloge as~oci.é défini~sant les moment~
binaires oocupés par ce3 informations. Ce codeur comporte :
- un discriminateur 1 dont l'entrée corre~pond à l'entrée signal A
du codeur et qui sépare lec~ impulsions du 3ignal d'entrée en ~onction de leur3 polarité3 et les reRtitue sous une seule polarité ~ur deux orties distinctes l'une B réservée aux impulsions de polarité d'origine po~itlve et l'autre C réservé0 aux impulsions de polarité d'origine négative, - un double circuit de mise en forme 2 connecté aux sorties B et C
du discr~miDateur 1 et à une entrée horloge ~ du codeur, qui, 90u9 l'action du signal d'horloge, élargit les impul3ion3 presentes sur les sorties B et C du disoriminateur l et leur donne un rapport cyclique 1/1 avant de le4 délivrer sur deux sorties D et E distlnctes, l'une D réser~ée aux lmpulsions de polarlté d'origlne positive, l'autre E aux lmpulslon~ dc polarlté d'orlgine négativs, _ 9 ~ 7~3 - un oircuit "porte" 3 oonnecte aux sortles D et E du double olrcuit de mise en forme 2 et à l'entrée d'horloge H du codeur~ qui, SOU9 l'action du signal dlhorloge émet des impul3ions de rapport cyclique 1~2 en l'ab~ence d~impul3ion~ sur le3 30rties D et E du double circuit de mi3e en forme 2 - et un circuit sommateur 4 connecté à la sortie G du clrcuit "porte'l 3 et à la 90rtie D du double circuit de ml~e en forme 2, qui délivre le ~ignal de ~ortie du codeur.
Le di3crlminateur 1 comporte deux comparateur3 5 et 6 conneotés l'un 5, par son entrée non inver3euse, à l'entrée signal A du codeur et par ~on entrée inver3euse à une source de tension de référence po~itive et l'autre 6 par son entrée inver3eu~e à l'entrée sigral A du codeur par son entrée non inverseu3e à une source de ten~lon de raférence négatire, les tension3 de référence po3itl~e et négative étant, en valeur ab30lue, inférieure3 aux amplitudes de3 impul~ions du 3ignal d'entrée codé en HD~3.
Le double circuit de mise en forme 2 comporte deux bascule~
de type D 7 et 8 oonnectée3 par leur entrée de donnée~ l'une 7 à la sortis B du di~criminateur 1 et l'autre 8 à la sortie C de ce dernier~ et par leur entrée d'horloge à l'entrée d'horloge H
du codeur.
Le circuit 3 comporte une porte logique "non ou" 9 à deux entrees connectée~ aux deux 30rtie3 D et E du double circuit de mi3e en forme 2 et une porte logique ~et" 10 à deux entrées l'une oonnectée à la sortie F de la portc logique "non ou" 9 l'autre à l'entrée d'horloge H du codeur.
Le oircuit 30mmateur 4 oomporte une porte logique "ou" à deux - entrées connectée3 l'une à la sortie D du double circuit de mise en forme 2 et l'autre à la sortie G du circuit "porte" 3.
Le codage à partir d'un ~ignal ~ous ~orme HDB3 e3t plu3 simple qu'à partir des lnformation~ binalre~ elle~-meme~ car un certain ~ombre d'opération3 néoe~saires au codage 30nt faites lors de la mise en forme en HD~3 notamment la dlstinction entre les information3 binaires 1 en fonction de leur rang pair ou impair et la détermination de3 premi~r0 et dernièra lnrormations d~una séquence de quatre informa-tlons binaires succes3ives 0 y compris le~`viol3 de la regle de l'alternance. Il e3t obtenu selon la règle 3uivante :
l o ,~ t-~ ~ 3 - une impulsion positive du signal d'entrée 90U9 forme HDB3 est élargie de manlère à occupar tout un moment binaire, - une impulsion négative du 3ignal d~entrée 30U9 ~orme HD23 est ignorée - et une absence d'impul~ions pendant un moment binaire du signal d'entrée 30U9 forme HDB3 est tran3formée en une impulsion occupant la premlere moltié d'un moment binaire. Cette règle est blunivoque.
L'application de sa réciproque permet de retrouver au déoodage u~
slgnal en tout point identique à celui qui a été codé. Elle rend par conséquent posslble la 3urYeil'ance à la réception dea erreurs da tran~mission affectant le sienal d'émission codé en HDB3.
Le codeur applique la règla précédente avec un retard d'un demi-moment binaire. Les impulsions positives du signal d'entrée du codeur~ après avoir été détectées par le discriminateur 1, sont retardées d'un demi-moment binaire et chargées par la bascule 7 qui e3t active 3ur les front3 montant~ de ~on ~ignal d'horloge puis transmi~e~ à la sortie du codeur par la porte logique "ou't 4. Les impulsions négatives du slgnal d'entrée du codeur~ après avoir été
détectée3 par le discriminateur 1 sont retardées d'un demi-moment binaire et élargies par la bascule 8 qui est active sur les fronts montants de son signal d'horloge, puls utilisées pour bloquer le cirouit ~porte" 3 sans être transmises à la sortie du codeur. L'ab3ence dtimpulsions pendant un moment blnaire du signal dtentrée du codeur se traduit avec un retard d'un demi-moment binaire par une absence d'impul3ion aux gortles B et C de~ ba~cule~ 7 et 8 détectée par la porte logique "non ou" g qui débloque la porte logique "et~ 10.
Cette dernière permet alors la tran~mis~ion, en sortie du codeur, par l'intermédiaire de la porte lo~ique "ou" 4, d'une lmpulsion d'horloge qui, oompte tenu d'un demi-moment binaire de retard dû
à la basoule 7, se trouve être dans la premlère moitié d'un moment binaire du signal de sortie du codeur.
Les diagrammes de la figure 3 représentent la forme des sieraux en différents polnts du codeur. En tete de ceux-cl on a représenté
la ~équence d'lnformations binaires a reprise de la figure 1. Les autres diagramme3 30nt lndexés sur la gauche par des lettres maJuscules reprlses du schema de la figure 2 et repérant sur oe dernier le9 7 ~
points où sont disponible~ le9 31gnaux représentés. La forme du slgnal appliqué à l'entrée A du codeur est celle d7un slgnal en HDB3 corre~pondant à la séquence d'information3 binairs3 a dans l'hypothè3e où le viol précédant la dlte ~équence était négatlP, hypothèse pour laquelle on obtient avec le procédé de transmlsslon précédemment décr$t un signal dont la forme e~t représentée en b à la figure 1.
La courbe repré~entant le signal en qorti~ I du codeur corre~pond à la courbe b de la figure 1 à un retard d'un demi-moment binalre prè~.
Un déoodeur adapté au signal délivré par le codeur précédent e~t représente à la figure 4 à l'exception de son clr¢uit de récupé-ration d'horloge. On di~tingue ~ur cette figure :
- une porte loglque 'tet~ 11 à deux entrée~ l'une constituant celle celle du décodeur et l'autre étant connectée à la ~ortis H d'un circuit de récupération d'horloge.
- une porte logique "non ou" 12 à deux entrées connectée~ en parallèle sur celles de la porte logique "et" 11, - un circuit à retard 13 connecté à la qortie ~ de la porte logique "non, ou~ 12 apportant un retard égal à un demi-moment binaire - et un amplificateur différentiel 14 dont l'entrée inverqeuse eqt c,onnectée à la sortie J de la porte logique "et" 11 et dont l'entrée non inverseuse e~t connectée à la sortie M du clrcuit à retard 13.
Le circuit à retard l3 comporte une bascule de type D 15 aotive sur les fronts de montée de son signal d'horloge et une porte logique "et"
à deux entrée3 16. La ba3cule de type D 15 est connectee par ~on entrée de données à la sortie K de la porte logique "non ou" 12 et par son entrée d'horloge à la sortie H du circuit de récupération d'horloge. La porte logique "et" l& à l'une de qe~ entrees connectée à la sortie non inversée de la bascule de type D 15 et l'autre à
la 30rtie H du circuit de récupération d'horloge.
Le clrcuit de récupératlon d'horloge ronctlonne à partir du signal d'entrée du décodeur. Il peut être réallsé~ comme repré~enté
à la figure 6~ à l'aide dlun amplificateur à tran~istor ohargé par un circult oscillant L C à coefficient dP surtension élevé et accordé
sur la rréquence d'horloge? st ~uivi par un amplificateur de mise en forme rectangulaire à deux sorties complémentaires l'une H déllvrant ~s~
un signal d'horloge récuperé dont le~ frotlts mon~ants co~noident avec ceux du signal d'entrée du décodeur o'est-à-dire avec le début des moments binalres et l'autre H délivre un ~lgnal d'horloge réoupéré
et inversé don~ les ~ron~ descendants coIncident avec les fronts 5 montants du si~nal d'entrée du décodeur.
La déoodage ~'effectuo selon la règle inver~e appllquée au oodage :
- une impul~ion s'étendant sur tout un moment binaire est transformée en une impulsion positlve oocupant la premlère moitié du moment 10 binalre, - une ab3ence d'lmpulsion pendant tout un moment binaire est transformée en une lmpul~ion négative occupant la première moitié du ~oment binaire - et une impulaion pendant la premlere moitié d'un moment binaire est ignorée.
Les impulsions occupant tout un moment biraire du 3ignal d'entrée du décodeur sont repérable3 par leur présence dans la deu~ième moitié
d'un moment binaire et sont déteotées de cette manière à l'aide de la porte logique "et" 11, aveo un retard d'un demi-moment binaire.
Les moments binaires sans impulsion dans le signal d'entrée du décodeur sont repérables par l'absence d'impulsion dans leur première moit~é et sont détectés de cette façon à l'aide de la porte logique "non ou" l2 san~ aucun retard.
Le circuit à retard 13 permet de ~Iynchroni3er les détections des impulsions et des absen~e3 d'impul~ion occupant tout un moment binaire. La bascule de type D 15 activae au milieu de chaque moment binaire par le signal de récupération d'horloge disponible en H
effeotue cette synchronisation en apportant un retard d'un demi mo~ent binaire aux impulsions délivrées par la porte logique "non ou" 12. La porte logique ~et" 16 callbre les impulsions déllvrée3 par la bascule de type D 15.
L'ampll~icateur dif~érentiel 14 délivre un 3i~nal blpolaire dont les impulsions positive~ correspondent à celles délivrées par la porte loglque ~et" 12 et dont le3 impulsions négatives correspondent au~ lmpulsion~ positlves délivrées par le circuit à retard 13.
- 13 ~ ~7~
Les dlagramme~ de la flgure 5 repré~entent la forme de3 sienaux en dl~rérents points du décodeur~ Ils ~ont lndexés sur la gauche par de~ lettres maJuscule~ reprise~ sur le schéma de la figure 4 et repérant sur ce dernler le3 points où ~ont dlqponibles les signaux représentés. Le signal d'horloge récupéré diqponible en H présente, comme le ~ignal d'horloge utili~é au codage, un front de montée au milieu de chaque moment binaire~ La forme du signal appliqué
à l'entrée I du décodeur e~t celle du signal de ~ortie du codeur repré~enté ~ous la meme indexation dans la ~igure 3 et obtenu à
partir d'un 3ignal ~ous forme HDB3 appliqué à l'entrée du codeur et représenté en h à la figure 3. Il donne lieu, en ~ortie du décodeur, à un signal bipolaire dont la forme représentée en S à la rigure 5 corre~pond à celle du signal dtentrée du codeur représentée en A
à la figure 3 à un retard d'un demi-moment binalre près.
La figure 7 représente le schéma d'un dispo~itif de régénération utilisable pour remettre en forme le s~gnal délivré par le codeur représenté à la flgure 2. Ce di~positif de régénération e~t, comme le décodeur précédent, représenté sans ~on circuit de récupération d'horloge. On distingue sur cette figure :
20 - un circuit à retard 17 connecté à la sortie H d'un circuit de récupéra-tion d'horloge non représenté, retardant le signal d'horloge récupéré
d'une durée in~érieure à un demi-moment binaire à un multiple près de moment binaire, - un circult de mise en forme 1~ placé en entrée du dispositif de 25 régénération, - un premier circuit d'échantillonnage 19 connecté par une entrée d^échantillonnage à la sortie du circuit de mise en forme 18 et par dea entraea de commande d'échantillonnage aux ~orties H et a, du circult de récupération d'horloge et du circuit à retard 17, assurant 30 un échantillonnage du qignal à régénérer sur un court instant avant la ~in de la première moitié de chaque moment blnaire~ après une transltlon de la ver~lon retardée du ~ignal d'horloge recupéré, - un deuxlème circuit d'échantlllonnage 20 connect~ par une entrée d'échantlllonnage à la sortie du circuit de mi~e en rorme 18 par 35 des entrées de commande d'éohantillonage aux sortie~ H et Hl du circuit de recupération d'horloge et du clrcult à retard 17, a~surant un - l4 ~ 7~3 échantillonnage du 3ignal à régénérer sur un court inatant avant la fin de la première et de la deuxlème moitiés de chaque moment binalre aprè~ ~ne tran3itlon de la ver3ion retardée de l'horloge récupérée 5 - et une bascule bistable 21 dont l'entrée de remise à un e~t connectée à la sortie P du premier circuit d'échantillonnage 19 et dont l'entrée de remise à zéro est connectée à la sortle 0 du deuxième clrcuit d'échantillonnage 20.
Le oircuit de récupération d'horloge fonctionne à partir du 10 ~ignal à régénérer. Il peut être identique à celui représenté à la fi~ure 6. Mais la sortie utilisée est la sortie H sur laquelle e~t disponible un ~ignal d'horloge présentant des frontA montant~ coincidant avec ceux du signal à régénérer.
Le circuit à retard peut être constitué~ comme représenté 3ur 15 la figure 9, par une inductance 30 connectée en série entre son entrée et sa ~ortie et par une capacité variable 31 di~posée entre Ya sortie et la ma~se, la capacité 30 et l'inductance 31 formant un circuit osoillant serie accordé au voi~inage de la fréquence d'horloge. Il est alors complété par des diodes d'écrètage 32 et 33.
Le premier circuit d'échantillonnage 19 réali~e la fonction logique "etn. Il comporte une première porte logigue "et" 22 à deux entrées l'une connectée à la sortie H du circuit de récupération d'horloge l'autre à la sortie H1 du circuit à retard 17 et une deuxième porte logique "et" 23 à deux entrées connectées l'une à la ~ortle X
25 de la première porte logique "et" 22~ l'autre à la sort~e N du circuit de mise en forme 18.
L~ deuxième circuit d'échantillonnage 20 comporte une première porte logique "non ou exclusif" 24 à deux entrées l'une ¢onnectée à la 30rtie H du circuit de récupération d'horlo~e l'autre à la ~ortle H
30 du circuit à retard 17 et une porte logique "et" à deux entrée~ 25 l'une connectée à la sortie Z de la porte logique "non ou exclusif" 24 et l'autre connectée par l'intermédialre d'un inverseur à la ~ortie N
du circuit de mise en forme 18.
La bascule bi~table 21 est une ba3cule R S connectée par qon 35entrée de remi3e à 1 à la sortle P de la pcrte loglque "et" 23 et par son entrée de remlse à 0 à la sortie 0 de la porte logique ~et" 25.
Elle délivre le 3ignal régénéré ~ur 3a sortie non inver3ée SR.
On di3tingue également ~ur le ~chéma de la figure 7 une ba~cule de type D 26 connectée par son enkrée donnée3 à la 30rtle H du circuit d'horloge et par son entrée d'horloge à la sortle Z de la porte logique "non ou exclu~if" 24. Cette bascule 26 ~ournit sur sa ~ortie non lnversbe H~ un slgnal d'horloge ~ynchrone avec le signal régénére disponible à la ~ortie SR de la ba3cule RS 21.
La régénération du ~ignal con~iste à synchroniser ~es transition~
3ur la ver~lon retardée du signal d'horloge récupéré. Cette synchronisa-tion est effectuée à l'aide de la bascule RS 21 dont les tran3itlonsde O à 1 sont commandées, sa sortie non inver~ée étant au nlveau logique 0, par l'apparition d'un nlveau logique 1 en 30rtie du premier circuit d'échantillonnage 19 et dont le~ transition~ de l à 0 sont commandées? sa sortie non inversée3 étant au niveau logique 1, par l'apparition d'un niveau logique 1 en 30rtie du deuxième circult d'échantillonnage 20.
Une tran3ition de O à 1 du 3ignal délivré par le codeur de la figure 2 ne peut se produlre qu'au début d'un moment binaire.
Pour la régénérer il su~fit d'effectuer un échantillonnage dan3 la première moitié de chaque moment blnalre après la transitlon de O à 1 de la version retardée H1 du 3ignal d'horloge récupéré
o'est-à-dire pendant le~ in3tants où le signal d'horloge récupéré H
et sa ver~ion retardée H1 sont slmultanément au nlveau logique 1.
L'ordre d'échantillonnage est alorq délivré par la porte logique "et" 22 et l'échantillonnage est ef~ectué par la porte logique "et" 23.
Une transition de 1 à O du ~ignal délivré par le codeur de la ~igure 2 peut se produire au début ou au milieu d'un moment binaire.
Pour la régénérer 11 faut ef~ectuer un échantillonnage dans la première et la deuxième moitié~ de chaque moment blnaire aprè~ chaque transition de la version retardée H1 du ~igral d'horloge récupéré c'est-à-dire pendant le3 in~tant~ où le qlgnal d'horloge récupéré H et sa version retardée H1 30nt slmultanément dans le même état logique. L'ordre d'~chantlllonnage est alors déllvré par la porte loglque "non ou exclu~if" 2 et l'échantillonnage est effectué par la ports logi~
que "et" 259 la valeur de l'échantillon etant complémentée par un inverqeur pour une commande correcte de la ba~cule RS 2l.
- 16 ~ 73 Afin de limiter au maximum l'influence des paraaite~, la durée des échantillon3 est réduite au minimum compatible au bon fonctionne~ent de la baacule RS 21 en aJuatant le retard apporté par le clrcuit à retard 17 à une valeur inférieure mai~ proche d'un deml-moment blnalre.
Les diagrammes de la figure 8 repre~entent la forme des signaux en di~érents pointq du diapositi~ de régénération. Ila 30nt indexéa ~ur la gauche par deq lettre~ ma~uscules repri3es sur le achéma de la flgure 7 et repérant sur ce dernier les polnts où sont disponibles les ~ignaux repréaentes.
La rlgurs lO repréaentQ le ~chéma d'un détecteur d'erreurs utilisable pour la 3urveillance du aignal délivre par le codeur décrit en regard de la figure 2. Le détecteur d'erreur est représenté
aans aon circuit de récupération d'horloge. Il comporte outre ce dernier - une porte logique "et" 39 à deux entrées l'uae I conqtituant-celle du détecteur d'erreur3, l'autre étant connectée à la sortIe H d'un circuit de récupération d'horloge~
- une porte logique "non ou" 40 à deux entréea connectées en parallèle sur celles de la porte logique ~et" 39) u~ circuit à retard 41 connecté à la sortie de la porte logique "non ou" 40 et à celle H du circuit de récupération d'horloge~ apportant un retard d'un demi-moment binaire aux impul~ions délivrées par , la porte logique ~non ou" 40, _ un circuit doubleur de fréquence 42 connecté à la aortie H du circuit de récupération d'horloge, ~ un regiatre à décalage bidirectionnel 43 à quatre étagea A, B, C, D
ayant une entrée horloge C1 connectée à la ~ortie du clrcuit doubleur de fréquence 42, des entrées parallèles de données a, b pour les étage~ A et B, et une entrée série de donnéea R pour décalage à
droite portées au niveau logique 1, des entrées parallèles de données c~
d pour les étages C et D, et une entrée aérie de donnéea L portéea - au niveau logique 0, une entr~e de commande de décalage à droite So activée par le slgnal de la porte logique "et" 39 et une entrée de c-ommande de décalage à gauche S1 act~vée par le signal de sortie du cir¢ult ~ reta~d 4l - et un circuit logique 44 détectant les débordements à droite et à gauche du registre à décalage 43 ain~i que plu9 de deu~ décaloges dans le même sens à l'intérieur de ce dernier et délivrant en répon~e un 3ignal d'erreur utill3é accesqoirement pour la remise à l'état initlal du regi3tre à décalage 43.
Le circuit de récupération d'horloge peut être identique à
celui décrit précedemmen~ relativement à la figure 6. La sortie utilisée e~t, co~me dans le cas du décodeur, la sortie H sur laquelle est disponible un signal d'horloge récupéré pré~entant des tran~itions de 0 à 1 au mllleu de3 momen~s binaires associé3 aux informations contenueA dans le signal applique à l'entrée I du détecteur d'erreurs.
Le circult à retard 41 peut être réali3é, comme celui 13 du décodeur repr0senté à la figure 2.
Le circuit doubleur de fréquence 42 peut être réali~e à l'aide d'une porte logique "non ou exclusif" à deux ertrées connectées à
la sortie H du clrcuit de récupération d'horloge, l'une directement, l'autre par l'intermédiaire d'un circuit à retard introdui3ant un délal égal à UD demi-moment binaire. Il délivre un signal rectangulaire présentant des transitions de 0 à 1 au milieu de chaque moment binaire.
Le registre à décalage bidirectionnel 43 à quatre étages est un circuit intégré de technologie TTi oonnu sous le numéro 74 194.
Il présente deux entrée~ de commande de décalage S0 et Sl qui permettent de bloquer le regi3tre lorsqu'elle3 30nt toutes deux au niveau logique 0, d'autori~er les décalages à droite lorqque l'entrée de commande S0 e~t au niveau logique 1 et l'entrée de com~ande S1 est au niveau loglque 0, d'autoriser les décalages à gauche lorsque l'entrée de commande S1 est au niveau logique 0 et l'entrée de commande S1 au niveau logique 1 et de permettre le chargement de3 étages du registre par ses entr~eq parallèles de données a, b, c, d lor~qu'clles sont 3 toutes deux au nlveau loglque 1.
Le circuit logique 44 comporte trois portes logiques "non et" 45, 46 et 47 utilisée~ pour la détection des débordements à droite et à gauohe du registre à décalage 43. La porte logique "non et" 45 à deux entrëes connectées l'une à la sortie de la porte logique "et" 39, l'autre à la 30rtle QD de l'étags D du registre à décalage 43. Elle déteote le~ présences simultanée~ d'un ordre de décalage ~ drolte et d'un niveau logique 1 en ~ortie de l'étage D du regl~tre à décalag~ 43.
La porte lo~lque "non et" 46 à deux entrées connectées l'une à la sortie du circuit à retard 41 l'autre à celle QA de l'étage A du regi~tre à décalage 43 par l'intermédiaire d'un inverseur 48. Elle détecte le~ présences simultanées d'un ordre de décalage à gaucha et d'un niveau logique 0 en 30rtie de l'étage A du registre à décalage 43.
La porte loglque "non et" 47 à deux entrées connectées l'une à la sortie de la porte logique "non et" 45 l'autre à la ~qortie de la porte logique "non et" 46. Elle émet en sortie un niveau logique 1 dè3 l'apparitian d'un débordement à droite ou à gauche du registre à décalage 43.
` Le clrcult logique l14 comporte égàlement quatre bascules RS 49, 50, 51 et 52 à entrées complémentées utili~ées pour mémoriser le~ tran3ition3 de 1 à 0 des étages A et ~ du registre à décalage 43 et celle~ de 0 à l des étages C et D de ce dernier. La bascule RS 49 à 30n entrée complémentée S portée au niveau logique 1 grâce à une résistance qui la relle à une 30urce de tension positive +V et oonnectée par l'intermédialre d'une capacité à la sortle QA de l'étage A du regl~tre - à décalage 43. une tran~ition de 1 à 0 de l'étage A provaque, par l'intermédlaire de la capacité, une lmpul~ion négative sur l'entrée complémentée S de la bascule RS 49 dont la sortie pa~qe au niveau logique 1 si elle ne l'était pas déJà. Une transition de 0 à 1 de l'étage A n'a pa3 d'effet. La bascule ~S 50 connectée de manière analogue à la ~ortie QB de l'étage B du registre à décalage 43 se déclenche uniquement ~ur lea transition~ de 1 à 0 de ce dernier étage.
La bascule RS 51 a son entrée complémentée S précédée d'un inver3,eur 53 dont l'entrée est portée au niveau logique 0 par une réqi~tance qui la relie à la ma~se et connectée par l'intermédiaire d'une capacité
à la Qortie Qc de l'étage C du regi~tre à décalage 43. Une tran~ition de 0 à 1 de l'étage C provoque~ par l'intermédialre de la capacité, l'applicatlon d'une impulsion positive à l'entrée de l'lnverseur 53 qui déclenche la basoule RS 51 dont la sortie passe au niveau logique 1 ~i elle n'y étalt pas déJà. Une tran3ition de 1 à 0 de l'étage C
n'a aucun effet. La bascule RS 52 connectée de manière analogue à
la sortie QD de l'étage D du regi~tre à décalage 43 3e dPclenche unlquement 3ur les transitlons de 0 à 1 de ce dernler étage. Les -- 19 ~ L~7/~73~
sortle~ de ces quatre bascules 49, 50, 51 et 52 sont connectées à
un cirouit forme de trois porte~ logiques I'non et'9 53, 54~ 55, qui détecte la présence d'un niveau logique 1 sur les sorties de trols d'entre elles. La porte logique ~non ett' 53 a trois entrees connectées aux sorties des bascules RS 119, 50 51. Sa sortie ne pa3se au ni~eau logique 0 que dan~ les ca3 où les sorties des bascules RS 49,50 51 sont toutes au niveau logique 1. La porte logique 'Inon et" 54 a trois entrées connectées aux sorties de~ bascules RS 50, 51, 52. Sa sortie ne passe au niveau logique 0 que dans le cas où les sorties de~ bascu-les RS 50, 51, 52 sont toutes au niveau logique 1. La porte logique '~nonet" 55 a deux entrées oonneotée~ l'une à la ~ortie de la porte logique "non et" 53 l'autre à la la sortie de la porte Logique "non et'l 54.
Etant donné qu'à l'état initial le registre à décalage 43 a ses étages a et b portés au nireau logique 1 et se~ étages c et d portés au niveau logique 0, la porte logique "non et~ 54 émeS en ~ortie un niveau logique 1 dè~ que les sorties de troi~ au moins de3 quatre étage~
du registre à décalage 43 ont changé de niveau.
Les ~orties des portes logiques "non et" 47 et 55 sont reliées par une porte logique "ou" 56 à l'entrée de données d'une bascule de type D 57 et, par l'intermédiaire de deux portes logiques ~ou" 58 et 59 aux entrées de commande de décalage du registre à décalage 43. La bascule de type D 57 a son entree d'horloge connectée à la sortie du doubleur de ~réquenoe 42 et '3a sortie non inversée connectée à oelle du détecteur d'erreurs et également aux entrées complémen-25 tées R des ba~cules RS 43,50951 et 52.
Le détecteur d'erreurs qui vient d'être décrit surveille l'alter nance dans le signal des impul~ion~ occupant tout un moment binaire et des moments blnaire3 san3 impul~ion. Il se déclenche lorsque cette alternance n'est pas respectée au niveau de3 v1019.
La porte logique "et" 39 placée en entrée joue un rôle analo~ue à oelle 11 plaoée en entrée du décodeur représenté à la ~igu`re 4.
Elle permet de détecter les moment~ binalres ocoupés entièrement par une lmpulsion et émet dans ces cas une lmpulsion occupant la deuxlème moitlé des moments binalre~ con~idérés.
La porte logique "non ou" 40 également placée en entrée a le même rôle que celle 12 placée en entrée du décodeur représenté à
- 20 ~ 7L~7 3 la figure 4. Elle permet de détecter le3 moments binaires sans impul-~ion et émet dan~ ces caa des impulsion3 occupant la premlère moltié
des moment~ binaires considérés. Ces lmpulsions 30nt replacéea dans la deuxiame moitié des moment~ binaires par le circuit a retard 41~
Cela permet de laisser libre lapremlère moitié de chaque ~oment binaire pour,comme on le verra ultérieurement, d'éventuelleq remises à zéro des bascules ~S 49, 50, 51~ 52 et remi~es à l'état initial du registre à décalage 43.
L'apparition, dans le signal d'entrée du détecteur d'erreurs, d'un moment blnaire tout entier occupé par une impulsion provoque au milieu de la deuxième moitié de celul-cl, un décalage vers la droita du registre à décalage 43. Gelle d'un moment binaire sans lmpulsion provoque au milleu de la deuxième moltié de celui-ci5 un décalage vers la gauche du registre à décalage 43. Celle d'un moment binaire dont seule une moitié e3t ocoupée par une impulsion n'a aucun effet et il n'en sera pas fait mention dans la suite.
Pour expliciter le fonctionnement du registre à décalage 43 on se place après une remise à l'état initial de ce registre à déca-lage 113 et une remise à zéro des bascules RS 49, 509 51, 52.
En l'absence de viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs, un moment binaire occupé tout entier par une impulsion ~uccède à un moment binaire sans impulsion ou inversement. Il en résulte pour le registre à decalage ll3 des décalages, .alternatlvement droite et gauche ou irversement qui se traduisent.
par de~ basculement~ en~re le~ niveaux logique~ 1 et O pour un de~
étage~ B et C du registre à décalage 43 et par le passage au niveau loglque 1 de la bascule RS a~sociée dès le premier basculement.
On suppo~e p`our la 3ulte du raisonnement qu'il s'agit de l'étage B.
L'apparition du premier viol de la règle de l'alternance dan~
le signal d'entrée.du détecteur d'erreurs produit deux décalages successlfs de même sens dans le re8istre à décalage 43. Cela a pour e~fet d'une part de changer l'étage du registre à décala3e 43 dont la sortie est susceptible de basculer entre les nlveaux logique~ O
et 1 lor~ de la détection ultérieure de moments blnaires occupés entièrement par de~ lmpulsions et de~ moment~ binaire~ ~ans lmpulsion ~e succadant de manlère alternée, cet étage devenant dans l'hypothè~e
Procedé de transmission série d'informations binaires et dl~ositif~
pour sa mise en oeuvre La pré3ente invention concerne la transmis3ion notamment 3ur ~ibre~ optiques.
Dans un réseau de transmission numérique l'élément de signal de base est constit~é par le multiplex du premler ordre au débit de 2,048 M bit /3 corre3pondant à une capaci-té de 30 voies téléphoniques.
A la ~onctlon entre équipements ce signal est transmis par câbles électriques au moyen d'un code bipolaire haute den3ité désigné par HDB3 et normali3a par le CCITT.
Le code HDB3 est un cas particulier du code HD~n qui est un code bipolaiie à trois niveaux (-, 0, +) dans lequel :
- le3 1 binaires sont représenté3 par des impul~ions rectangulaire~
de rapport cyclique 1/2 alternativement positives et négatives, - le9 0 binaires sont représentés par des intervalle3 de temps vides sau~ lorsqu'ils se succèdent en nombre supérieur à n auquel cas toute ~équence de n ~ 1 zeros ~uccessifs est remplacée par une ~équence de rempli3sage à n ~ 1 élément3 dont tou~ le~ éléments sont des zéros à l'exception du premier et du dernier, le dernier élément etant un viol de blpolarlté c'est-à-dire une impulsion de rapport cyclique 1/2 de même polarlta que la dernière qui lla précédé, le premier élément étant 30it un 0 soit un un bipolaire normalt le choix s'effectuant de manière que la polarité d'un viol soit différente de celle du dernier viol antérieur.
Un signal numérique codé en HDB~ présente de3 redondances :
au plu3 n ~ 1 intervalle3 de temp~ vicles et des viols de polarité
alterné~ qui facilitent la récupération du rythme et l'elimination de la composante continue et qui permettent en outre de détecter certaines erreurs en ligne~
Les ~y~tèmes actuels de transmission par fibres optiques utilisent des source3 de lumiere modulées en tout ou rien qui ne permettent pa3 l'utillsation des codes blpol~ires mais uniquement celle de3 codes binaires. Parml ces dernler~ l'un da~ plus utill3~9 est le aode C M I (inversion codée des uns) dan3 lequel :
- les 1 blnaires sont représentés alternativement solt par une impul910n rectangulaire de rapport cyclique 1 30it par un intervalle ds temp3 vide ~L~ 73 - et les 0 binaires sont representes par une impulsion rectangulaire de rapport cyclique 1/2 situee dans la première moitié d'un in-tervalle de temps ou, selon une variante, dans la deuxième moitie d'un intervalle de temps.
Dans les systemes connus, on effectue, a la transition, entre une jonction normalisee codee en HDs3 et une liaison par fibres optiques codee en C M I, un trans-codage avec un décodage intermediaire. Cela a pour incon-vénient de ne pas permettre a la réception le contrôle des erreurs affectant le siynal codé en HDB3 a la jonction d'emission car les informations dues à la redondance du code HDB3 sont perdues dans le decodage intermédiaire uti-lise lors du transcodage HDB3- C ~ I au depart de la liaison par fibres optiques. En effet, une longue suite de zeros ou des viols de polarite non alternes affectant le signal code en HDB3 à la jonction d'émission disparaissent au cours des transcodages HDB3-C M I et C M I-HDB3.
La presente invention a pour but d'éviter l'incon-venient precite grace a un codage binaire pour la transmis-sion sur ibres optiques qui permet dans le cas d'une liaison entre deux jonctions normalisées en HDBn, de restituer, cote réception un signal code en HDB3 rigoureusement identique a celui de la jonction emission.
Plus particulièrement, la presen-te invention pro pose un dispositif de regénération adapté à un signal obtenu avec un procédé de transmission série d'informations binaires dans lequel chaque information binaire est transmise sous forme d'un signal élementaire occupant un intervalle de temps dit moment binaire. Ce dispositif de regeneration est carac-terise en ce qu'il comporte:
un circuit de récuperation d'horloge delivrant sur une sortie un signal d'horloge récupere definissant les moments binasres associes aux informations contenues dans un signal à regénérer correspondant au signal obtenu;
~7~73~
un circuit à retard connecte à une sortie du circuit de recuperation d'horloge et fournissant une ver-sion du signal d'horloge recuperé, retardé d'une duree in~e-rieure à un demi-moment binaire à un multiple près de moment binaire;
un premier circuit d'echantillonnage recevant sur une entree d'echantillonnage le signal à regenerer, connecte par des entrees de commande d'echantillonnage à la sor-tie du circuit de recuperation d'horloge et à la sortie du cir-cuit a retard, assurant l'échantillonnage sur un court ins-tant dans la première moitié de cha~ue moment binaire, apres une transition de la version retardee du signal d'horloge recupere;
un deuxième circuit d'echantillonnage recevant sur une entree d'echantillonnage une version complementee du signal à regénérer, connecte par des en-trées de commande d'échantillonnage à la sortie du circuit de récupération d'horloge et à la sortie du circuit à retard, assurant l'echantillonnage sur un court instant dans la première et la deuxieme moities de chaque moment: binaire apras les tran-sitions de la version retardee d~l signal d'horloge recupéré;
et une bascule bistable ayant une entrée de mise à un connectee à la sortie du premier circuit d'echantillonnage et une entree de mise à zero connectee à la sortie du deu-xième circuit d'echantillonnage et delivrant le signal rege-nere.
Dans un mode de realisation prefere de l'invention, le signal d'horloge recupere delivre par l.e circuit de recu-peration d'horloge présente des transitions de 0 à l audebut des moments binaires du signal à regenerer, le premier circuit d'echantillonnage est un circuit logique aet>~ rece-vant en entrée le signal à regenerer, le signal d'horloge recupere et sa..version retardee et ne delivre un signal de ,~
commande d~ remise a un à la bascule bistable que lorsque que le slgnal a régenerer, le signal d'horloge recuperé et sa version retardee son-t simultanement au niveau logique 1 et le deuxième circuit d'échantillonnage est un circuit logique recevant en entree une version complementée du signal a régénerer, le signal d'horloge recupéré et sa ver-sion retardee et ne delivre un signal de commande de remise a zero à la bascule bistable que lorsque le signal à reyé-nerer est au niveau logique O et que le signal d'horloge recuperé et sa version retardee sont simultanément au meme niveau logique.
~7~73 D'autres caractérlstique~ et avantages de l'inventlon ressortiront des revendioatlons ~ointes et de la description ci-aprè3 faite en regard du dessln dans lequel :
- la figure l illuatre un procédé de transmisslon.d'in~ormations binaire~ selon l'inventior.~
- la figure 2 représente 1e schéma d'un codeur mettant en oeuvre le procédé selon l'inventlon à.partir de ~ignaux codés en HDB3, - la figure 3 est un ensemble de courbe~ explicitant le fonctionnement du codeur repré~enté à la ~igure 2, - la figure 4 représente le schéma d'un décodeur utili3able pour transcoder en HDB3 les slgnaux i99U9 du codeur repré3enté à la figure 2, - la figure 5 est un ensemble de courbe~ explicitant le fonctionnement du décodeur représenté à la figure 4, - la figure 6 e9t le 9chéma d'un circuit de récupération d'horloge utilisable pour le décodeur représ0nté à la figure 4, - la figure 7 est le schéma d'un dispositlf de régénération utilisable pour le signal délivré par le codeur repré~enté à la figure 2, - la flgure 8 est un ensemble de courbes explicitant le fonctionnement 20 du circuit de régénération repréaenté à la figure 6, - la fi~ure 9 représente le ~chéma d'une réalisation possible du circuit à retard utilisé dan~ le disposi.ti~ de régénération de la flgure 7 - et.la ~lgure 10 est le schéma d'un détecteur d'erreurs utilisable àvec le9 signaux du codeur représenté à la figure 2.
On a repré3enté en.a ~ur la figure 1 une séquence d'information binaires 0,1 cadencée à la fréquence F ou de moment binaire de durée 1/F
et en b et c deux ver~ions d'un signal binalre évoluant entre un nlveau lnférieur dit niveau nul et un niveau supérieur dit niveau positif. Dans ce 3ignal :
- une informatlon binalre 1 est représentée alternatlvement 30it par une impulsion posltive soit par un niveau nul ~'étendant l'un et l'autre sur toute la durée du moment binaire considéré, - une information binaire O n'appartenant pa~ à une séquence de quatre informations blnalre~ successlves 0 est représentée par une-impulsion posltive occupant la première moitls du moment binalre consideré
- 6 ~ l~7~3 - et dans chaque séquence de quatre lnformations binaires 3ucce~ives 0, les inîormations binalres 0 sont représentées, comme précédemment, par de~ impulslons positives occupant la première moitié de~ moments binaires consldérés à l'exception éventuellement de la première 5 information binaire 0 de la séquence qui est repre~entée comme une information binalre 1 en respeotant la règle de l'alternance dans le ca~ où un nombre pair d'informations binaires 1 a été émis depuis la fin de la précédente séquence de quatre in~ormatlon3 binaires succe~sives 0, et à l'exception de la dernière information binaire 0 10 da la ~équence qui est touJours représentée oomme une information binaire 1 en violant la règle de l'alternance.
La déliinition précédente fait dépendre~ la forme du signal représentant la suite d'information~ binaires a), des informations binaires qui l'ont précédé. Cette forme eYt soit celle de la courbe b) 15 dans le cas où le dernier viol précédent la ~uite d'in~ormations blnaire~ a)J c'est-à-dire la quatrième information binaire 0 de la dernière séquence de quatre lnIormations binaires succeY31ves 0 précédant la 3uite d'informations binairea a), était un niveau nul, soit celle de la courbe c) dan~ le oas où le dernier viol précédent 20 la ~uite d'informations binaires a était un niveau positif.
Dan3 l'hypothè~e où le vlol préoéclant la suite à'informations binaires a était un niveau nul, o'est-à-dire le cas de la courbe b), la dernière lnformatlon binaire 1 de la suite a) avant la première ~aquence de quatre information3 blnaires succes~ives 0 est représentée Z5 par un niveau nul. Cela lmplique, en vertu de la règle de l,'alternance, que les informations binaires 1 compri.qes entre les deux séquence~
de quatre lnformations binaires suoce3sives 0 sont en nombre pair et qu'il y a donc lieu de représenter la première inPormation binaire 0 de la première séquenoe de quatre informations binaire~ succe~sives 0 30 de la sulte a comme une inf`ormation binaire 1 en respectant la règle de l'alternance c'est-à-dire par une impulsion po~itive s'étendant sur tout le moment binaire.
Ds mâme~ en 3e reportant à la courbe c)~ on conqtate que la dernière inrormation binaire l précedant la première séquence de 35 quatre inrormations blnalres succeasives 0 est représentée par un nlveau nul. Puisque, par hypothèse, le dernier yiol précedant la 7~ 73 ~ult~ d'lnfor~atlons binaires a) etalt dans ce cas un niveau positlf, la rèe;lo d~ l'alt~rnance impllque que le~ lnformation3 binalre~ 1 entre les deux séquence~ de quatre information~ binaires succes3ives 0 sont en nombre impalr et qu'il y a donc lieu de repré3enter la premlère 5 information binaire 0 de la premlère 3équence de quatre informationq blnaires ~uocesslves 0 de la sulte a comme une lnformatlon binaire 0 ordinaire c'e~t-à-dlre par une impulsion posltlve occupant la première moitlé du moment binaire con~idéré.
La quatrième information binaire 0 de la première séquence 10 de quatre informat;ions binaires ~3ucce331ves 0 de la ~uite a) est représentée sur la oourbe b) par une lmpulsion positive et sur la courbe c) par un niveau nul s'étendant l'un et l'autre sur tout le moment binaire considéré. Dans les deux cas cette quatrième informa-tion binaire 0 est repré~entée comme une information 1 en vlolant 15 la règle de l'alternance qui consi~te à falre 3uccéder à une absence d'impulsion pendant un moment binaire, une impulsion positive occupant tout un moment binaire et réciproquement, cela san~q tenir compte des impulsion3 positives occupant des demi-moments binaires.
Avec la définition adoptée la règle de l'alternance est respectée 2a au niveau des viols qui ont toujours lieu alternativemen~ au niveau positif pUi9 au niveau nul ou inversement.
Le codage binaire qui vient d'etre décrit peut être généralisé
en rempla~ant dans sa définition les séiquence9 de quatre informations binaires sudces3ives 0 par des séquenoes de n~1 in~ormations binalre~
25 succes~ives 0. Il peut également être modifié en décalant le3 impuls$ons positives repré3entant des informations binaires 0 n'appartenant pas à de~ séquencea de n+1 informationq binaires ~ucces~ive3 0, de la première à la deuxième moitié des moment~ binaires. Par ailleurs on peut interchanger les représentatlons des informations binaires 0 30 et 1 ou remplacer les impulsiQns positives par des impulsions négatives.
La récupération du rythme est aisée car le signal obteru comporte au moins une transitlon par moment binaire. Elle peut ~e faire par f`iltrage autour de la fréquence de rythme ou par synchronlsation d'un oscillateur fonctionnant à la f`réquence de rythme sur les tran~l-35 tions de 0 à 1 du signal.
7~7~
Le oodage binaire qui vient d'être décrit pré~ente les mêm~sredondances qu'un oode bipolaire HDBn ce qui, d'une part~ simpllfie les opérations de transcodage par rapport au oode HD~n et ce qui, d'autre part, permet d'as~urer la continuité de la surv2illance des erreurs de codage dara le~ systèmes de tran~mls3ion où il est utilisé pour relier des Jonction~ codées en HD~n. Pour illustrer cette dernièrs propriété, on va décrire plu~ ~pécialement un codeur fonctionnant à partir du HDB3 et un décodeur abouti~sant au HDB3.
Pour obtenir un codeur fonctionnant à partir des information3 binaires elle9-mêmea il suffira de ~aire précéder le codeur que l'on va décrire d'un codeur HDB3. De même pour obtenir un décodeur fourni3sant le3 informations blnaires elles-mêmes il suffira de faire ~uivre le décodeur que l'on va décrire d'un décodeur HDB3. Le codeur et le décodeur ~DB3 ne seront pas détaillés car lls font parti~ de l'art connu. De9 exemple3 en sont décrits9 notamment, dans l'article de T.A.
MOORE intitulé : n Digital transmi3sion code3 : properties o~ HDB3 and related ternary codea with referen~e to broadcast ~ignal di3tri-bution "paru dans la revue : "The ~adio and Electronic Engineer"
vol.44 n 8 août 1975 pages 421 à 425.
La f~gure 2 représente le schéma d'un codeur fanctlonnant à
partir d'lnformation3 binaires cadencéec~ préalablement mises 30us ~orme HDB3 et du signal d'horloge as~oci.é défini~sant les moment~
binaires oocupés par ce3 informations. Ce codeur comporte :
- un discriminateur 1 dont l'entrée corre~pond à l'entrée signal A
du codeur et qui sépare lec~ impulsions du 3ignal d'entrée en ~onction de leur3 polarité3 et les reRtitue sous une seule polarité ~ur deux orties distinctes l'une B réservée aux impulsions de polarité d'origine po~itlve et l'autre C réservé0 aux impulsions de polarité d'origine négative, - un double circuit de mise en forme 2 connecté aux sorties B et C
du discr~miDateur 1 et à une entrée horloge ~ du codeur, qui, 90u9 l'action du signal d'horloge, élargit les impul3ion3 presentes sur les sorties B et C du disoriminateur l et leur donne un rapport cyclique 1/1 avant de le4 délivrer sur deux sorties D et E distlnctes, l'une D réser~ée aux lmpulsions de polarlté d'origlne positive, l'autre E aux lmpulslon~ dc polarlté d'orlgine négativs, _ 9 ~ 7~3 - un oircuit "porte" 3 oonnecte aux sortles D et E du double olrcuit de mise en forme 2 et à l'entrée d'horloge H du codeur~ qui, SOU9 l'action du signal dlhorloge émet des impul3ions de rapport cyclique 1~2 en l'ab~ence d~impul3ion~ sur le3 30rties D et E du double circuit de mi3e en forme 2 - et un circuit sommateur 4 connecté à la sortie G du clrcuit "porte'l 3 et à la 90rtie D du double circuit de ml~e en forme 2, qui délivre le ~ignal de ~ortie du codeur.
Le di3crlminateur 1 comporte deux comparateur3 5 et 6 conneotés l'un 5, par son entrée non inver3euse, à l'entrée signal A du codeur et par ~on entrée inver3euse à une source de tension de référence po~itive et l'autre 6 par son entrée inver3eu~e à l'entrée sigral A du codeur par son entrée non inverseu3e à une source de ten~lon de raférence négatire, les tension3 de référence po3itl~e et négative étant, en valeur ab30lue, inférieure3 aux amplitudes de3 impul~ions du 3ignal d'entrée codé en HD~3.
Le double circuit de mise en forme 2 comporte deux bascule~
de type D 7 et 8 oonnectée3 par leur entrée de donnée~ l'une 7 à la sortis B du di~criminateur 1 et l'autre 8 à la sortie C de ce dernier~ et par leur entrée d'horloge à l'entrée d'horloge H
du codeur.
Le circuit 3 comporte une porte logique "non ou" 9 à deux entrees connectée~ aux deux 30rtie3 D et E du double circuit de mi3e en forme 2 et une porte logique ~et" 10 à deux entrées l'une oonnectée à la sortie F de la portc logique "non ou" 9 l'autre à l'entrée d'horloge H du codeur.
Le oircuit 30mmateur 4 oomporte une porte logique "ou" à deux - entrées connectée3 l'une à la sortie D du double circuit de mise en forme 2 et l'autre à la sortie G du circuit "porte" 3.
Le codage à partir d'un ~ignal ~ous ~orme HDB3 e3t plu3 simple qu'à partir des lnformation~ binalre~ elle~-meme~ car un certain ~ombre d'opération3 néoe~saires au codage 30nt faites lors de la mise en forme en HD~3 notamment la dlstinction entre les information3 binaires 1 en fonction de leur rang pair ou impair et la détermination de3 premi~r0 et dernièra lnrormations d~una séquence de quatre informa-tlons binaires succes3ives 0 y compris le~`viol3 de la regle de l'alternance. Il e3t obtenu selon la règle 3uivante :
l o ,~ t-~ ~ 3 - une impulsion positive du signal d'entrée 90U9 forme HDB3 est élargie de manlère à occupar tout un moment binaire, - une impulsion négative du 3ignal d~entrée 30U9 ~orme HD23 est ignorée - et une absence d'impul~ions pendant un moment binaire du signal d'entrée 30U9 forme HDB3 est tran3formée en une impulsion occupant la premlere moltié d'un moment binaire. Cette règle est blunivoque.
L'application de sa réciproque permet de retrouver au déoodage u~
slgnal en tout point identique à celui qui a été codé. Elle rend par conséquent posslble la 3urYeil'ance à la réception dea erreurs da tran~mission affectant le sienal d'émission codé en HDB3.
Le codeur applique la règla précédente avec un retard d'un demi-moment binaire. Les impulsions positives du signal d'entrée du codeur~ après avoir été détectées par le discriminateur 1, sont retardées d'un demi-moment binaire et chargées par la bascule 7 qui e3t active 3ur les front3 montant~ de ~on ~ignal d'horloge puis transmi~e~ à la sortie du codeur par la porte logique "ou't 4. Les impulsions négatives du slgnal d'entrée du codeur~ après avoir été
détectée3 par le discriminateur 1 sont retardées d'un demi-moment binaire et élargies par la bascule 8 qui est active sur les fronts montants de son signal d'horloge, puls utilisées pour bloquer le cirouit ~porte" 3 sans être transmises à la sortie du codeur. L'ab3ence dtimpulsions pendant un moment blnaire du signal dtentrée du codeur se traduit avec un retard d'un demi-moment binaire par une absence d'impul3ion aux gortles B et C de~ ba~cule~ 7 et 8 détectée par la porte logique "non ou" g qui débloque la porte logique "et~ 10.
Cette dernière permet alors la tran~mis~ion, en sortie du codeur, par l'intermédiaire de la porte lo~ique "ou" 4, d'une lmpulsion d'horloge qui, oompte tenu d'un demi-moment binaire de retard dû
à la basoule 7, se trouve être dans la premlère moitié d'un moment binaire du signal de sortie du codeur.
Les diagrammes de la figure 3 représentent la forme des sieraux en différents polnts du codeur. En tete de ceux-cl on a représenté
la ~équence d'lnformations binaires a reprise de la figure 1. Les autres diagramme3 30nt lndexés sur la gauche par des lettres maJuscules reprlses du schema de la figure 2 et repérant sur oe dernier le9 7 ~
points où sont disponible~ le9 31gnaux représentés. La forme du slgnal appliqué à l'entrée A du codeur est celle d7un slgnal en HDB3 corre~pondant à la séquence d'information3 binairs3 a dans l'hypothè3e où le viol précédant la dlte ~équence était négatlP, hypothèse pour laquelle on obtient avec le procédé de transmlsslon précédemment décr$t un signal dont la forme e~t représentée en b à la figure 1.
La courbe repré~entant le signal en qorti~ I du codeur corre~pond à la courbe b de la figure 1 à un retard d'un demi-moment binalre prè~.
Un déoodeur adapté au signal délivré par le codeur précédent e~t représente à la figure 4 à l'exception de son clr¢uit de récupé-ration d'horloge. On di~tingue ~ur cette figure :
- une porte loglque 'tet~ 11 à deux entrée~ l'une constituant celle celle du décodeur et l'autre étant connectée à la ~ortis H d'un circuit de récupération d'horloge.
- une porte logique "non ou" 12 à deux entrées connectée~ en parallèle sur celles de la porte logique "et" 11, - un circuit à retard 13 connecté à la qortie ~ de la porte logique "non, ou~ 12 apportant un retard égal à un demi-moment binaire - et un amplificateur différentiel 14 dont l'entrée inverqeuse eqt c,onnectée à la sortie J de la porte logique "et" 11 et dont l'entrée non inverseuse e~t connectée à la sortie M du clrcuit à retard 13.
Le circuit à retard l3 comporte une bascule de type D 15 aotive sur les fronts de montée de son signal d'horloge et une porte logique "et"
à deux entrée3 16. La ba3cule de type D 15 est connectee par ~on entrée de données à la sortie K de la porte logique "non ou" 12 et par son entrée d'horloge à la sortie H du circuit de récupération d'horloge. La porte logique "et" l& à l'une de qe~ entrees connectée à la sortie non inversée de la bascule de type D 15 et l'autre à
la 30rtie H du circuit de récupération d'horloge.
Le clrcuit de récupératlon d'horloge ronctlonne à partir du signal d'entrée du décodeur. Il peut être réallsé~ comme repré~enté
à la figure 6~ à l'aide dlun amplificateur à tran~istor ohargé par un circult oscillant L C à coefficient dP surtension élevé et accordé
sur la rréquence d'horloge? st ~uivi par un amplificateur de mise en forme rectangulaire à deux sorties complémentaires l'une H déllvrant ~s~
un signal d'horloge récuperé dont le~ frotlts mon~ants co~noident avec ceux du signal d'entrée du décodeur o'est-à-dire avec le début des moments binalres et l'autre H délivre un ~lgnal d'horloge réoupéré
et inversé don~ les ~ron~ descendants coIncident avec les fronts 5 montants du si~nal d'entrée du décodeur.
La déoodage ~'effectuo selon la règle inver~e appllquée au oodage :
- une impul~ion s'étendant sur tout un moment binaire est transformée en une impulsion positlve oocupant la premlère moitié du moment 10 binalre, - une ab3ence d'lmpulsion pendant tout un moment binaire est transformée en une lmpul~ion négative occupant la première moitié du ~oment binaire - et une impulaion pendant la premlere moitié d'un moment binaire est ignorée.
Les impulsions occupant tout un moment biraire du 3ignal d'entrée du décodeur sont repérable3 par leur présence dans la deu~ième moitié
d'un moment binaire et sont déteotées de cette manière à l'aide de la porte logique "et" 11, aveo un retard d'un demi-moment binaire.
Les moments binaires sans impulsion dans le signal d'entrée du décodeur sont repérables par l'absence d'impulsion dans leur première moit~é et sont détectés de cette façon à l'aide de la porte logique "non ou" l2 san~ aucun retard.
Le circuit à retard 13 permet de ~Iynchroni3er les détections des impulsions et des absen~e3 d'impul~ion occupant tout un moment binaire. La bascule de type D 15 activae au milieu de chaque moment binaire par le signal de récupération d'horloge disponible en H
effeotue cette synchronisation en apportant un retard d'un demi mo~ent binaire aux impulsions délivrées par la porte logique "non ou" 12. La porte logique ~et" 16 callbre les impulsions déllvrée3 par la bascule de type D 15.
L'ampll~icateur dif~érentiel 14 délivre un 3i~nal blpolaire dont les impulsions positive~ correspondent à celles délivrées par la porte loglque ~et" 12 et dont le3 impulsions négatives correspondent au~ lmpulsion~ positlves délivrées par le circuit à retard 13.
- 13 ~ ~7~
Les dlagramme~ de la flgure 5 repré~entent la forme de3 sienaux en dl~rérents points du décodeur~ Ils ~ont lndexés sur la gauche par de~ lettres maJuscule~ reprise~ sur le schéma de la figure 4 et repérant sur ce dernler le3 points où ~ont dlqponibles les signaux représentés. Le signal d'horloge récupéré diqponible en H présente, comme le ~ignal d'horloge utili~é au codage, un front de montée au milieu de chaque moment binaire~ La forme du signal appliqué
à l'entrée I du décodeur e~t celle du signal de ~ortie du codeur repré~enté ~ous la meme indexation dans la ~igure 3 et obtenu à
partir d'un 3ignal ~ous forme HDB3 appliqué à l'entrée du codeur et représenté en h à la figure 3. Il donne lieu, en ~ortie du décodeur, à un signal bipolaire dont la forme représentée en S à la rigure 5 corre~pond à celle du signal dtentrée du codeur représentée en A
à la figure 3 à un retard d'un demi-moment binalre près.
La figure 7 représente le schéma d'un dispo~itif de régénération utilisable pour remettre en forme le s~gnal délivré par le codeur représenté à la flgure 2. Ce di~positif de régénération e~t, comme le décodeur précédent, représenté sans ~on circuit de récupération d'horloge. On distingue sur cette figure :
20 - un circuit à retard 17 connecté à la sortie H d'un circuit de récupéra-tion d'horloge non représenté, retardant le signal d'horloge récupéré
d'une durée in~érieure à un demi-moment binaire à un multiple près de moment binaire, - un circult de mise en forme 1~ placé en entrée du dispositif de 25 régénération, - un premier circuit d'échantillonnage 19 connecté par une entrée d^échantillonnage à la sortie du circuit de mise en forme 18 et par dea entraea de commande d'échantillonnage aux ~orties H et a, du circult de récupération d'horloge et du circuit à retard 17, assurant 30 un échantillonnage du qignal à régénérer sur un court instant avant la ~in de la première moitié de chaque moment blnaire~ après une transltlon de la ver~lon retardée du ~ignal d'horloge recupéré, - un deuxlème circuit d'échantlllonnage 20 connect~ par une entrée d'échantlllonnage à la sortie du circuit de mi~e en rorme 18 par 35 des entrées de commande d'éohantillonage aux sortie~ H et Hl du circuit de recupération d'horloge et du clrcult à retard 17, a~surant un - l4 ~ 7~3 échantillonnage du 3ignal à régénérer sur un court inatant avant la fin de la première et de la deuxlème moitiés de chaque moment binalre aprè~ ~ne tran3itlon de la ver3ion retardée de l'horloge récupérée 5 - et une bascule bistable 21 dont l'entrée de remise à un e~t connectée à la sortie P du premier circuit d'échantillonnage 19 et dont l'entrée de remise à zéro est connectée à la sortle 0 du deuxième clrcuit d'échantillonnage 20.
Le oircuit de récupération d'horloge fonctionne à partir du 10 ~ignal à régénérer. Il peut être identique à celui représenté à la fi~ure 6. Mais la sortie utilisée est la sortie H sur laquelle e~t disponible un ~ignal d'horloge présentant des frontA montant~ coincidant avec ceux du signal à régénérer.
Le circuit à retard peut être constitué~ comme représenté 3ur 15 la figure 9, par une inductance 30 connectée en série entre son entrée et sa ~ortie et par une capacité variable 31 di~posée entre Ya sortie et la ma~se, la capacité 30 et l'inductance 31 formant un circuit osoillant serie accordé au voi~inage de la fréquence d'horloge. Il est alors complété par des diodes d'écrètage 32 et 33.
Le premier circuit d'échantillonnage 19 réali~e la fonction logique "etn. Il comporte une première porte logigue "et" 22 à deux entrées l'une connectée à la sortie H du circuit de récupération d'horloge l'autre à la sortie H1 du circuit à retard 17 et une deuxième porte logique "et" 23 à deux entrées connectées l'une à la ~ortle X
25 de la première porte logique "et" 22~ l'autre à la sort~e N du circuit de mise en forme 18.
L~ deuxième circuit d'échantillonnage 20 comporte une première porte logique "non ou exclusif" 24 à deux entrées l'une ¢onnectée à la 30rtie H du circuit de récupération d'horlo~e l'autre à la ~ortle H
30 du circuit à retard 17 et une porte logique "et" à deux entrée~ 25 l'une connectée à la sortie Z de la porte logique "non ou exclusif" 24 et l'autre connectée par l'intermédialre d'un inverseur à la ~ortie N
du circuit de mise en forme 18.
La bascule bi~table 21 est une ba3cule R S connectée par qon 35entrée de remi3e à 1 à la sortle P de la pcrte loglque "et" 23 et par son entrée de remlse à 0 à la sortie 0 de la porte logique ~et" 25.
Elle délivre le 3ignal régénéré ~ur 3a sortie non inver3ée SR.
On di3tingue également ~ur le ~chéma de la figure 7 une ba~cule de type D 26 connectée par son enkrée donnée3 à la 30rtle H du circuit d'horloge et par son entrée d'horloge à la sortle Z de la porte logique "non ou exclu~if" 24. Cette bascule 26 ~ournit sur sa ~ortie non lnversbe H~ un slgnal d'horloge ~ynchrone avec le signal régénére disponible à la ~ortie SR de la ba3cule RS 21.
La régénération du ~ignal con~iste à synchroniser ~es transition~
3ur la ver~lon retardée du signal d'horloge récupéré. Cette synchronisa-tion est effectuée à l'aide de la bascule RS 21 dont les tran3itlonsde O à 1 sont commandées, sa sortie non inver~ée étant au nlveau logique 0, par l'apparition d'un nlveau logique 1 en 30rtie du premier circuit d'échantillonnage 19 et dont le~ transition~ de l à 0 sont commandées? sa sortie non inversée3 étant au niveau logique 1, par l'apparition d'un niveau logique 1 en 30rtie du deuxième circult d'échantillonnage 20.
Une tran3ition de O à 1 du 3ignal délivré par le codeur de la figure 2 ne peut se produlre qu'au début d'un moment binaire.
Pour la régénérer il su~fit d'effectuer un échantillonnage dan3 la première moitié de chaque moment blnalre après la transitlon de O à 1 de la version retardée H1 du 3ignal d'horloge récupéré
o'est-à-dire pendant le~ in3tants où le signal d'horloge récupéré H
et sa ver~ion retardée H1 sont slmultanément au nlveau logique 1.
L'ordre d'échantillonnage est alorq délivré par la porte logique "et" 22 et l'échantillonnage est ef~ectué par la porte logique "et" 23.
Une transition de 1 à O du ~ignal délivré par le codeur de la ~igure 2 peut se produire au début ou au milieu d'un moment binaire.
Pour la régénérer 11 faut ef~ectuer un échantillonnage dans la première et la deuxième moitié~ de chaque moment blnaire aprè~ chaque transition de la version retardée H1 du ~igral d'horloge récupéré c'est-à-dire pendant le3 in~tant~ où le qlgnal d'horloge récupéré H et sa version retardée H1 30nt slmultanément dans le même état logique. L'ordre d'~chantlllonnage est alors déllvré par la porte loglque "non ou exclu~if" 2 et l'échantillonnage est effectué par la ports logi~
que "et" 259 la valeur de l'échantillon etant complémentée par un inverqeur pour une commande correcte de la ba~cule RS 2l.
- 16 ~ 73 Afin de limiter au maximum l'influence des paraaite~, la durée des échantillon3 est réduite au minimum compatible au bon fonctionne~ent de la baacule RS 21 en aJuatant le retard apporté par le clrcuit à retard 17 à une valeur inférieure mai~ proche d'un deml-moment blnalre.
Les diagrammes de la figure 8 repre~entent la forme des signaux en di~érents pointq du diapositi~ de régénération. Ila 30nt indexéa ~ur la gauche par deq lettre~ ma~uscules repri3es sur le achéma de la flgure 7 et repérant sur ce dernier les polnts où sont disponibles les ~ignaux repréaentes.
La rlgurs lO repréaentQ le ~chéma d'un détecteur d'erreurs utilisable pour la 3urveillance du aignal délivre par le codeur décrit en regard de la figure 2. Le détecteur d'erreur est représenté
aans aon circuit de récupération d'horloge. Il comporte outre ce dernier - une porte logique "et" 39 à deux entrées l'uae I conqtituant-celle du détecteur d'erreur3, l'autre étant connectée à la sortIe H d'un circuit de récupération d'horloge~
- une porte logique "non ou" 40 à deux entréea connectées en parallèle sur celles de la porte logique ~et" 39) u~ circuit à retard 41 connecté à la sortie de la porte logique "non ou" 40 et à celle H du circuit de récupération d'horloge~ apportant un retard d'un demi-moment binaire aux impul~ions délivrées par , la porte logique ~non ou" 40, _ un circuit doubleur de fréquence 42 connecté à la aortie H du circuit de récupération d'horloge, ~ un regiatre à décalage bidirectionnel 43 à quatre étagea A, B, C, D
ayant une entrée horloge C1 connectée à la ~ortie du clrcuit doubleur de fréquence 42, des entrées parallèles de données a, b pour les étage~ A et B, et une entrée série de donnéea R pour décalage à
droite portées au niveau logique 1, des entrées parallèles de données c~
d pour les étages C et D, et une entrée aérie de donnéea L portéea - au niveau logique 0, une entr~e de commande de décalage à droite So activée par le slgnal de la porte logique "et" 39 et une entrée de c-ommande de décalage à gauche S1 act~vée par le signal de sortie du cir¢ult ~ reta~d 4l - et un circuit logique 44 détectant les débordements à droite et à gauche du registre à décalage 43 ain~i que plu9 de deu~ décaloges dans le même sens à l'intérieur de ce dernier et délivrant en répon~e un 3ignal d'erreur utill3é accesqoirement pour la remise à l'état initlal du regi3tre à décalage 43.
Le circuit de récupération d'horloge peut être identique à
celui décrit précedemmen~ relativement à la figure 6. La sortie utilisée e~t, co~me dans le cas du décodeur, la sortie H sur laquelle est disponible un signal d'horloge récupéré pré~entant des tran~itions de 0 à 1 au mllleu de3 momen~s binaires associé3 aux informations contenueA dans le signal applique à l'entrée I du détecteur d'erreurs.
Le circult à retard 41 peut être réali3é, comme celui 13 du décodeur repr0senté à la figure 2.
Le circuit doubleur de fréquence 42 peut être réali~e à l'aide d'une porte logique "non ou exclusif" à deux ertrées connectées à
la sortie H du clrcuit de récupération d'horloge, l'une directement, l'autre par l'intermédiaire d'un circuit à retard introdui3ant un délal égal à UD demi-moment binaire. Il délivre un signal rectangulaire présentant des transitions de 0 à 1 au milieu de chaque moment binaire.
Le registre à décalage bidirectionnel 43 à quatre étages est un circuit intégré de technologie TTi oonnu sous le numéro 74 194.
Il présente deux entrée~ de commande de décalage S0 et Sl qui permettent de bloquer le regi3tre lorsqu'elle3 30nt toutes deux au niveau logique 0, d'autori~er les décalages à droite lorqque l'entrée de commande S0 e~t au niveau logique 1 et l'entrée de com~ande S1 est au niveau loglque 0, d'autoriser les décalages à gauche lorsque l'entrée de commande S1 est au niveau logique 0 et l'entrée de commande S1 au niveau logique 1 et de permettre le chargement de3 étages du registre par ses entr~eq parallèles de données a, b, c, d lor~qu'clles sont 3 toutes deux au nlveau loglque 1.
Le circuit logique 44 comporte trois portes logiques "non et" 45, 46 et 47 utilisée~ pour la détection des débordements à droite et à gauohe du registre à décalage 43. La porte logique "non et" 45 à deux entrëes connectées l'une à la sortie de la porte logique "et" 39, l'autre à la 30rtle QD de l'étags D du registre à décalage 43. Elle déteote le~ présences simultanée~ d'un ordre de décalage ~ drolte et d'un niveau logique 1 en ~ortie de l'étage D du regl~tre à décalag~ 43.
La porte lo~lque "non et" 46 à deux entrées connectées l'une à la sortie du circuit à retard 41 l'autre à celle QA de l'étage A du regi~tre à décalage 43 par l'intermédiaire d'un inverseur 48. Elle détecte le~ présences simultanées d'un ordre de décalage à gaucha et d'un niveau logique 0 en 30rtie de l'étage A du registre à décalage 43.
La porte loglque "non et" 47 à deux entrées connectées l'une à la sortie de la porte logique "non et" 45 l'autre à la ~qortie de la porte logique "non et" 46. Elle émet en sortie un niveau logique 1 dè3 l'apparitian d'un débordement à droite ou à gauche du registre à décalage 43.
` Le clrcult logique l14 comporte égàlement quatre bascules RS 49, 50, 51 et 52 à entrées complémentées utili~ées pour mémoriser le~ tran3ition3 de 1 à 0 des étages A et ~ du registre à décalage 43 et celle~ de 0 à l des étages C et D de ce dernier. La bascule RS 49 à 30n entrée complémentée S portée au niveau logique 1 grâce à une résistance qui la relle à une 30urce de tension positive +V et oonnectée par l'intermédialre d'une capacité à la sortle QA de l'étage A du regl~tre - à décalage 43. une tran~ition de 1 à 0 de l'étage A provaque, par l'intermédlaire de la capacité, une lmpul~ion négative sur l'entrée complémentée S de la bascule RS 49 dont la sortie pa~qe au niveau logique 1 si elle ne l'était pas déJà. Une transition de 0 à 1 de l'étage A n'a pa3 d'effet. La bascule ~S 50 connectée de manière analogue à la ~ortie QB de l'étage B du registre à décalage 43 se déclenche uniquement ~ur lea transition~ de 1 à 0 de ce dernier étage.
La bascule RS 51 a son entrée complémentée S précédée d'un inver3,eur 53 dont l'entrée est portée au niveau logique 0 par une réqi~tance qui la relie à la ma~se et connectée par l'intermédiaire d'une capacité
à la Qortie Qc de l'étage C du regi~tre à décalage 43. Une tran~ition de 0 à 1 de l'étage C provoque~ par l'intermédialre de la capacité, l'applicatlon d'une impulsion positive à l'entrée de l'lnverseur 53 qui déclenche la basoule RS 51 dont la sortie passe au niveau logique 1 ~i elle n'y étalt pas déJà. Une tran3ition de 1 à 0 de l'étage C
n'a aucun effet. La bascule RS 52 connectée de manière analogue à
la sortie QD de l'étage D du regi~tre à décalage 43 3e dPclenche unlquement 3ur les transitlons de 0 à 1 de ce dernler étage. Les -- 19 ~ L~7/~73~
sortle~ de ces quatre bascules 49, 50, 51 et 52 sont connectées à
un cirouit forme de trois porte~ logiques I'non et'9 53, 54~ 55, qui détecte la présence d'un niveau logique 1 sur les sorties de trols d'entre elles. La porte logique ~non ett' 53 a trois entrees connectées aux sorties des bascules RS 119, 50 51. Sa sortie ne pa3se au ni~eau logique 0 que dan~ les ca3 où les sorties des bascules RS 49,50 51 sont toutes au niveau logique 1. La porte logique 'Inon et" 54 a trois entrées connectées aux sorties de~ bascules RS 50, 51, 52. Sa sortie ne passe au niveau logique 0 que dans le cas où les sorties de~ bascu-les RS 50, 51, 52 sont toutes au niveau logique 1. La porte logique '~nonet" 55 a deux entrées oonneotée~ l'une à la ~ortie de la porte logique "non et" 53 l'autre à la la sortie de la porte Logique "non et'l 54.
Etant donné qu'à l'état initial le registre à décalage 43 a ses étages a et b portés au nireau logique 1 et se~ étages c et d portés au niveau logique 0, la porte logique "non et~ 54 émeS en ~ortie un niveau logique 1 dè~ que les sorties de troi~ au moins de3 quatre étage~
du registre à décalage 43 ont changé de niveau.
Les ~orties des portes logiques "non et" 47 et 55 sont reliées par une porte logique "ou" 56 à l'entrée de données d'une bascule de type D 57 et, par l'intermédiaire de deux portes logiques ~ou" 58 et 59 aux entrées de commande de décalage du registre à décalage 43. La bascule de type D 57 a son entree d'horloge connectée à la sortie du doubleur de ~réquenoe 42 et '3a sortie non inversée connectée à oelle du détecteur d'erreurs et également aux entrées complémen-25 tées R des ba~cules RS 43,50951 et 52.
Le détecteur d'erreurs qui vient d'être décrit surveille l'alter nance dans le signal des impul~ion~ occupant tout un moment binaire et des moments blnaire3 san3 impul~ion. Il se déclenche lorsque cette alternance n'est pas respectée au niveau de3 v1019.
La porte logique "et" 39 placée en entrée joue un rôle analo~ue à oelle 11 plaoée en entrée du décodeur représenté à la ~igu`re 4.
Elle permet de détecter les moment~ binalres ocoupés entièrement par une lmpulsion et émet dans ces cas une lmpulsion occupant la deuxlème moitlé des moments binalre~ con~idérés.
La porte logique "non ou" 40 également placée en entrée a le même rôle que celle 12 placée en entrée du décodeur représenté à
- 20 ~ 7L~7 3 la figure 4. Elle permet de détecter le3 moments binaires sans impul-~ion et émet dan~ ces caa des impulsion3 occupant la premlère moltié
des moment~ binaires considérés. Ces lmpulsions 30nt replacéea dans la deuxiame moitié des moment~ binaires par le circuit a retard 41~
Cela permet de laisser libre lapremlère moitié de chaque ~oment binaire pour,comme on le verra ultérieurement, d'éventuelleq remises à zéro des bascules ~S 49, 50, 51~ 52 et remi~es à l'état initial du registre à décalage 43.
L'apparition, dans le signal d'entrée du détecteur d'erreurs, d'un moment blnaire tout entier occupé par une impulsion provoque au milieu de la deuxième moitié de celul-cl, un décalage vers la droita du registre à décalage 43. Gelle d'un moment binaire sans lmpulsion provoque au milleu de la deuxième moltié de celui-ci5 un décalage vers la gauche du registre à décalage 43. Celle d'un moment binaire dont seule une moitié e3t ocoupée par une impulsion n'a aucun effet et il n'en sera pas fait mention dans la suite.
Pour expliciter le fonctionnement du registre à décalage 43 on se place après une remise à l'état initial de ce registre à déca-lage 113 et une remise à zéro des bascules RS 49, 509 51, 52.
En l'absence de viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs, un moment binaire occupé tout entier par une impulsion ~uccède à un moment binaire sans impulsion ou inversement. Il en résulte pour le registre à decalage ll3 des décalages, .alternatlvement droite et gauche ou irversement qui se traduisent.
par de~ basculement~ en~re le~ niveaux logique~ 1 et O pour un de~
étage~ B et C du registre à décalage 43 et par le passage au niveau loglque 1 de la bascule RS a~sociée dès le premier basculement.
On suppo~e p`our la 3ulte du raisonnement qu'il s'agit de l'étage B.
L'apparition du premier viol de la règle de l'alternance dan~
le signal d'entrée.du détecteur d'erreurs produit deux décalages successlfs de même sens dans le re8istre à décalage 43. Cela a pour e~fet d'une part de changer l'étage du registre à décala3e 43 dont la sortie est susceptible de basculer entre les nlveaux logique~ O
et 1 lor~ de la détection ultérieure de moments blnaires occupés entièrement par de~ lmpulsions et de~ moment~ binaire~ ~ans lmpulsion ~e succadant de manlère alternée, cet étage devenant dans l'hypothè~e
2 1 -- ~ r~ ~7 ~
considérée et selon 1~ sen3 des deux decalageq succe~ifs, ~oit l'stage A ~oit l'étage C et d'autre part de faire pa~ser au nlveau logique 1 la sortle de la bascule RS associée au nouvel étage soit l'étage A soit l'étage C.
L'apparition d'un deuxième viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs peut avoir trols e~fets diqtinctq.
Elle peut tout d'abord produire deux décalages suoce3si~s de qens oppo~é~ à ceux provoqués par le premier viol. C'est le cas où la règle de 19alternance est re~pectée au niveau des viols, le premler se manifestant par deux moments blnalres chacun oqcupé tout entier par une impulsion et le deuxième se manife~tant par deux moments binalres sans lmpulsion ou réciproquement. Il n'y a alors pas d'arreurs. Le~ décalages produits par le deuxlème viol dans le registre à décalage 43 annulent les effets des décalages produits par le premier viol et l'étage B redevlent celui dont la sortie bascule entre les niveaux loglques 0 et 1. Le détecteur d'erreurs n'émet aucune impulsion.
Elle peut également produlre deux décalages successi~s de meme sens que ceux provoqués par le premier viol alorq que l'étage dont la sortle avait changé de niveau à la suite du premier vlol était l'étage C. Ces deux décalages successifs de même sens que ceux provoqués par le premier viol montrent que la règle de l'altern~nce n'est pas respectée et qu'il y a une erreur. Ils ont pour e~Pet de faire baqculer la sortie du registre D du niveau logique 0 au niveau logique 1 ce qul entraine le basculement de la bascule RS 52 dont la sortie pas3e au niveau logique 1. Le3 sorties des trois basculeq RS 50, 51, 52 sont alors au niveau logique 1 ce qui fait passer la sortie de la porte logique "non et n 55 et celle de la porte logique l'ou" 5~
au niveau Iogique 1. Ce dernier provoque au milieu de la première moitié du moment binaire suivant celui où se produit le deuxieme viol ( in~tant correspondant à l'apparltion d~ la première transltlon de 0 à 1 dans le signal déllvrs par le clrcuit doubleur de rréqllence 42 suivant l'apparltion du niveau logique 1 en sortie de la porte logi-que "ou'l 56) d'une part la remise ~ l'état initial du registraà déoalage 43 et d'autre part 1~ passage au niveau logique 1 de .
- 22 - ~ ~ ~7~
la ~ortie de la bascule de type D 57 qui commande la remise à zéro des ba3cule~ R5 49, 50, 51, 52 et par conséquent la dlsparition du niveau logique l en sortie de la porte logique "ou" 56, disparltion qui provoque, au milieu de la deuxième moitié du ~oment binaire suivant celui où ~/est e~rectué le deu~ième viol, le retour au niveau logique 0 de la ~ortie de la baqcule de type D 57. L'erreur est don¢ signalée par l'émi~sion en ~ortie du détecteur d'erreur3 d'une impulsion de rapport cyclique 1t2 centrée sur le moment binaire qui suit celui où elle s'est produite.
L'apparition du deuxième viol peut également produire deux décalage3 suoce~sif~ de même ~ens que ceux provoqués par le premier viol alors que l'étage dont la sortie avait changé de niveau à la sulte du premier vlol était l'étage A. Comme précédemment ces deux décalages succassif~ de même sen~ que ceux provoqués par le premier 15 viol montrent que la règle de l'alternance n'est pas respectée au niveau des viol~ et qu'il y a une erreur mai~ leurs e~fets 3ur le reglstre à décalage 43 sont différents. Avec le~ hypothèses adoptée~
les deux décalages succes3ifs sont des décalages à gauche. Le premier fait apparaitre des niveaux logiques 0 sur les sorties de tous les 20 étage9 du registre à décalage 43. Le deuxième ne modifie pas ces niveaux car le registre à décalage 43 subit un débordement sur la gauche. Mais la commande appliquée en S2 ayant entra~né ce décalage bloque la porte logique "non et" 46 ce qlui fait pas~er la sortie de la porte logique "non etn 47 et celle de la porte logique nOu" 56 25 au niveau logique 1 dè~ l'apparition du deuxième viol. Ce niveau logique 1 provoque, au m11ieu de la deuxième moltié du mo~ent binaire où se produit le deuxlème viol (instant corre~pondant à la première trarsition de 0 à 1 du signal délivré par le doubleur de fréquence 42 après l'apparitlon de ce niveau logique 1), dlune part la remise 30 à l'état initial du registre à décalage 43 et par conséquent la disparition de ce niveau logique 1 et d'autre part le pa~age au niveau loglque 1 de la bascule de type D 57 qui commande la remise à zéro des basoules RS 4g9 50~ 5l et 52. La disparition du niveau logique 1 en sortle de la porte logique "ou" 56 à la suite de la 35 remi~e à l'état inltlal du regi~tre à décalaee 43 provoque le retour au niveau loglque 0 de la sortie de la bascule de type D 57 au milleu .
'7~73 de la premlcre moitié du moment binalre qui ~uit le deuxleme viol, L'erreur e3t donc 31gnalée en 30rtie du détecteur par une lmpulslon de rapport cyclique 1/2 à cheval sur le moment blnalre où se produit le deuxième viol et sur le moment blnaire qui le ~uit~
Pour ~ynchroni3er le3 impul3ions is3ue~ du détecteur d'erreurs on peut di3poser entre la porte logique "non et" 47 et la porte loeique "ou" 56 un clrcult à retard apportant au 3ignal de ~ortie de la porte "non etn 47 un retard égal à un demi-moment blnaire.
On peut sans 30rtlr du cadre de l'invention modifier certalne3 di~position~ ou remplacer certains moyen3 par de~ moyen~ équivalents.
considérée et selon 1~ sen3 des deux decalageq succe~ifs, ~oit l'stage A ~oit l'étage C et d'autre part de faire pa~ser au nlveau logique 1 la sortle de la bascule RS associée au nouvel étage soit l'étage A soit l'étage C.
L'apparition d'un deuxième viol de la règle de l'alternance dans le signal d'entrée du détecteur d'erreurs peut avoir trols e~fets diqtinctq.
Elle peut tout d'abord produire deux décalages suoce3si~s de qens oppo~é~ à ceux provoqués par le premier viol. C'est le cas où la règle de 19alternance est re~pectée au niveau des viols, le premler se manifestant par deux moments blnalres chacun oqcupé tout entier par une impulsion et le deuxième se manife~tant par deux moments binalres sans lmpulsion ou réciproquement. Il n'y a alors pas d'arreurs. Le~ décalages produits par le deuxlème viol dans le registre à décalage 43 annulent les effets des décalages produits par le premier viol et l'étage B redevlent celui dont la sortie bascule entre les niveaux loglques 0 et 1. Le détecteur d'erreurs n'émet aucune impulsion.
Elle peut également produlre deux décalages successi~s de meme sens que ceux provoqués par le premier viol alorq que l'étage dont la sortle avait changé de niveau à la suite du premier vlol était l'étage C. Ces deux décalages successifs de même sens que ceux provoqués par le premier viol montrent que la règle de l'altern~nce n'est pas respectée et qu'il y a une erreur. Ils ont pour e~Pet de faire baqculer la sortie du registre D du niveau logique 0 au niveau logique 1 ce qul entraine le basculement de la bascule RS 52 dont la sortie pas3e au niveau logique 1. Le3 sorties des trois basculeq RS 50, 51, 52 sont alors au niveau logique 1 ce qui fait passer la sortie de la porte logique "non et n 55 et celle de la porte logique l'ou" 5~
au niveau Iogique 1. Ce dernier provoque au milieu de la première moitié du moment binaire suivant celui où se produit le deuxieme viol ( in~tant correspondant à l'apparltion d~ la première transltlon de 0 à 1 dans le signal déllvrs par le clrcuit doubleur de rréqllence 42 suivant l'apparltion du niveau logique 1 en sortie de la porte logi-que "ou'l 56) d'une part la remise ~ l'état initial du registraà déoalage 43 et d'autre part 1~ passage au niveau logique 1 de .
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la ~ortie de la bascule de type D 57 qui commande la remise à zéro des ba3cule~ R5 49, 50, 51, 52 et par conséquent la dlsparition du niveau logique l en sortie de la porte logique "ou" 56, disparltion qui provoque, au milieu de la deuxième moitié du ~oment binaire suivant celui où ~/est e~rectué le deu~ième viol, le retour au niveau logique 0 de la ~ortie de la baqcule de type D 57. L'erreur est don¢ signalée par l'émi~sion en ~ortie du détecteur d'erreur3 d'une impulsion de rapport cyclique 1t2 centrée sur le moment binaire qui suit celui où elle s'est produite.
L'apparition du deuxième viol peut également produire deux décalage3 suoce~sif~ de même ~ens que ceux provoqués par le premier viol alors que l'étage dont la sortie avait changé de niveau à la sulte du premier vlol était l'étage A. Comme précédemment ces deux décalages succassif~ de même sen~ que ceux provoqués par le premier 15 viol montrent que la règle de l'alternance n'est pas respectée au niveau des viol~ et qu'il y a une erreur mai~ leurs e~fets 3ur le reglstre à décalage 43 sont différents. Avec le~ hypothèses adoptée~
les deux décalages succes3ifs sont des décalages à gauche. Le premier fait apparaitre des niveaux logiques 0 sur les sorties de tous les 20 étage9 du registre à décalage 43. Le deuxième ne modifie pas ces niveaux car le registre à décalage 43 subit un débordement sur la gauche. Mais la commande appliquée en S2 ayant entra~né ce décalage bloque la porte logique "non et" 46 ce qlui fait pas~er la sortie de la porte logique "non etn 47 et celle de la porte logique nOu" 56 25 au niveau logique 1 dè~ l'apparition du deuxième viol. Ce niveau logique 1 provoque, au m11ieu de la deuxième moltié du mo~ent binaire où se produit le deuxlème viol (instant corre~pondant à la première trarsition de 0 à 1 du signal délivré par le doubleur de fréquence 42 après l'apparitlon de ce niveau logique 1), dlune part la remise 30 à l'état initial du registre à décalage 43 et par conséquent la disparition de ce niveau logique 1 et d'autre part le pa~age au niveau loglque 1 de la bascule de type D 57 qui commande la remise à zéro des basoules RS 4g9 50~ 5l et 52. La disparition du niveau logique 1 en sortle de la porte logique "ou" 56 à la suite de la 35 remi~e à l'état inltlal du regi~tre à décalaee 43 provoque le retour au niveau loglque 0 de la sortie de la bascule de type D 57 au milleu .
'7~73 de la premlcre moitié du moment binalre qui ~uit le deuxleme viol, L'erreur e3t donc 31gnalée en 30rtie du détecteur par une lmpulslon de rapport cyclique 1/2 à cheval sur le moment blnalre où se produit le deuxième viol et sur le moment blnaire qui le ~uit~
Pour ~ynchroni3er le3 impul3ions is3ue~ du détecteur d'erreurs on peut di3poser entre la porte logique "non et" 47 et la porte loeique "ou" 56 un clrcult à retard apportant au 3ignal de ~ortie de la porte "non etn 47 un retard égal à un demi-moment blnaire.
On peut sans 30rtlr du cadre de l'invention modifier certalne3 di~position~ ou remplacer certains moyen3 par de~ moyen~ équivalents.
Claims (2)
1. Dispositif de régénération adapté à un signal obtenu avec un procédé de transmission série d'informations binaires dans lequel chaque information binaire est trans-mise sous forme d'un signal élémentaire occupant un inter-valle de temps dit moment binaire, caractérisé en ce qu'il comporte:
un circuit de récupération d'horloge délivrant sur une sortie un signal d'horloge récupéré définissant les moments binaires associés aux informations contenues dans un signal à régénérer correspondant audit signal obtenu;
un circuit à retard connecté à une sortie du cir-cuit de récupération d'horloge et fournissant une version du signal d'horloge récupéré, retardé d'une durée inférieure à
un demi-moment binaire à un multiple près de moment binaire;
un premier circuit d'échantillonnage recevant sur une entrée d'échantillonnage le signal à régénérer, connecté
par des entrées de commande d'échantillonnage à ladite sortie du circuit de récupération d'horloge et à la sortie du cir-cuit à retard, assurant l'échantillonnage sur un court instant dans la première moitié de chaque moment binaire, après une transition de la version retardée du signal d'horloge récupéré;
un deuxième circuit d'échantillonnage recevant sur une entrée d'échantillonnage une version complémentée du signal à régénérer, connecté par des entrées de commande d'échantil-lonnage à ladite sortie du circuit de récupération d'horloge et à la sortie du circuit à retard, assurant l'échantillonnage sur un court instant dans la première et la deuxième moitiés de chaque moment binaire après les transitions de la version retardée du signal d'horloge récupéré; et une bascule bistable ayant une entrée de mise à un connectée à la sortie du premier circuit d'échantillonnage et une entrée de mise à zéro connectée à la sortie du deu-xième circuit d'échantillonnage et délivrant le signal régénéré.
un circuit de récupération d'horloge délivrant sur une sortie un signal d'horloge récupéré définissant les moments binaires associés aux informations contenues dans un signal à régénérer correspondant audit signal obtenu;
un circuit à retard connecté à une sortie du cir-cuit de récupération d'horloge et fournissant une version du signal d'horloge récupéré, retardé d'une durée inférieure à
un demi-moment binaire à un multiple près de moment binaire;
un premier circuit d'échantillonnage recevant sur une entrée d'échantillonnage le signal à régénérer, connecté
par des entrées de commande d'échantillonnage à ladite sortie du circuit de récupération d'horloge et à la sortie du cir-cuit à retard, assurant l'échantillonnage sur un court instant dans la première moitié de chaque moment binaire, après une transition de la version retardée du signal d'horloge récupéré;
un deuxième circuit d'échantillonnage recevant sur une entrée d'échantillonnage une version complémentée du signal à régénérer, connecté par des entrées de commande d'échantil-lonnage à ladite sortie du circuit de récupération d'horloge et à la sortie du circuit à retard, assurant l'échantillonnage sur un court instant dans la première et la deuxième moitiés de chaque moment binaire après les transitions de la version retardée du signal d'horloge récupéré; et une bascule bistable ayant une entrée de mise à un connectée à la sortie du premier circuit d'échantillonnage et une entrée de mise à zéro connectée à la sortie du deu-xième circuit d'échantillonnage et délivrant le signal régénéré.
2. Dispositif de régénération selon la revendica-tion 1, dans lequel le signal d'horloge récupéré délivré par le circuit de récupération d'horloge présente des transitions de 0 à 1 au début des moments binaires du signal à régénérer caractérisé en ce que le premier circuit d'échantillonnage est un circuit logique et recevant en entrée le signal à
régénérer, le signal d'horloge récupéré et sa version retar-dée et ne délivrant un signal de commande de remise à un à
la bascule bistable que lorsque le signal à régénérer, le signal d'horloge récupéré et sa version retardée sont simultanément au niveau logique 1 et en ce que le deuxième circuit d'échantillonnage est un circuit logique recevant en entrée une version complémentée du signal à régénérer, le signal d'horloge récupéré et sa version retardée et ne déli-vrant un signal de commande de remise à zéro à la bascule bistable que lorsque le signal a régénérer est au niveau logique 0 et que le signal d'horloge récupéré et sa version retardée sont simultanément au même niveau logique.
régénérer, le signal d'horloge récupéré et sa version retar-dée et ne délivrant un signal de commande de remise à un à
la bascule bistable que lorsque le signal à régénérer, le signal d'horloge récupéré et sa version retardée sont simultanément au niveau logique 1 et en ce que le deuxième circuit d'échantillonnage est un circuit logique recevant en entrée une version complémentée du signal à régénérer, le signal d'horloge récupéré et sa version retardée et ne déli-vrant un signal de commande de remise à zéro à la bascule bistable que lorsque le signal a régénérer est au niveau logique 0 et que le signal d'horloge récupéré et sa version retardée sont simultanément au même niveau logique.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000410543A CA1147473A (fr) | 1979-01-30 | 1982-08-31 | Dispositif de regeneration adapte a un signal obtenu avec un procede de transmission serie d'informations binaires |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7902262 | 1979-01-30 | ||
| FR7902262A FR2448262A1 (fr) | 1979-01-30 | 1979-01-30 | Procede de transmission serie d'informations binaires et dispositifs pour sa mise en oeuvre |
| CA000344612A CA1155960A (fr) | 1979-01-30 | 1980-01-29 | Procede de transmission serie d'informations binaires et dispositifs pour sa mise en oeuvre |
| CA000410543A CA1147473A (fr) | 1979-01-30 | 1982-08-31 | Dispositif de regeneration adapte a un signal obtenu avec un procede de transmission serie d'informations binaires |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CA1147473A true CA1147473A (fr) | 1983-05-31 |
Family
ID=27166571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CA000410543A Expired CA1147473A (fr) | 1979-01-30 | 1982-08-31 | Dispositif de regeneration adapte a un signal obtenu avec un procede de transmission serie d'informations binaires |
Country Status (1)
| Country | Link |
|---|---|
| CA (1) | CA1147473A (fr) |
-
1982
- 1982-08-31 CA CA000410543A patent/CA1147473A/fr not_active Expired
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| Date | Code | Title | Description |
|---|---|---|---|
| MKEX | Expiry |