BRPI1104286A2 - receptor com frequÊncias de clock configurÁveis - Google Patents

Abstract

RECEPTOR COM FREQUÊNCIAS DE CLOCK CONFIGURÁVEIS. Um método inclui, em um receptor que opera utilizando múltiplos sinais de clock os quais apresentam as respectivas frequências de clock, aceitando uma solicitação para receber uma frequência do canal alvo. Em resposta à solicitação, é calculado um conjunto de frequências de clock preferidas, o qual, quando aplicado pelo receptor, farão com que o receptor sintonize a frequência do canal alvo, satisfazendo um critério predefinido relativo à interferência causada pelos sinais de clock. A frequência do canal alvo é recebida através da configuração dos sinais de clock para as frequências de clock preferidas.

Description

Receptor com freqüências de clock configuráveis.

Campo da invenção

A presente invenção se refere em geral aos sistemas de comunicação, e particularmente para os receptores que apresentam freqüências de clock configuráveis. Fundamento da invenção

Diversas aplicações de comunicação utilizam receptores de multi-banda que cobrem as bandas espectrais de múltiplas larguras. Os receptores deste tipo são utilizados, por exemplo, em aplicações de Televisão Digital Móvel (Televisão Digital Móvel) (MDTV). Os chips dos receptores de MDTV dos terminais de comunicação móvel são fornecidos, por exemplo, pela Siano Mobile Silicon Ltd. (Kfar Netter, Israel). Resumo da invenção

Uma forma de realização da presente invenção que é descrita aqui fornece um método o qual inclui:

- Em um receptor que opera utilizando múltiplos sinais de clock os quais apresentam as respectivas freqüências de clock, aceitar uma solicitação para receber uma freqüência do canal alvo;

- Em resposta à solicitação, calcular um conjunto de freqüências de clock preferidas, as quais, quando aplicadas pelo receptor, farão com que o receptor sintonize a freqüência do canal alvo, satisfazendo um critério predefinido em relação à interferência causada pelos sinais de clock; e

- Receber a freqüência do canal alvo, através da configuração dos sinais de clock para as freqüências de clock preferidas.

Em algumas formas de realização, o cálculo das freqüências do clock preferidas inclui a execução, em resposta à solicitação, do código de software o qual pesquisa sobre as múltiplas combinações de freqüências de clock, a fim de identificar o conjunto de freqüências de clock preferidas. Em uma forma de realização descrita, o cálculo das freqüências de clock preferidas inclui a avaliação dos produtos harmônicos de uma ou mais das freqüências de clock, e verificar que as freqüências dos produtos harmônicos atendam o critério predefinido. Em uma forma de realização, o critério predefinido especifica que todos os produtos harmônicos de uma ou mais das freqüências de clock, até uma determinada ordem de harmônica, caiam fora de uma largura de banda predefinida de interesse. A largura de banda predefinida de interesse pode incluir uma largura de banda de entrada do receptor.

Tipicamente, o cálculo das freqüências de clock preferidas é realizado sem, a priori, armazenar as freqüências de clock potencialmente preferidas antes de aceitar a solicitação. Em uma forma de realização, o receptor é fabricado em uma única pastilha de semicondutor. Em uma forma de realização alternativa, o receptor é fabricado em duas ou mais pastilhas de semicondutores as quais são encapsuladas em um único encapsulamento de dispositivo. Em outra forma de realização, os sinais de clock incluem ao menos um tipo de sinal selecionado a partir de um grupo de tipos que consiste de um sinal do oscilador local utilizado para a conversão da freqüência, um clock de amostragem utilizado para a amostragem em um Conversor Analógico Digital (ADC), um clock de demodulação utilizado para a demodulação do sinal e um clock do sistema utilizado para sincronizar (clocking) o circuito digital no receptor.

Em algumas formas de realização, os sinais de clock incluem um clock de uma interface de comunicação com um computador hospedeiro (host), e calcular e configurar as freqüências de clock preferidas inclui a modificação do clock da interface, a fim de satisfazer o critério predefinido. A mudança do clock da interface pode incluir a suspensão da comunicação com o computador hospedeiro, através da interface, durante a mudança do clock da interface. Em uma forma de realização, a configuração das freqüências de clock preferidas inclui configurar um fator de divisão de um divisor o qual produz um sinal do oscilador local no receptor. Em algumas formas de realização, o receptor inclui um receptor de televisão digital móvel (MDTV), e receber uma freqüência do canal alvo inclui receber um canal de televisão solicitado.

É previsto adicionalmente, de acordo com uma forma de realização da presente invenção, um receptor, incluindo:

- Uma ou mais fontes de clock, que são configuradas para produzir os múltiplos sinais de clock nas respectivas freqüências de clock;

- Os circuitos de recepção, os quais estão configurados para receber os sinais utilizando os sinais de clock; e

- Um processador, o qual está configurado para aceitar uma solicitação para receber uma freqüência do canal alvo, calcular, em resposta à solicitação, um conjunto de freqüências de clock preferidas, as quais, quando produzidas pelas fontes de clock , farão com que o circuito de recepção sintonize a freqüência do canal alvo enquanto satisfizer um critério predefinido relativo à interferência causada pelos sinais de clock, e configurar as fontes de clock para as freqüências de clock preferidas, de tal forma a receber a freqüência do canal alvo.

É também previsto, de acordo com uma forma de realização da presente invenção, um produto de software de computador utilizado em um receptor, o qual opera utilizando os múltiplos sinais de clock apresentando as respectivas freqüências de clock, o produto incluindo um meio passível de ser lido por computador, no qual as instruções do programa são armazenadas, instruções as quais, quando lidas por um processador, fazem com que o processador aceite uma solicitação para receber uma freqüência do canal alvo, para calcular, em resposta à solicitação, um conjunto de freqüências de clock preferidas, as quais, quando aplicadas pelo receptor, farão com que o receptor sintonize a freqüência do canal alvo, satisfazendo um critério predefinido relativo à interferência causada pelos sinais de clock, e para configurar os sinais de clock para as freqüências de clock preferidas de tal forma a receber a freqüência do canal alvo.

A presente invenção será mais bem entendida a partir da

seguinte descrição detalhada das formas de realização da mesma, em conjunto com os desenhos, nos quais: Breve descrição dos desenhos

- A figura 1 é um diagrama de blocos que ilustra de forma esquemática um receptor com freqüências de clock configuráveis, de acordo com uma forma de realização da

presente invenção; e

- A figura 2 é um fluxograma que ilustra de forma esquemática um método para a recepção, utilizando as freqüências de clock configuráveis, de acordo com uma forma de realização da presente invenção.

Descrição das formas de realização Visão Geral

Os receptores de comunicação costumam usar diversos sinais de clock para realizar as funções de recepção de sinal. Os sinais de clock podem incluir, por exemplo, os sinais do oscilador local (LO) utilizados na conversão de redução, os clocks de amostragem do Conversor Analógico para Digital (ADC), os clocks de símbolo ou amostra extraídos a partir do sinal recebido e/ou os clocks utilizados nas interfaces do computador hospedeiro. Contudo, em muitos casos, os sinais de clock podem interferir com a recepção do sinal. A interferência poderia ocorrer, por exemplo, quando a freqüência de um produto harmônico (por exemplo, uma harmônica ou intermodulação) de um ou mais dos sinais de clock cair dentro da largura de banda de entrada do receptor. A interferência relacionada ao clock é especialmente problemática nos receptores de banda larga, nos receptores que apresentam um grande número de diferentes sinais de clock e nos receptores altamente integrados nos quais os circuitos de radiofreqüência (RF) estão localizados na proximidade dos circuitos digitais, tais como os receptores que são fabricados em uma única pastilha. No entanto, os sinais de clock são uma potencial fonte de interferência em qualquer projeto de receptor.

As formas de realização da presente invenção que são aqui descritas oferecem métodos aperfeiçoados e sistemas para reduzir a interferência causada pelos sinais de clock nos receptores. Nestes métodos e sistemas, um receptor configura as suas freqüências de clock em tempo real, por exemplo, em resposta a uma solicitação de um computador hospedeiro para receber um determinado canal alvo. Em algumas formas de realização, o receptor escolhe as freqüências de clock as quais (i) sintonizam o canal alvo desejado, e (ii) reduzam a interferência causada pelos sinais de clock. Em uma forma de realização de exemplo, as buscas do receptor de um conjunto de freqüências de clock nas quais todos os produtos harmônicos (por exemplo, produtos harmônicos e intermodulação), até uma determinada ordem, caiam fora da largura de banda de entrada do receptor.

Os métodos e sistemas aqui descritos reduzem ou eliminam a interferência que pode ser causada pelos sinais de clock. Uma vez que estes métodos e sistemas identificam e configuram a freqüência de clock preferida em tempo real, eles são particularmente adequados para os receptores de banda larga e/ou receptores que apresentam muitos sinais diferentes de clock. Em tais receptores, muitas vezes é impraticável configurar e armazenar uma combinação preferencial de freqüências de clock para cada canal possível. No entanto, as técnicas descritas são úteis em diversos outros tipos de receptores. Apesar das formas de realização aqui descritas fazerem referência principalmente aos receptores de Televisão Digital Móvel (MDTV), os métodos e sistemas aqui descritos podem ser utilizados em qualquer outra aplicação adequada. Descrição do sistema

A figura 1 é um diagrama de blocos o qual ilustra de forma esquemática um receptor 20 apresentando as freqüências de clock configuráveis, de acordo com uma forma de realização da presente invenção. No presente exemplo, um receptor 20 compreende um receptor de Televisão Digital Móvel (MDTV) o qual é fabricado em uma única pastilha de semicondutor 24. Em formas de realização alternativas, o receptor 20 pode ser fabricado em várias pastilhas as quais são agrupadas em um único encapsulamento de dispositivo (por vezes referido como um sistema no encapsulamento (System-In-Package) - SlP), em um conjunto de chips ou simplesmente chipset, ou utilizando qualquer outra configuração adequada. Nos receptores deste tipo, os sinais de clock provenientes de um circuito receptor digital podem interferir com o funcionamento dos circuitos de RF do receptor.

O receptor de MDTV 20 recebe os canais de TV em resposta à solicitação de um computador hospedeiro 28. O computador hospedeiro 28 compreende um processador de um terminal de comunicação móvel, tal como um telefone móvel, um processador em um dispositivo de computação móvel, tal como um computador notepad ou um Assistente Pessoal Digital (Personal Digital Assistant) (PDA) ou qualquer outro tipo adequado de computador hospedeiro. Em uma aplicação típica, o computador hospedeiro 28 envia uma solicitação ao receptor 20 para começar a receber uma determinada freqüência de canal, aqui referida como um canal alvo. Em resposta à solicitação, o receptor 20 sintoniza o canal alvo solicitado, recebe e decodifica o canal e entrega os dados decodificados ao computador hospedeiro 28. Em particular, o receptor escolhe as freqüências de clock de tal forma a reduzir a interferência no processo de recepção, conforme será descrito abaixo em detalhe. O receptor 20 pode compreender um receptor de banda única ou multi-banda. As freqüências cobertas pelo receptor 20 podem incluir, por exemplo, uma banda de Freqüência Muito Alta (Very High Frequency) (VHF) entre 174 a 240MHz, uma banda de VHF Baixa (LVHF) entre 48 a 174MHz, uma banda de Freqüência Ultra Alta (Ultra High Frequency) (UHF) entre 470 a 854MHz, uma banda inferior (L-band) entre 1452 a 1492MHz e/ou uma banda superior (S-band) entre 2635 a 2660MHz. O receptor pode cobrir todas essas bandas ou qualquer subconjunto adequado de bandas, tal como apenas a UHF, a UHF e a banda superior, a VHF e a UHF e a banda inferior ou a LVHF e a UHF. As bandas de freqüência acima mencionadas são apresentadas meramente a título de exemplo. Em formas de realização alternativas, o receptor 20 pode cobrir uma ou mais dentre as bandas que apresentam quaisquer das faixas de freqüências adequadas. O conjunto geral de freqüências cobertas pelo receptor é referido como largura de banda de entrada do receptor.

O receptor 20 compreende uma antena 32 para receber os sinais de radiofreqüência (RF). Os sinais recebidos são amplificados por um amplificador de baixo ruído (LNA) 36. Um misturador 40 mistura a saída do LNA 36 com um dado sinal do oscilador local (LO), de tal forma a converter por redução o sinal de RF para a banda base. Os amplificadores 44 amplificam o sinal da banda base e o sinal é então amostrado por um conversor analógico digital (ADC) 48, para produzir um sinal de banda base digital. Em uma forma de realização de exemplo, o ADC 48 compreende um ADC Sigma/Delta (D/Δ).

O reamostrador 52 modifica a taxa de amostragem do sinal digital. O reamostrador tipicamente reduz as taxas de amostragem do sinal, ou seja, produz um sinal cuja taxa de saída é inferior à taxa de entrada. Em algumas formas de realização, a relação entre as taxas de entrada e de saída do reamostrador não é inteira, em qual caso o reamostrador tipicamente aplica a interpolação do sinal. Em outras palavras, as amostras de saída produzidas pelo reamostrador muitas vezes correspondem a tempos de amostragem os quais se situam entre os tempos de amostragem do sinal de entrada.

Em algumas formas de realização, o reamostrador configura a taxa do sinal digital de acordo com um sinal de clock extraído, o qual é extraído a partir do sinal que se segue à demodulação. Em algumas formas de realização, o sinal de clock utilizado para entregar as amostras do reamostrador 52 pode incluir tanto o clock do ADC 48 como um clock utilizado para a demodulação (ambos definidos e explicados mais adiante), de tal forma que nem todos os ciclos de clock transportem amostras válidas.

Um demodulador 56 demodula o sinal digital que é produzido pelo reamostrador 52, ou seja, extrai os dados que são transmitidos pelo sinal. O demodulador 56 entrega os dados extraídos por meio de uma interface do computador hospedeiro 56 para o computador hospedeiro 28. Em algumas formas de realização, o demodulador 56 recupera o clock de símbolo do sinal recebido (denotado na figura como "CLOCK EXTRAÍDO") e alimenta o clock extraído de volta para o reamostrador 52.

No presente contexto, a cadeia de processamento compreendendo o LNA 36, os amplificadores 44, o ADC 48, o reamostrador 52, o demodulador 56 e a interface do computador hospedeiro 60 é referida como uma cadeia de recepção ou circuito de recepção. A cadeia de recepção da figura 1 é um exemplo de cadeia, a qual é ilustrada puramente por uma questão de clareza conceituai. Em formas de realização alternativas, pode ser utilizada qualquer outra configuração adequada de circuitos de recepção. Por exemplo, os circuitos de recepção podem executar funções adicionais que, por uma questão de clareza, não são ilustrados na figura 1, como a equalização e o controle de ganho de filtragem. Um controlador 88 gerencia e controla os diversos elementos do receptor 20.

A cadeia de recepção do receptor 20 executa as diferentes tarefas de recepção, utilizando os múltiplos sinais de clock. No presente exemplo, os sinais de clock compreendem um sinal LO utilizado pelo misturador 40 para converter por redução um clock de amostragem do ADC 48 o qual também é fornecido para o reamostrador 52, um clock de demodulação que é fornecido para o demodulador 56, um clock de interface que aciona a interface 60 do computador hospedeiro e um clock do sistema que aciona o controlador 88 e possivelmente em outros circuitos digitais no receptor. Em formas de realização alternativas, a cadeia de recepção pode utilizar qualquer outro tipo adequado de sinal de clock.

O receptor 20 compreende as fontes de clock que geram os diversos sinais de clock utilizados no receptor. No presente exemplo, as fontes de clock compreendem os Ciclos Travados em Fase (Phase Locked Loops) (PLLs). De forma alternativa, o receptor pode gerar os múltiplos sinais de clock utilizando uma ou mais fontes de clock de qualquer tipo apropriado. Na forma de realização da figura 1, um PLL do LO 64 e um divisor 68 geram o sinal LO utilizado pelo misturador 40, um PLL do ADC 72 gera o clock de amostragem do ADC 48, um PLL do demodulação 76 gera o clock de demodulação do demodulador 56, uma interface PLL 80 gera o clock da interface do computador hospedeiro 60 e um sistema de PLL gera o clock do sistema do controlador 88.

Em algumas formas de realização, as fontes de clock no receptor 20 (Os PLLs 64, 72, 76, 80 e 84) estão todas atreladas a um único clock de referência, o qual é produzido por um oscilador de referência 62. No entanto, em formas de realização alternativas, as fontes de clock não são necessariamente atreladas a uma referência comum.

A configuração do receptor ilustrado na figura 1 é um exemplo de configuração, que é ilustrado puramente por uma questão de clareza conceituai. Em formas de realização alternativas, qualquer outra configuração de receptor apropriado poderá ser utilizada. Os elementos do receptor que não são necessários para uma explanação das técnicas descritas foram omitidos da figura por uma questão de clareza. Os diferentes elementos do receptor 20 podem ser implementados em software, em hardware ou utilizando uma combinação de elementos de hardware e software. Em uma forma de realização, o receptor inteiro é implementado utilizando os circuitos que são alocados em uma única pastilha de semicondutor. Alternativamente, os elementos do receptor podem ser implementados utilizando uma ou mais Matrizes de Portas Programáveis por Campo (Field-Programmable Gate Arrays) (FPGAs), Circuitos Integrados de Aplicação Específica (Application-Specific Integrated Circuits) (ASICs), Circuitos Integrados de RF (RF Integrated Circuits) (RFIC) ou quaisquer outros tipos de componentes adequados.

Em algumas formas de realização, o controlador 88 compreende um processador de propósito geral, que é programado em software para realizar as funções descritas neste documento. O software pode ser baixado para o processador em formato eletrônico, por exemplo, através de uma rede, ou pode, em alternativa ou adicionalmente, ser fornecido e/ou armazenado em uma mídia tangível não transitória, tal como uma memória magnética, óptica ou eletrônica. Configuração de freqüências de clock em tempo real

Os sinais de clock gerados pelos diversos PLLs no receptor podem causar interferência na recepção do sinal. Por exemplo, se um forte produto harmônico ou de intermodulação de um ou mais sinais de clock cair dentro da largura de banda de entrada do receptor, então este produto degradará potencialmente o desempenho do receptor. Dependendo da freqüência e da amplitude do produto interferente, a interferência pode compreender, por exemplo, alguma degradação na relação sinal-ruído (SNR) ou na Taxa de Erro de Bit (BER), o bloqueio completo do estágio inicial (front end) do receptor, ou diversas outras formas de interferência.

Em algumas formas de realização, o controlador 88 do receptor 20 configura as freqüências dos sinais de clock de uma forma que reduz as interferências. O cálculo da freqüência de clock é realizado em tempo real, ao contrário de uma pesquisa nos esquemas predefinidos freqüência de clock. Em um fluxo típico, o controlador 88 aceita uma solicitação do computador hospedeiro 28 para receber uma determinada freqüência do canal alvo. Em resposta à solicitação, o controlador 88 identifica um conjunto de freqüências de clock que (i) causem pouca ou nenhuma interferência, e (ii) sintonize o receptor na freqüência do canal alvo desejada.

Este tipo de reconfiguração do sinal de clock é particularmente adequado para as aplicações em que seja impraticável predefinir, e armazenar na memória, uma combinação de freqüências de clock preferidas para cada canal. O receptor 20 da figura 1, por exemplo, abrange um número muito grande de bandas de freqüências e canais e apresenta um grande número de diferentes sinais de clock. Em tal configuração, armazenar as combinações das freqüências predefinidas de clock para os diferentes canais exigiria um espaço de memória extremamente grande, o que é impraticável em muitas aplicações de comunicações móveis. O cálculo em tempo real das freqüências de clock elimina, a priorí, a necessidade para tal armazenamento de configurações de freqüências predefinidas de clock.

Em algumas formas de realização, cada um dos sinais de clock apresenta uma gama predefinida de freqüências possíveis. O controlador 88 procura sobre múltiplas combinações de freqüências de clock possíveis, tentando identificar um conjunto de freqüências de clock que, uma vez configuradas nos PLLs 64, 72, 76, 80 e 84, sintonize o canal alvo desejado e reduza a interferência. O controlador 88 pode usar diversos critérios para verificar se ou não um determinado conjunto de freqüências de clock deverá causar interferências na recepção do sinal. Os critérios também podem estimar a gravidade esperada de interferência.

Em algumas formas de realização, controlador 88 avalia um determinado conjunto de freqüências de clock através da computação das freqüências dos produtos harmônicos destas freqüências de clock, e verifica se a freqüência de qualquer produto harmônico cai dentro da largura de banda de entrada do receptor. Se o conjunto avaliado de freqüências de clock não produzir os produtos harmônicos dentro da largura de banda de entrada do receptor, poderá ser selecionado como o conjunto preferido. Caso contrário, o conjunto avaliado será descartado.

No contexto da presente descrição e nas reivindicações, o "produto harmônico" se refere a qualquer sinal que seja produzido por uma operação linear ou não-linear de um ou mais dos sinais de clock. Como tal, as freqüências dos produtos harmônicos compreendem as combinações lineares das freqüências de um ou mais dos sinais de clock. Para os três sinais de clock denotados como χ (t), y (t) e ζ (t), por exemplo, os produtos harmônicos podem compreender os sinais da forma χ (t)m D y (t)n □ ζ (t)', m, η, I C {0,1,2, ...}. Em outras palavras, os produtos harmônicos podem compreender os sinais de clock fundamentais, as harmônicas dos sinais de clock e as intermodulações entre os sinais de clock. As freqüências de tais produtos harmônicos seriam da forma ± m □ fx ± η □ fy ± I □ fz, na qual fx, fy e fz denotam respectivamente as freqüências dos sinais de clock x(t), y(t) e z(t).

A ordem da harmônica de tal produto é dada pela soma das potências dos sinais de clock (m+n+l no exemplo acima). Em algumas formas de realização, o controlador 88 avalia os produtos harmônicos apenas até uma ordem predefinida de harmônica, por exemplo, avalia os produtos harmônicos até a terceira, quinta ou sétima ordem. Tipicamente, os produtos de ordem elevada são de pequena amplitude e não se espera que causem uma interferência considerável, mesmo se eles caírem dentro da banda. Portanto, é muitas vezes permitido negligenciar os produtos harmônicos acima de uma determinada ordem e, como resultado, simplificando e acelerando a computação. A máxima ordem de harmônica que é avaliada pelo controlador 88 pode ser determinada utilizando qualquer método adequado, por exemplo, utilizando, a priorí, as medições ou simulações em laboratório.

O controlador 88 pode realizar uma busca exaustiva sobre as combinações possíveis de freqüência de clock, até chegar a um conjunto que atenda o critério de interferência predefinido. Tipicamente, a busca avança em ordem crescente em relação ao produto harmônico. A listagem de código de software de exemplo a qual implementa um processo de busca deste tipo será reproduzida abaixo.

Na descrição acima, o controlador 88 verifica se os produtos harmônicos do conjunto de freqüências de clock selecionados não caem na largura de banda de entrada do receptor. Em formas de realização alternativas, o controlador pode verificar se os produtos não caem em qualquer outra banda de freqüência predefinida de interesse.

Note que alguns dos sinais de clock cujas freqüências são configuradas pelo controlador 88 não são necessariamente utilizadas diretamente na recepção do sinal e na demodulação. Por exemplo, em algumas formas de realização, a interface do computador hospedeiro 60 pode ser configurada para se comunicar com o computador hospedeiro 28 em diferentes velocidades de clock. Em uma forma de realização de exemplo, um chip receptor o qual implementa o receptor 28, suporta as múltiplas interfaces do computador hospedeiro , tais como o Barramento Serial Universal (■Universal Serial Bus) (USB) e a Interface Periférica Serial (Serial Peripheral Interface) (SPI). O sinal de clock de cada tal interface, pode causar interferência na recepção, e cada um dos sinais de clock pode ser configurado para reduzir essa interferência, conforme explicado acima.

Em algumas formas de realização, o controlador 88 suspende a comunicação com o computador hospedeiro 28 quando o sinal de clock da interface do computador hospedeiro 60 está prestes a ser modificada. Esta técnica evita as falhas de comunicação com o computador hospedeiro 28 as quais podem ser causadas pela mudança do clock da interface. Após o sinal de clock da interface do computador hospedeiro 60 ser alterado, o controlador 88 retoma à comunicação normal com o computador hospedeiro.

Como observado acima, em algumas formas de realização o ADC 48 compreende um ADC D/Δ que opera a uma taxa de amostragem elevada. A elevada taxa de amostragem aumenta a probabilidade de que o clock de amostragem do ADC 48 possa causar interferências na recepção. Esta interferência pode ser reduzida ou eliminada utilizando as técnicas descritas.

Em algumas formas de realização, o controlador 88 pode configurar o fator de divisão do divisor 68, quer em adição a, ou, em vez de configurar o PLL do LO 64. Dessa forma, no presente contexto, qualquer configuração do PLL 64 e/ou do divisor 68 é considerada como uma configuração da fonte de clock a qual gera o sinal de LO.

Descrição do método de recepção

A figura 2 é um fluxograma que ilustra de forma esquemática um método para a recepção utilizando as freqüências de clock configuráveis, de acordo com uma forma de realização da presente invenção. O método começa com o receptor 20 aceitando uma solicitação para receber um determinado canal de freqüência alvo, na etapa de solicitação 90. No presente exemplo, a solicitação é aceita a partir do computador hospedeiro 28. Em formas de realização alternativas, a solicitação pode se originar de qualquer outra fonte adequada. Em resposta à solicitação, o controlador 88 do receptor 20 identifica um conjunto preferido de freqüências de clock, na etapa de cálculo de freqüência 94. O conjunto preferido de freqüências de clock é selecionado de forma a (i) o receptor sintonizar 20 o canal alvo solicitado e (ii) reduzir ou eliminar a interferência na recepção.

O controlador 88 configura as fontes de clock do receptor 20 (PLLs 64, 72, 76, 80 e 84, ou um subconjunto destes PLLs) para gerar os sinais de clock com o conjunto preferido de freqüências de clock, na etapa de configuração 98. O receptor 20 a seguir recebe o canal alvo utilizando os sinais de clock configurados na etapa de recepção 102. Uma vez que as freqüências de clock tenham sido configuradas de forma a minimizar as interferências, a etapa de recepção 102 será provavelmente bem sucedida. O receptor 20 entrega os dados extraídos a partir do canal alvo para o computador hospedeiro 28. Exemplo de listagem de código

O código fonte em linguagem G listado abaixo pode ser executado pelo controlador 88 do receptor 20, de acordo com uma forma de realização da presente invenção. Este exemplo corresponde a um receptor MDTV apenas para UHF. O código realiza um processo de busca de um conjunto preferido de freqüências de clock cujos produtos harmônicos não caem dentro da largura de banda do receptor de entrada, conforme explicado acima.

A listagem abaixo inclui duas funções, de tal forma que a segunda função chama a primeira função. A variável"INITIAL_TRL_NOMINAL_RATE" é um registrador de 23 bits que determina a freqüência de saída do reamostrador 52 da figura 1. A velocidade do clock na saída do reamostrador 52 é denotada pelo Fe, e é dada por Fe = Fadc □ INITIAL_TRL_NOMINAL_RATE/223, na qual o Fadc denota a taxa

de amostragem do ADC 48 (a freqüência do clock "ADC CLK" na Figura 1.)· void DspLoops_FindAdequateClocks(UINT32 freq, UINT8 bw); extern volatile SmsSysGlobals_ST x_SmsSysGlobals; SmsPIIConversionEntry_ST px_conv_entry;

INT32 dspLoops_FindAdequateClocksLoop(UINT32 freq, INT32 bw_Hz, UINT32 max_freq_harmony, INT32 clk_Hz, INT32 clock_bias, INT32 clk_M_step,INT32 clk_div,

UINT32 log_str) {

UINT32 i, j;

UINT32 Max_harmony = (UINT64)max_freq_harmony* (UINT64)freq/(UINT64)clk_Hz + 1;

for(j = 1;j <= Max_harmony; j++) {

for(i = 1;i <= max_freq_harmony; i++) {

INT32 freq_diff = ((UINT64)(freq*i)-(UINT64)(clk_Hz*j));

if(SMS_ABS(freq_diff) < (bw_Hz/2)) {

if(freq_diff >= 0) {

clock_bias = -clk_M_step;

}

else {

clock_bias = clk_M_step;

}

//ADC harmonic is (j). IfADC //harmonic is fourth orabove.

//A shift of 1 MHz will suffice to //get out of BW.

//IfADC harmonic is Iess than 4, // need to shift by 2MHz.

//IfADC harmonic is Iess than 2, //need to shift by 4MHz. But this // cannot happen in UHF ^ // (First problematic freq in UHF is //480MHz, which is 2nd harmonic.)

//Because dem clock is 1/5 ofthe //ADC in its case each step is 1/5 // of the adc_clk_M_step so we //multiply by the div.

if ((j*clk_M_step)<(clk_div*(bw_Hz/2-SMS_ABS(freq_diff)))) {

clock_bias *= 2;

}

ifOog_str == 1111) {

LOG_DEBUG5(STR_ TAG_FIND_ADEQUA TE, freqjdiff, freq,

i,

L

clock_bias);

}

L O G_DEB UG 5(log_str, freq_diff, freq,

i, j,

clock_bias); return clock_bias;

}

}

}

return clock_bias;

void DspLoops_FindAdequateClocks(UINT32 freq, UINT8 bw) {

INT32 sys_clk_Hz = DemodParamsEXT.NominalSysClockHz; INT32 bw_Hz = (8000000-1000000*bw);

INT32 adc_clk_Hz = 2*bw_Hz*15; INT32 dem_clk_Hz = ((adc_clk_Hz/ (SMS_REG V_CLKGEN_DEM_SCALE_F&0xFFFF))/2) *((SMS_REG V_CLKGEN_DEM_S CALE_F> >16)&OxFF);

INT64 roundjdiv_adc = (freq+(adc_clk_Hz»1)) /adc_clk_Hz; INT64 round_div_sys = (freq+(sys_clk_Hz»1)) /sys_clk_Hz; INT32 sys_clock_bias=0; INT32 adc_clock_bias=0; UINT32 ADCcIockMHz;

INT32 factor2 = (freq<=(UINT32) 1000000000) ? (2):(1); INT32 sys_clk_M_step; // These values

//represent how much //the clock changes //(in Hz) when only // the M value changes

INT32 adc_clk_M_step; UINT8 pll1_n; UINT8 pll2_n; UINT8 pll1 _p; UINT8 pll2_p;

hal_clkpm_get_table(bw, &px_conv_entry); pll2_n = px_conv_entry.pll2_n; pll2_p = px_conv_entry.pll2_p; pll1_n = px_conv_entry.pll1_n; pll1 _p = px_conv_entry.pll1_p;

sys_clk_M_step = (x_SmsSysGlobals.n_sys_osc_freq/(pll2_n*pll2jo));

if((pll1_p==0)\\(pll1_n ==O<)) {

// Only PLL2 is used for both system and demod adc_clk_M_step = sys_clk_M_step;

}

else {

//PLL2 used for system, PLL1 fordemod

adc_clk_M_step = (x_SmsSysGlobals.n_sys_oscJreq/(pll1_n*pll1_p));

}

UINT32 max_freq_harmony = (freq > 1000000000) ? 1: 5; adc_clock_bias = dspLoops_FindAdequateClocksLoop(freq, bw_Hz, max_freq_harmony, adc_clk_Hz/2, adc_clock_bias, adc_clk_M_step, 2, S TR_ TAG_CMMB_ADCJNF02);

if(adc_clock_bias == 0) {

max_freq_harmony = 1;

adc_clock_bias = dspLoops_FindAdequateClocksLoop(freq, bwJHz, max_freq_harmony, dem_clk_Hz, adc_clock_bias, adc_clk_M_step, 5, 1111); //incase of dem clock we

//use the ADC/5 so instead //ofdividing M_step by 5 // we multiply the BWby 5

}

maxjreqjharmony = (freq > 1000000000) ? 1: 3; sys_clock_bias = dspLoops_FindAdequateClocksLoop(freq, bw_Hz, maxjreqjharmony, sys_clk_Hz, sys_clockJias, sys_clk_M_step, 1, STR_ TA G_CMMB_ADCJNF03); #ifdef CMMB_CRYSTAL_26_MHZ

if ((adc_clock_bias < 0) && (adc_clock_bias >=-1000000)) {

adc_clock_bias = -1000000;

}

else if ((adc_clock_bias > 0) && (adc_clock_bias <= 1000000)) {

adc_clock_bias = 1000000;

}

#endif

ADCcIockMHz = (UINT32)((bw_Hz*30+adc_clock_bias) /1000000); #ifdef CMMB_6MHz_BW

INITIAL_TRL_NOMINAL_RA TE = ((10*15*2*6/8)«22)/ (ADCcIockMHz);

#else

INITIAL_TRL_NOMINAL_RA TE = ((10*15)«23)/ (ADCeloekMHz);

#endif

setJrl_nomrate(INITIAL_TRL_NOMINAL_RA TE);

if (ade_elock_bias!=0) {

px_eonv_entry.pll1_m=(UINT16)((bw_Hz*30+adc_clock_bias)/adc_elk_M_step); }

if (sys_eloek_bias!=0) {

px_eonv_entry.pll2_m=(UINT16)(((sys_clock_bias+sys_clk_Hz))/sys_elk_M_step); px_eonv_entry.sys_elk += sys_eloek_bias/10000;

}

if

((x_SmsSysGlobals.n_sys_elk==(sys_clock_bias+sys_elk_Hz))&&(DemodParamsEXT.Ad

cClockBias==ade_elock_bias)&&(bw==DemodParamsEXT.RFbw)) {

//no need to ehange clock, current clocks ok. return;

}

DemodParamsEXT.AdcClockBias=adc_clock_bias; LOG_DEBUG 8( S TR_ TA G_CMMB_ADC_INF04, (UINT32)freq,

bw,

(sys_clock_bias+sys_clk_Hz),

(bw_Hz*30+adc_clock_bias),

O,

O,

(-bw_Hz/2),

((10*15)«23)/(ADCclockMHz)); commonjx_protect_lock(); hal_clkpm_new_ram(&px_conv_entry);

commonjx_protect_unlock();

}

Apesar das formas de realização aqui descritas, se direcionarem principalmente aos receptores de MDTV1 os métodos e sistemas descritos neste documento também podem ser utilizados em outros tipos de equipamentos de comunicação, tais como nos receptores de Rede Local sem Fio (Wireless Loca-Area Network) (WLAN), nos receptores de Linha de Assinante Digital (Digital Subscriber Line) (DSL), nos receptores de comunicação celular, nos receptores de Banda Ultra Larga (UItra-Wideband) (UWB) e muitos outros.

Assim, será apreciado que as formas de realização descritas acima são citadas a título de exemplo e que a presente invenção não se limita ao que tem sido particularmente apresentado e descrito acima. Em vez disso, o escopo da presente invenção inclui ambas as combinações e sub-combinações das diversas características descritas acima, bem como as variações e as suas variantes que ocorram às pessoas especialista na arte ao lerem a descrição acima e que não são descritas no estado da arte.

Claims (27)

1. Método, caracterizado pelo fato de compreender: - em um receptor que opera utilizando múltiplos sinais de clock os quais apresentam as respectivas freqüências de clock, aceitando uma solicitação para receber uma freqüência do canal alvo; - em resposta à solicitação, calcular um conjunto de freqüências de clock preferidas, as quais, quando aplicadas pelo receptor, farão com que o receptor sintonize a freqüência do canal alvo, satisfazendo um critério predefinido relativo à interferência causada pelos sinais de clock] e - receber a freqüência do canal alvo através da configuração dos sinais de clock para as freqüências de clock preferências.

2. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o cálculo da freqüência de clock preferida compreende a execução, em resposta à solicitação, do código de software, o qual pesquisa sobre as múltiplas combinações de freqüências de clock, a fim de identificar o conjunto de freqüências de clock preferidas.

3. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o cálculo da freqüência de clock preferida compreende avaliar as freqüências dos produtos harmônicos de uma ou mais das freqüências de clock e verificar que as freqüências dos produtos harmônicos atendam o critério predefinido.

4. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o critério predefinido especifica que todos os produtos harmônicos de uma ou mais das freqüências de clock, até uma determinada ordem de harmônica, caiam fora de uma largura de banda predefinida de interesse.

5. Método de acordo com a reivindicação 4, caracterizado pelo fato de que a largura de banda predefinida de interesse compreende uma largura de banda de entrada do receptor.

6. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o cálculo das freqüências de c/oc/c preferidas é realizado sem, a priori, armazenar as freqüências de clock potencialmente preferidas antes de aceitar a solicitação.

7. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o receptor é fabricado em uma única pastilha de semicondutor.

8. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o receptor é fabricado em duas ou mais pastilhas de semicondutor as quais são encapsuladas em um único encapsulamento de dispositivo.

9. Método de acordo com a reivindicação 1, caracterizado pelo fato de que os sinais de clock incluem ao menos um tipo de sinal selecionado a partir de um grupo de tipos que consiste em: - um sinal de oscilador local utilizado para a conversão de freqüência; - um clock de amostragem utilizado para a amostragem em um Conversor Analógico Digital (ADC); - um clock de demodulação utilizado para a demodulação do sinal; e - um clock de sistema utilizado para sincronizar o circuito digital no receptor.

10. Método de acordo com a reivindicação 1, caracterizado pelo fato de que os sinais de clock compreendem um clock de uma interface de comunicação com um computador hospedeiro, e no qual o calcular e configurar as freqüências de clock preferidas compreende mudar o clock da interface, a fim de satisfazer o critério predefinido.

11. Método de acordo com a reivindicação 10, caracterizado pelo fato de que a mudança do clock da interface compreende a suspensão da comunicação com o computador hospedeiro através da interface durante a mudança do clock da interface.

12. Método de acordo com a reivindicação 1, caracterizado pelo fato de que a configuração das freqüências de clock preferidas compreende configurar um fator de divisão de um divisor o qual produz um sinal do oscilador local no receptor.

13. Método de acordo com a reivindicação 1, caracterizado pelo fato de que o receptor compreende um receptor de Televisão Digital Móvel (MDTV), e sendo que receber a freqüência do canal alvo compreende receber um canal de televisão solicitado.

14. Receptor, caracterizado pelo fato de compreender: - uma ou mais fontes de clock, que são configuradas para produzir múltiplos sinais de clock nas respectivas freqüências de clock; - os circuitos de recepção, que estão configurados para receber os sinais utilizando os sinais de clock, e - um processador, que é configurado para aceitar uma solicitação parà receber uma freqüência do canal alvo, para, em resposta à solicitação, calcular um conjunto de freqüências de clock preferidas, que quando produzidas pelas fontes de clock farão com que o circuito de recepção sintonize a freqüência do canal alvo enquanto satisfizer um critério predefinido relativo à interferência causada pelos sinais de clock, e para configurar as fontes de clock nas freqüências de clock preferidas, de tal forma a receber a freqüência do canal alvo.

15. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o processador está configurado para executar, em resposta à solicitação do código de software, as pesquisas sobre as múltiplas combinações de freqüências de clock, a fim de identificar o conjunto de freqüências de clock preferidas.

16. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o processador está configurado para calcular as freqüências de clock preferidas para avaliar as freqüências dos produtos harmônicos de uma ou mais das freqüências de clock, e verificar que as freqüências dos produtos harmônicos atendam o critério predefinido.

17. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o critério predefinido especifica que todos os produtos harmônicos de uma ou mais das freqüências de clock, até uma determinada ordem de harmônica, caiam fora de uma largura de banda predefinida de interesse.

18. Receptor de acordo com a reivindicação 17, caracterizado pelo fato de que a largura de banda predefinida de interesse compreende uma largura de banda de entrada do receptor.

19. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o processador está configurado para calcular as freqüências de clock preferidas sem, a priori, armazenar as freqüências de clock potencialmente preferidas antes de aceitar a solicitação.

20. Receptor de acordo com a reivindicação 14, compreendendo uma única pastilha de semicondutor, caracterizado pelo fato de que as fontes de clock, o circuito de recepção e o processador são fabricados em uma única pastilha de semicondutor.

21. Receptor de acordo com a reivindicação 14, compreendendo duas ou mais pastilhas de semicondutor, as quais são encapsuladas em um único encapsulamento de dispositivo, caracterizado pelo fato de que as fontes de clock, o circuito de recepção e o processador são fabricados em duas ou mais pastilhas de semicondutor.

22. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que os sinais de clock incluem ao menos um tipo de sinal selecionado a partir de um grupo de tipos que consiste de: - um sinal de oscilador local utilizado para a conversão da freqüência; - um clock de amostragem utilizado para a amostragem em um Conversor Analógico Digital (ADC); - um clock de demodulação utilizado para a demodulação do sinal; e - um clock de sistema utilizado para sincronizar o circuito digital no receptor.

23. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o circuito de recepção compreende uma interface para a comunicação com um computador hospedeiro, sendo que os sinais de clock compreendem um clock da interface, e sendo que o processador está configurado para modificar o clock da interface, a fim de atender ao critério predefinido.

24. Receptor de acordo com a reivindicação 23, caracterizado pelo fato de que o processador está configurado para suspender a comunicação com o computador hospedeiro através da interface durante a modificação do clock da interface.

25. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que as fontes de clock compreendem um divisor que produz um sinal do oscilador local, e sendo que o processador está configurado para configurar as freqüências de clock preferidas pela configuração de um fator de divisão do divisor.

26. Receptor de acordo com a reivindicação 14, caracterizado pelo fato de que o receptor compreende um receptor de Televisão Digital Móvel (MDTV), e sendo que a freqüência do canal alvo é compreende um canal de televisão solicitado.

27. Produto de software de computador utilizado em um receptor que opera utilizando múltiplos sinais de clock os quais apresentam as respectivas freqüências de clock, o produto inclui um meio legível por computador, caracterizado pelo fato de que as instruções do programa são armazenadas, instruções as quais, quando lidas por um processador, fazem com que o processador aceite uma solicitação para receber uma freqüência do canal alvo, para, em resposta à solicitação, calcular um conjunto de freqüências de clock preferidas, as quais, quando aplicadas pelo receptor farão com que o receptor sintonize a freqüência do canal alvo, satisfazendo um critério predefinido relativo à interferência causada pelos sinais de clock, e configurar os sinais de clock para as freqüências do clock preferidas de tal forma a receber a freqüência do canal alvo.