BR112017026676B1

BR112017026676B1 - Circuito detector de fase em quadratura, corretor de fase em quadratura, circuito de rádio de múltiplas antenas, estação de rádio e método

Info

Publication number: BR112017026676B1
Application number: BR112017026676-8A
Authority: BR
Inventors: Staffan Ek; Sven Mattisson; Tony Påhlsson; Henrik Sjöland
Original assignee: Telefonaktiebolaget Lm Ericsson (Publ)
Priority date: 2015-06-16
Filing date: 2015-06-16
Publication date: 2023-02-14
Also published as: WO2016202368A1; EP3311492B1; CN107690751B; EP3311492A1; CN107690751A; BR112017026676A2; US10103738B2; US20180226977A1

Abstract

CIRCUITO DETECTOR DE FASE EM QUADRATURA, CORRETOR DE FASE EM QUADRATURA, CIRCUITO DE RÁDIO DE MÚLTIPLAS ANTENAS, ESTAÇÃO DE RÁDIO E MÉTODO. A presente invenção refere-se a um circuito detector de fase em quadratura para um circuito de rádio de múltiplas antenas que compreende uma pluralidade de sintetizadores de frequência que utilizam um sinal de oscilador de referência comum. O detector de fase em quadratura compreende um primeiro circuito disposto para coletar um primeiro valor de estado que indica um estado interno de um primeiro circuito divisor de frequência de geração de sinais em quadratura de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência e um segundo valor de estado que indica um estado interno de um segundo circuito divisor de frequência de geração de sinais em quadratura de um segundo sintetizador de frequência da pluralidade de sintetizadores de frequência, um segundo circuito disposto para determinar a partir do primeiro valor de estado e do segundo valor de estado, se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase, e um terceiro circuito disposto para fornecer um sinal de (...).

Description

CAMPO DA INVENÇÃO

[0001] A presente invenção refere-se geralmente a um circuito detector de fase em quadratura para um circuito de rádio de antena múltipla que compreende uma pluralidade de sintetizadores de frequência utilizando um sinal de oscilador de referência comum, e um corretor de fase em quadratura, um circuito de rádio de múltiplas antenas e uma estação de rádio tendo um circuito detector de fase em quadratura, e um método de um arranjo de rádio de múltiplas antenas.

FUNDAMENTOS DA INVENÇÃO

[0002] À medida que os circuitos de rádio se tornam mais complexos e também são projetados para trabalhar em frequências ainda maiores, os elementos tendem a consumir mais energia. Os divisores de frequência são elementos importantes de circuitos de rádio, e são, por exemplo, utilizados para sintetizar sinais de frequência e fase desejadas. Por exemplo, os circuitos de rádio multibanda dependem da capacidade de gerar sinais em diferentes frequências controláveis. Outro exemplo é a aplicação da formação de feixes onde uma pluralidade de antenas é alimentada por sinais com uma fase controlada de tal modo que o arranjo da pluralidade de antenas fornece uma característica direcional desejada.

[0003] Prevê-se que os sistemas celulares podem usar ondas milimétricas. As frequências podem, nesses casos, variar de aproximadamente 15 a 60 GHz. De modo a usar o sistema ao ar livre, um prefixo cíclico mais longo pode ser usado em comparação com os sistemas internos de 60 GHz. Para isso, um espaçamento de subportadora mais próximo na modulação OFDM pode ser vantajoso, no entanto, apresentar exigências de ruído de fase rigorosas. Ao mesmo tempo, a formação de feixes é vantajosamente suportada para aumentar o alcance e a capacidade do sistema. Um grande número de elementos de antena é então utilizado. O sinal em cada elemento terá um deslocamento de fase individual que controla a direção do feixe. Uma implementação chave alternativa é impor deslocamentos de fase no sinal de oscilador local. A frequência do oscilador local é, nesses casos, preferencialmente programada para poder operar em diferentes canais e em diferentes bandas. Os osciladores locais individuais podem então ser colocados próximos ao elemento da antena, tornando o ruído da fase do oscilador local entre as antenas não correlacionado. Uma alternativa para a geração de sinais de oscilador local de fase em quadratura usados para conversão ascendente/descendente de banda única é usar divisores de frequência.

[0004] Uma implementação do circuito de geração do oscilador local se desenvolve de forma benéfica para conseguir baixo ruído de fase, fase programável individualmente, frequência programável e/ou distribuindo os sinais para todos os transceptores em um sistema de formação de feixe, tudo sem consumir energia excessiva.

[0005] Os divisores de frequência de quadratura, capazes de gerar sinais com 90 graus de deslocamento de fase podem ter dois modos de operação diferentes. Os dois modos têm suas fases de saída deslocadas 180 graus em relação um ao outro. O modo de operação real depende do estado inicial do divisor, cada uma das duas possibilidades tem idealmente uma probabilidade de 50%. Em um sistema de múltiplas antenas, a combinação de fluxos de antena convertidos de forma descendente/ascendente com sinais de oscilador local de quadratura com 180 graus deslocados não resultará na combinação construtiva dos sinais conforme pretendido. Em um receptor onde cada caminho de sinal é convertido em domínio digital e depois combinado, isso poderia ser compensado na banda base digital, mas se a combinação é feita no domínio analógico, isso precisa ser corrigido antes da combinação. Em um transmissor, isso também precisa da mesma atenção em domínio analógico.

[0006] A detecção direta da relação de fase real dos sinais LO poderia ser feita, mas exigiria um grande cuidado, especialmente nas frequências de onda de mm, para garantir realmente que a comparação do sinal seja feita corretamente sem perder a informação quando distribuindo os sinais para o ponto de comparação. Se a amostragem direta de um sinal acima de 10 GHz deve ser feita, há uma janela de 50 ps para realizar a amostragem, o que exigiria um grande cuidado ao rotear o sinal de amostragem sobre um arranjo de antenas, possivelmente cobrindo vários centímetros quadrados.

[0007] O estado inicial dos divisores de frequência poderia ser controlado, embora não trivialmente, mas exigiria que os sintetizadores individuais se instalassem de maneiras idênticas. Assim, isso é difícil considerando o desajuste entre eles.

[0008] É, portanto, um desejo fornecer uma abordagem para um circuito eletrônico aliviar isso.

SUMÁRIO DA INVENÇÃO

[0009] De acordo com um primeiro aspecto, é fornecido um circuito detector de fase em quadratura para um circuito de rádio de múltiplas antenas. O circuito de rádio de múltiplas antenas compreende uma pluralidade de sintetizadores de frequência usando um sinal de oscilador de referência comum. O detector de fase em quadratura compreende um primeiro circuito disposto para coletar um primeiro valor de estado que indica um estado interno de um primeiro circuito divisor de frequência de geração de sinais em quadratura de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência e um segundo valor de estado que indica um estado interno de um segundo circuito divisor de frequência de geração de sinais em quadratura de um segundo sintetizador de frequência da pluralidade de sintetizadores de frequência. O detector de fase em quadratura compreende ainda um segundo circuito disposto para determinar a partir do primeiro valor de estado e do segundo valor de estado se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase. O detector de fase em quadratura compreende ainda um terceiro circuito disposto para fornecer um sinal de saída indicando se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase.

[0010] O primeiro circuito pode compreender conexões para controlar sinais do primeiro circuito divisor de frequência e sinais de controle do segundo circuito divisor de frequência. O segundo circuito pode ser disposto para observar um bit menos significativo dos respectivos sinais de controle e para determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando em fase quando os bits menos significativos são iguais e para determinar os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência como estando fora de fase quando há uma diferença entre os bits menos significativos. O segundo circuito pode compreender um circuito ou-exclusivo que recebe os bits menos significativos dos respectivos sinais de controle, e o terceiro circuito compreende a saída do circuito ou-exclusivo.

[0011] De acordo com um segundo aspecto, é fornecido um corretor de fase em quadratura para um circuito de rádio de múltiplas antena. O circuito de rádio de múltiplas antenas compreende uma pluralidade de sintetizadores de frequência usando um sinal de oscilador de referência comum. O corretor de fase em quadratura compreende um detector de fase em quadratura de acordo com o primeiro aspecto e um circuito de sinal de correção disposto para, com base na saída do detector de fase em quadratura, fornecer um sinal de correção para o segundo sintetizador de frequência fazendo com que o segundo sintetizador de frequência mude de fase.

[0012] O sinal de correção pode ser disposto para adaptar temporariamente qualquer um dos fatores de divisão usados para o segundo divisor de frequência e um sinal de controle do segundo divisor de frequência.

[0013] De acordo com um terceiro aspecto, é fornecido um circuito de rádio de múltiplas antenas que compreende uma pluralidade de sintetizadores de frequência para a respectiva antena, onde pelo menos dois da pluralidade de sintetizadores de frequência utilizam um sinal de oscilador de referência comum, e cada um compreende um circuito divisor de frequência de realimentação disposto para receber um sinal oscilante e emitir um sinal de saída em uma frequência tendo uma relação de frequência com o sinal oscilante definido por uma relação de divisão. O circuito divisor de frequência compreende um primeiro divisor de frequência disposto para receber o sinal oscilante e emitir N sinais de diferentes fases e cada um com uma frequência de 1/M do sinal oscilante, um segundo divisor de frequência disposto para receber um dos N sinais e dividir a frequência do sinal recebido por um valor dado por um primeiro sinal de controle fornecido ao segundo divisor de frequência, N circuitos de retorno, cada um disposto para receber um respectivo dos N sinais em uma entrada sincronizada do respectivo circuito de retorno (“latch circuit”) e para receber uma saída do segundo divisor de frequência em uma entrada do respectivo circuito de retorno, um circuito multiplexador disposto para receber saídas dos N circuitos de retorno e para emitir um sinal, no qual o sinal de saída é baseado, selecionado a partir dos sinais recebidos com base em um segundo sinal de controle fornecido ao circuito multiplexador, e um circuito de controle disposto para fornecer o primeiro sinal de controle e o segundo sinal de controle com base na relação de divisão. O circuito de rádio de múltiplas antenas compreende ainda um corretor de fase em quadratura de acordo com o segundo aspecto.

[0014] Os valores de estado podem compreender os segundos sinais de controle.

[0015] O valor de estado interno de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência pode ser comparado com cada um dos outros sintetizadores de frequência da pluralidade de sintetizadores de frequência para determinar se os sinais em quadratura deles estão em fase ou fora de fase, respectivamente, em relação aos sinais em quadratura do primeiro sintetizador de frequência. O sintetizador de frequência da pluralidade de sintetizadores de frequência para ser o primeiro sintetizador de frequência pode ser determinado dinamicamente. Alternativamente, o sintetizador de frequência da pluralidade de sintetizadores de frequência para ser o primeiro sintetizador de frequência pode ser fixo.

[0016] O circuito de controle pode ser uma máquina de estado disposta para fornecer o primeiro e o segundo sinal de controle para cada ciclo do sinal de saída do circuito eletrônico com base na relação de divisão e uma fase selecionada pelo circuito multiplexador para um ciclo anterior do sinal de saída. O circuito de controle pode compreender um circuito divisor inteiro configurado para dividir a relação de divisão em M e fornecer um valor de quociente inteiro e um valor de resto inteiro, um contador de módulo M disposto para receber o valor de resto como uma entrada e o sinal de saída como um entrada sincronizada, e para emitir um valor de contagem e um valor de carga, e um circuito de adição disposto para adicionar o valor de quociente e o valor de carga para formar o primeiro sinal de controle, onde o segundo sinal de controle é baseado no valor de contagem. O circuito de controle pode compreender um circuito de retorno disposto para receber o valor de contagem como um sinal de entrada e um sinal de saída do circuito eletrônico como um sinal sincronizado, onde a saída do circuito de retorno é o segundo sinal de controle.

[0017] De acordo com um quarto aspecto, uma estação de rádio é fornecida compreendendo um circuito de rádio de múltiplas antena de acordo com o terceiro aspecto e um arranjo de antenas compreendendo uma pluralidade de elementos de antena, cada um associado a um respectivo dos sintetizadores de frequência.

[0018] De acordo com um quinto aspecto, é fornecido um método de um arranjo de rádio de múltiplas antenas. O arranjo de rádio de múltiplas antenas tem uma pluralidade de elementos de antena, cada um associado a um respectivo de uma pluralidade de sintetizadores de frequência, onde cada um de pelo menos dois dos sintetizadores de frequência compreende um circuito divisor de frequência de geração de sinais em quadratura de realimentação disposto para receber um sinal oscilante e emitir sinais em quadratura em uma frequência com uma relação de frequência com o sinal oscilante definido por uma relação de divisão, e os divisores de frequência de geração de sinais em quadratura de realimentação são controlados por uma máquina de estado disposta para fornecer sinais de controle para cada ciclo do sinal de saída do divisor de frequência de geração de sinais em quadratura de realimentação com base na relação de divisão e uma fase selecionada para um ciclo anterior do sinal de saída. O método compreende coletar um primeiro valor de estado indicando um estado interno de um primeiro circuito divisor de frequência de geração de sinais em quadratura de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência e um segundo valor de estado que indica um estado interno de um segundo circuito divisor de frequência de geração de sinais em quadratura de um segundo sintetizador de frequência da pluralidade de sintetizadores de frequência, determinar a partir do primeiro valor de estado e do segundo valor de estado se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase, e fornecer um sinal de estado de fase indicando se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase.

[0019] O circuito divisor de frequência de geração de sinais em quadratura pode compreender um primeiro divisor de frequência disposto para receber o sinal oscilante e emitir N sinais de diferentes fases e cada um com uma frequência de 1/M do sinal oscilante, um segundo divisor de frequência disposto para receber um dos N sinais e dividir a frequência do sinal recebido por um valor dado por um primeiro sinal de controle fornecido ao segundo divisor de frequência, N circuitos de retorno, cada um disposto para receber um respectivo um dos N sinais em uma entrada sincronizada do respectivo circuito de retorno e para receber uma saída do segundo divisor de frequência em uma entrada do respectivo circuito de retorno; e um circuito multiplexador disposto para receber saídas dos N circuitos de retorno e para emitir um sinal, no qual o sinal de saída é baseado, selecionado a partir dos sinais recebidos com base em um segundo sinal de controle fornecido ao circuito multiplexador, onde a respectiva máquina de estado compreende um circuito de controle disposto para fornecer o primeiro sinal de controle e o segundo sinal de controle com base na relação de divisão. Os estados podem compreender os sinais de controle do primeiro circuito divisor de frequência e os sinais de controle do segundo circuito divisor de frequência, e a determinação pode compreender observar um bit menos significativo dos respectivos sinais de controle e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando em fase quando os bits menos significativos são iguais e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando fora de fase quando há uma diferença entre os bits menos significativos.

[0020] O método pode compreender fornecer, com base na determinação, um sinal de correção para o segundo sintetizador de frequência, e mudança de fase do segundo sintetizador de frequência com base no sinal de correção. A mudança de fase pode incluir adaptar temporariamente qualquer um de um fator de divisão utilizado para o segundo divisor de frequência, e um sinal de controle do segundo divisor de frequência.

[0021] Outros objetivos, características e vantagens da presente invenção aparecerão a partir da seguinte descrição detalhada, das reivindicações dependentes em anexo, bem como dos desenhos. Geralmente, todos os termos utilizados nas reivindicações devem ser interpretados de acordo com seu significado comum no campo técnico, a menos que explicitamente definido de outra forma neste documento. Todas as referências a “um/uma/o/a [elemento, dispositivo, componente, dispositivo, etapa, etc.]” devem ser interpretadas abertamente como referentes a pelo menos uma ocorrência do dito elemento, dispositivo, componente, dispositivo, etapa, etc., a menos que seja explicitamente estabelecido o contrário. As etapas de qualquer método aqui descrito não precisam ser realizadas na ordem exata descrita, a menos que seja explicitamente determinado.

BREVE DESCRIÇÃO DOS DESENHOS

[0022] Os objetos, características e vantagens acima e adicionais da presente invenção serão compreendidos melhor através da seguinte descrição detalhada ilustrativa e não limitante de modalidades preferenciais da presente invenção, com referência aos desenhos em anexo.

[0023] A Figura 1 ilustra um receptor, transmissor ou transceptor a que é fornecido um sinal de referência em uma frequência precisamente definida a partir de um oscilador de referência para ser capaz de transmitir / receber sinais em uma frequência desejada por uma antena.

[0024] A Figura 2 ilustra esquematicamente uma malha fechada por fase.

[0025] A Figura 3 é um diagrama de blocos que ilustra uma pluralidade de unidades de rádio e um detector de fase em quadratura de acordo com uma modalidade.

[0026] A Figura 4 ilustra esquematicamente um detector de fase em quadratura que monitora uma pluralidade de unidades de rádio de um circuito de rádio de múltiplas antenas de acordo com uma modalidade.

[0027] A Figura 5 ilustra esquematicamente um circuito divisor de frequência de acordo com uma modalidade.

[0028] A Figura 6 é um diagrama de blocos que ilustra esquematicamente um detector de fase em quadratura de acordo com uma modalidade.

[0029] A Figura 7 ilustra esquematicamente um nó de rede de acordo com uma modalidade.

[0030] A Figura 8 ilustra esquematicamente um dispositivo terminal de acordo com uma modalidade.

[0031] A Figura 9 é um fluxograma que ilustra um método de acordo com uma modalidade.

[0032] As Figuras 10 a 17 são diagramas de sinal.

[0033] A Figura 18 ilustra esquematicamente um meio legível por computador e um processador disposto para executar o código do programa armazenado no meio legível por computador.

DESCRIÇÃO DETALHADA DA INVENÇÃO

[0034] A Figura 1 ilustra muito esquematicamente receptores, transmissores ou transceptores 100 que são fornecidos com um sinal de referência em uma frequência precisamente definida a partir de um oscilador de referência 102 para ser capaz de transmitir / receber sinais em uma frequência desejada pelas respectivas antenas 104. O oscilador de referência 102 normalmente fornece uma frequência fixa. Para habilitar o envio / transmissão na frequência desejada, uma frequência é sintetizada com base no sinal de referência. Para isso, uma malha fechada por fase (PLL) pode ser usada. Para as tarefas mais complexas dos receptores / transmissores / transceptores, tal como a formação de feixes, por exemplo, como discutido na seção Fundamentos, não é apenas a frequência de um sinal desejado; também é a fase correta.

[0035] A Figura 2 ilustra esquematicamente uma PLL 200. A PLL recebe o sinal de referência a partir de um oscilador de referência 202. A PLL 200 compreende um detector de fase 204, um filtro 206, um oscilador controlado 208 e um divisor de frequência. O detector de fase 204 compara as fases do sinal de referência e uma réplica de frequência dividida da saída do oscilador controlado 208. O detector de fase 204 emite assim um sinal indicativo de diferença de fase entre eles. O sinal de saída do detector de fase 204 é filtrado pelo filtro 206 para fornecer um sinal de controle apropriado para o oscilador controlado 206, que por sua vez emite um sinal oscilante com base nesse sinal de controle. O oscilador controlado 208 pode ser um oscilador controlado por tensão, onde o sinal de controle é definido por uma tensão. Podem também ser utilizados outros tipos de osciladores controlados, por exemplo, osciladores controlados digitalmente, onde o sinal de controle é um valor digital. O sinal oscilante emitido pelo oscilador controlado 208 é a saída da PLL 200 e, ao realimentar o sinal de saída através do divisor de frequência 210, a PLL se esforçará para um estado bloqueado em que a realimentação e o sinal de frequência dividida se tornam iguais ao sinal de referência, o que implica que a relação entre o sinal de saída da PLL 200 e o sinal de referência será definida pelo divisor de frequência 210. Isto é, o sinal dividido de frequência realimentado e o sinal de referência tornam-se iguais, em média, em fase e em frequência pelo detector de fase 204 fornecendo o sinal que indica a diferença de fase, sinal que então afeta, através da estrutura demonstrada acima, o oscilador controlado 208. Assim, a expressão “igual” não deve ser interpretada em que os sinais mencionados acima em todos os tempos são precisamente os mesmos, mas deve ser interpretado que o sinal de frequência dividida realimentado é regulado, com as restrições de uma implementação prática, para ser o mais próximo possível, em fase e frequência, ao sinal de referência. Ao controlar o divisor de frequência 210 por uma relação de divisão, as propriedades desejadas da saída da PLL 200 podem ser alcançadas. Em termos aproximados, ao permitir qualquer valor da relação de divisão, quaisquer propriedades do sinal de saída da PLL 200 podem ser alcançadas. As modalidades de divisores de frequência demonstradas abaixo com referência às Figuras 3 e 4 permitem uma variedade de relações de divisão que tradicionalmente têm sido difíceis de conseguir.

[0036] Para operar um circuito de rádio do tipo indicado acima, é desejada a geração de sinais de oscilador local com controle de fase. O tópico foi discutido, por exemplo, em “A PLL based 12 GHz LO generator with digital phase control in 90 nm CMOS”, de A. Axholt e H. Sjoland em Analog Integrated Circuits and Signal Processing, Vol. 67, No. 3, pág. 309 a 318, 2011 e “A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays”, por A. Axholt e H. Sjoland em Analog Integrated Circuits and Signal Processing, Vol. 80, No. 1, págs. 23 a 32, 2014. Para a formação de feixes, cada elemento de antena é conectado a um transceptor, e cada transceptor recebe sinais de oscilador local (LO) a partir de uma malha fechado por fase de fase controlada (PLL). Todas as PLLs recebem um sinal de referência de frequência mais baixa comum, por exemplo, na faixa baixa de baixo gigahertz. Desta forma, basta distribuir o sinal de referência através de um chip de rádio, o que pode ser feito com uma potência muito menor que a distribuição do sinal LO diretamente. As PLLs multiplicarão localmente a referência para uma frequência mais alta e gerarão sinais LO em quadratura. Ao usar um sinal de referência comum, os sinais de saída das PLLs serão fixados em frequência e fase. As fontes de corrente digitalmente controladas podem ser usadas para injetar corrente no filtro de malha da PLL, o que produzirá um deslocamento de fase muito precisamente controlado e linear do sinal de saída. No entanto, conforme discutido na seção introdutória, os divisores de frequência que operam como divisores de quadratura podem operar em diferentes modos dependendo de um estado inicial do divisor de frequência. Se o divisor de quadratura estiver formando o primeiro estágio do divisor de realimentação de sintetizador, o que é preferencial em um sistema com geração de sinal LO distribuído devido ao consumo de energia reduzido, a relação de fase pode ser detectada indiretamente através dos estados dos divisores de realimentação, quando instalados. Especificamente usando rotacionadores de fase, como será discutido abaixo, selecionando sinais a partir de divisores fixos para resolução melhorada de divisor, os sinais reais selecionados, em comparação com sinais correspondentes de outros sintetizadores podem fornecer informação sobre os estados atuais dos divisores de quadratura. De acordo com modalidades, sugere- se comparar os estados dos diferentes rotacionadores de fase de divisor de realimentação em um sistema de múltiplas antenas como demonstrado com referência à Figura 1 em determinadas instantes de tempo. O resultado da comparação está ou em fase ou fora de fase. Com base no resultado, é possível corrigir possíveis desequilíbrios de fase, por exemplo, realizando um salto de fase de cada sintetizador que está fora de fase. Um rápido salto de fase pode, por exemplo, ser realizado através da modulação direta do oscilador do sintetizador. A Figura 3 é um diagrama de blocos que ilustra uma pluralidade de unidades de rádio 302, por exemplo, receptores, transmissores ou transceptores de um circuito de rádio de múltiplas antenas, cada um compreendendo uma PLL com um divisor de frequência programável operando como um divisor de quadratura. Os sinais correspondentes das unidades de rádio 302, indicando um estado como será fornecido pelos exemplos abaixo, são fornecidos a um detector de fase em quadratura 300 que fornece um sinal de resultado que indica se qualquer uma das unidades de rádio e, de preferência, qual está em fase ou fora de fase. O resultado pode ser fornecido a um circuito de sinal de correção 303 que fornece um sinal para afetar o respectivo circuito de rádio 302 para entrar em fase. As funções do detector de fase em quadratura 300 e do circuito de sinal de correção 303 podem ser implementadas em um circuito de controle de fase em quadratura 301.

[0037] Os estados podem ser atualizados a cada ciclo de referência. Considerando um circuito de rádio de múltiplas antenas operando em uma frequência muito alta, ou seja, acima de 10 GHz, a comparação de fase em todos os sinais LO em quadratura > 10 GHz dos arranjos de antena exigiria uma janela de amostragem inferior a 50 ps se o monitoramento de se as fases estão corretas deve ser feito diretamente nos sinais LO das unidades de rádio. A abordagem aqui sugerida relaxa essas exigências significativamente. Em vez de fazer a comparação de fase em todos os sinais LO em quadratura > 10 GHz do arranjo de antenas, é possível uma janela de amostragem de mais de 2 ns, considerando uma frequência de referência inferior a 500 MHz, onde os estados digitais de cada rotacionador de fase de sintetizador podem ser amostrados. Isto relaxa significativamente as demandas em comparação com a detecção em que a janela de amostragem seria inferior a 50 ps.

[0038] A maneira de detectar o estado dos divisores de acordo com algumas modalidades não exige hardware analógico adicional. Os estados podem ser lidos a partir do estado digital-máquina controlando a rotação de fase. De acordo com algumas modalidades, a maneira de corrigir o desequilíbrio de fase não exige nenhum hardware adicional. Se a correção for feita rapidamente, por exemplo, mais rápida do que a constante de tempo da PLL, circuito adicional para modular o oscilador do sintetizador é necessário. Para algumas modalidades, o circuito de modulação também pode ser utilizado para este fim. Para algumas modalidades, o ajuste é feito uma vez na inicialização do sistema e o ajuste adicional ao executar a correção não afetaria significativamente a taxa de transferência total.

[0039] Abaixo está uma discussão sobre divisores de frequência para a compreensão mais fácil dos exemplos dados com referência às Figuras 4 a 6. Para tornar a frequência programável com alta resolução, e ainda ser capaz de usar uma alta frequência de referência de cristal que é desejada para baixo ruído, a assim chamada síntese de frequência N fracionada é aplicada. Em um sintetizador de frequência N fracionada, a divisão de frequência efetiva no caminho de realimentação é um número não inteiro. Isto é conseguido tendo um módulo variável do divisor, isto é, ele alterna a divisão por números diferentes. Isso é realizado de tal forma que o número médio de divisão é igual ao valor alvo. Analisando o conteúdo de frequência da série de números de divisão, a média produzirá um valor de corrente contínua (DC) que é correto, acompanhado de um ruído de quantização. Dependendo de como a variação é feita, o ruído de quantização terá diferentes formas espectrais. Em um circuito clássico, o divisor é modulado periodicamente, criando tons fortes chamados de esporas fracionadas. Nos circuitos atuais, é popular usar moduladores delta-sigma, em vez de esporas produzem um ruído em forma de passa alta. Ter um ruído em forma de passa alto é benéfico, uma vez que a PLL tem uma característica de passa baixa que o suprime. No entanto, algumas restrições de projeto na largura de banda da malha e na característica do filtro devem ser atendidas para que o ruído de quantização seja suprimido para um nível abaixo de outras fontes de ruído. Para cada transceptor de elemento de antena, é necessário um divisor de frequência muito rápido com módulo programável.

[0040] Ao usar um divisor de número de divisão fixa para as frequências mais altas, que, por exemplo, pode dividir por dois ou quatro por um pré-escalador, implica em um circuito de menor complexidade. Dividir por dois ou quatro também é benéfico, pois pode produzir um sinal em quadratura necessário pelo transceptor. É benéfico manter este primeiro circuito de divisão de frequência o mais simples possível usando um número de divisão fixa. No entanto, um problema implícito nisso é a resolução de frequência. Se os divisores sucessivos só puderem dividir por números inteiros, a resolução se torna M de ciclos de relógio de entrada, onde M é o número de divisão do pré-escalador, que é igual a dois ou quatro no exemplo acima. Através do uso de divisores de quadratura e alternando entre as fases de saída, onde a diferença de fase entre as subsequentes fases é igual a um ciclo de oscilador controlado por tensão (VCO), a resolução completa pode ser restaurada, como, por exemplo, é discutido em “Sub-Integer Frequency Synthesis Using Phase-Rotating Frequency Dividers” por Brian A. Floyd em IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS, VOL. 55, NO. 7, agosto de 2008.

[0041] Uma forma para rotação de fase de divisores de múltiplos módulos é deslocar entre as fases diretamente na saída do divisor de múltiplas fases. Usando apenas quatro fases, o deslocamento de fase relativa é no máximo 90 graus, o que significa pouca sobreposição entre pulsos de diferentes fases. Isso torna a comutação em multi-GHz problemática. Se a comutação não for feita no momento correto, isto é, quando os pulsos de fases consecutivas se sobrepõem, a saída é propensa a conter falhas, possivelmente resultando em contagem incorreta nos seguintes estágios de divisor. Uma maneira de aliviar a operação de rotação de fase é dividir ainda mais e criar ainda mais fases, como, por exemplo, é discutido em “A 2.4-GHz Monolithic Fractional-N Frequency Sintetizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier” por Keliu Shu, e outros em IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 6, junho de 2003. A diferença de fase torna-se menor, por exemplo, em Keliu e outros 45 graus, e o deslocamento de fase entre fases consecutivas é menos sensível à precisão do tempo. As desvantagens da solução são que a árvore divisória cresce, causando um consumo de energia excessivo, e que os divisores paralelos podem ser iniciados em dois estados diferentes, com uma ordem de fase diferente. O estado atual, portanto, precisa ser detectado e corrigido.

[0042] Mesmo que a diferença de fase seja menor, não é provável que seja possível alternar entre outras fases próximas. Por razões naturais, seria difícil alternar entre a fase 0 e a fase 4 em um rotacionador de fase com 8 fases igualmente espaçadas que cobrem um período completo. Uma maneira comum de obter relações de divisão consecutivas usando pré-escaladores (N + 1) / N é aplicar um chamado contador de andorinha. O divisor de rotacionador de fase é seguido por dois contadores onde um contador S, isto é, o contador de andorinha, conta o número com rotação e um contador P conta o número total de ciclos com e sem rotação. Usando um rotacionador de fase com 8 fases, a saída é dividida por 8 ou dividida por 9. Um problema com essa abordagem é que existe uma relação de divisão total mínima possível para a cobertura da relação de divisão total. Isso pode parecer misterioso, mas é esclarecido pelo seguinte exemplo: Primeiro, contando 3 pulsos de saída com rotação e 2 sem, a saída total é 8 • 3 + 9 • 2 = 42. Alterando para 8 • 2 + 9 • 3 = 43 produz a relação de divisão consecutiva e assim por diante até 8 • 0 + 9 • 5 = 45. Cmo P = 6, a relação de divisão mínima é 8 • 6 + 9 • 0 = 48, isto é, com um divisor 8/9, 46-47 não são relações de divisão válidas. Isso impõe uma exigência na maior frequência de referência possível. Considera-se, por exemplo, uma frequência de referência de ~ 500 MHz, o que seria problemático com uma frequência VCO de 20 GHz, pois 7 ou mais relações de divisão consecutivas são comuns para uso em uma PLL N fracionada Delta-Sigma.

[0043] A Figura 4 ilustra esquematicamente um detector de fase em quadratura 400 que monitora uma pluralidade de unidades de rádio 402, por exemplo, de um circuito de rádio de múltiplas antenas. Assume-se que cada unidade de rádio 402 tem um arranjo conforme demonstrado acima, incluindo um circuito divisor de frequência 404 que atua como rotacionador de fase que usa outra maneira de multiplexar os sinais. Um primeiro divisor de frequência configurável 406 que opera a 1/M, por exemplo, %, da frequência de entrada cuida da divisão grosseira e da ressincronização feita por N fases Φi, Φ2, • ••> ΦN fornece a resolução fina. Por exemplo, N pode ser quatro, como é usado no exemplo demonstrado abaixo, mas pode, por exemplo, ser 2P, onde P é um número inteiro, ou N pode ser qualquer outro inteiro adequado para a implementação.

[0044] No exemplo a seguir, M é escolhido como sendo 4 e N é escolhido como sendo 4. Isso fornece sinais em quadratura prontamente disponíveis. Por uma questão de compreensão mais fácil, apenas um dos sinais em quadratura, por exemplo, o sinal em fase é ilustrado, mas o leitor versado na técnica compreende facilmente como fornecer o sinal completo em quadratura. De acordo com um exemplo, a divisão de frequência pelo primeiro divisor de frequência 406 pode ser realizada em duas etapas onde um primeiro divisor de divisão por dois fornece os sinais em quadratura e um deles, por exemplo, o sinal em fase é dividido por um segundo divisor de divisão por dois que fornece quatro sinais com valores de fase Φ1, Φ2, ... ΦN. Uma vez que o divisor de realimentação 406 está na PLL, como demonstrado acima, tanto a parte em fase quanto a parte em quadratura do sinal em quadratura obterão a frequência e a fase desejadas. Assim, o benefício desta abordagem é que as diferenças de fase entre os pulsos de saída após a divisão inicial por 4 (0°, 90°, 180°, 270°) são divididas por um valor de divisão Q em um segundo divisor de frequência 304. Isto é, a diferença de fase relativa entre as fases indo para o multiplexador diminui para 0°, (90/Q)°, (180/Q)°, (270/Q)°. Assim, com, por exemplo, Q > 4, é possível fazer deslocamentos de fase entre fases não consecutivas. Isso permite o uso de apenas um divisor configurável e um multiplexador 412.

[0045] As N versões formadas do sinal de frequência dividida com diferentes fases Φ1, Φ2, ... ΦN são usadas para sincronizar os circuitos de retorno 410, respectivamente. Isto permite fornecer um sinal de entrada para os circuitos de retorno 410 com um deslocamento de fase correspondente. Como entrada nos circuitos de retorno 410, é utilizada uma saída de um segundo divisor de frequência 408. O segundo divisor de frequência 408 é configurável e fornece uma divisão de frequência por Q, onde Q é determinado por um primeiro sinal de controle. As saídas dos circuitos de retorno 410 são fornecidas ao multiplexador 412, onde a saída do circuito divisor de frequência 404 é selecionada com base em um segundo sinal de controle.

[0046] O sinal fornecido a partir do multiplexador 412 pode então ser ressincronizado novamente com o sinal de entrada, por exemplo, por um circuito de retorno 413, cuja sincronização melhorará o desempenho da defasagem da saída do circuito divisor de frequência.

[0047] O controle digital do número de divisão é aplicado na entrada do segundo divisor 408 e na entrada de controle do multiplexador 412. O controle pode ser fornecido por um circuito de controle 414. O controle pode envolver o uso de uma máquina de estados que está acompanhando a fase atualmente selecionada e dependente da qual está a relação de divisão sucessiva, selecionando o próximo valor Q, fase de saída e momento de comutação. Embora a frequência seja relativamente baixa e as fases se sobrepõem, uma comutação de fase sem falha pode ser segura. Um exemplo de um cenário com uma relação de divisão fixa, 41, exigiria o padrão para (Q, MUX): (10,1), (10,2), (10,3), (11,0), (10, 1), (10,2), (10,3), (11,0), ...

[0048] O detector 400 monitora o circuito de controle 414 e, de preferência, certos sinais internos do circuito de controle 414 a partir dos quais o estado de fase das respectivas unidades de rádio 402 pode ser facilmente derivado. Aqui, a Figura 5 demonstrará um exemplo de um divisor de frequência que, além de uma forma limpa de controlar o divisor de frequência, também fornece uma forma muito eficiente, especialmente no sentido de sua baixa complexidade, de detectar se as unidades de rádio estão em fase entre si, o que será demonstrado com referência à Figura 6. Como na Figura 4, por uma questão de fácil compreensão, apenas um dos sinais em quadratura, por exemplo, o sinal em fase é ilustrado, mas o leitor versado na técnica compreende facilmente como fornecer o sinal completo em quadratura.

[0049] A Figura 5 ilustra esquematicamente um circuito divisor de frequência 504 que atua como rotacionador de fase, que é similar ao demonstrado com referência à Figura 4 compreende um primeiro divisor de frequência 506, um segundo divisor de frequência 508, N circuitos de retorno 510 e um multiplexador 512, e opcionalmente também um circuito de retorno de sinal de saída 513. A lógica de controle que gera o controle para o primeiro divisor de frequência 506 e o multiplexador 512 pode ser implementada como esquematicamente ilustrado na Figura 5. Dependendo da segunda implementação do divisor de frequência, circuitos adicionais para controlar o momento da comutação para os dois sinais de controle podem ser necessários. Seguindo o exemplo acima usando uma relação de divisão acima, é claro que a lógica de controle poderia gerar a sequência. Um elemento de atraso 528 para o sinal de controle do multiplexador pode ser fornecido porque o segundo divisor de frequência 508 precisa normalmente da sua relação de divisão antes do início de um novo ciclo de saída. O elemento de atraso 528 pode ser um trinco sincronizado por um dos sinais deslocados em fase fornecidos ao multiplexador 512. De preferência, um dos sinais deslocados em fase com maior deslocamento de fase é selecionado para a sincronização para fornecer uma operação livre de falhas.

[0050] A relação de divisão, por exemplo, 41, a partir do exemplo mencionado acima, a ser aplicada é fornecida a um divisor inteiro 522 que fornece um valor de quociente e um valor de resto com base no fator de divisão M aplicado pelo divisor de frequência 506. O valor de resto é fornecido a um contador de módulo M 524 que é sincronizado pelo sinal de saída do circuito divisor de frequência 504. O contador de módulo M fornece um valor de contagem e um valor de carga. O valor de carga é fornecido a um somador 526 que adiciona o valor de carga ao valor de quociente para fornecer um sinal de controle para o segundo divisor de frequência, que, portanto, é controlado para executar a divisão de frequência com base no sinal de controle, ou seja, a frequência de divisão pelo valor adicionado. O contador de modulo M fornece o valor de contagem para o elemento de atraso 528 que emite os valores de contagem, com base na temporização quando todas as entradas para o multiplexador 512 são resolvidas, como um sinal de controle para o multiplexador 512 que seleciona um dos sinais deslocados em fase para saída consequentemente. Este mecanismo de máquina de estado que compreende o divisor de inteiros 522, o contador de módulo M, o somador 526 e o elemento de atraso 528 faz com que o circuito divisor de frequência 504 forneça a divisão de frequência de acordo com a relação de divisão desejada como discutido acima.

[0051] Para um cenário de circuito de rádio de múltiplas antenas para a formação de feixe, todas as unidades de rádio operarão com a mesma frequência, ou seja, com a mesma relação de divisão. Considera-se que o multiplexador 512 seja disposto para selecionar um dos quatro sinais dos circuitos de retorno 510. Isto pode ser controlado, por exemplo, por um sinal de controle de 2 bits a partir do contador de módulo M 528. Ao observar esses sinais de controle de duas unidades de rádio, o estado de fase em quadratura pode ser detectado. A Figura 6 ilustra um exemplo em um detector de fase em quadratura 600. O detector de fase em quadratura 600 recebe os sinais de controle 602, 604 como mencionado acima a partir de duas unidades de rádio. A partir de cada um dos sinais de controle 602, 604, um bit menos significativo (LSB) é extraído pelos respectivos extratores de sinal 606, 608 e os sinais lógicos são fornecidos consequentemente a uma porta OU- exclusivo (XOR). A porta XOR 614 fornece um sinal lógico 616 que indicará se os sinais em quadratura das unidades de rádio estão em fase. Ou seja, quando os LSBs são iguais, isto é, ambos 0 ou ambos 1 causando uma lógica 0 como sinal de saída 616, os sinais em quadratura das unidades de rádio estão em fase. Caso contrário, uma lógica 1 é emitida indicando um erro de fase. Como os diferentes circuitos de controle podem ser assíncronos, as entradas ou a saída podem precisar ser amostradas em instantes de tempo onde os sinais são estáveis, por exemplo, em uma borda do relógio de referência que não é usado para comparação de fase para a PLL.

[0052] Voltando à Figura 1, os receptores / transmissores / transceptores com respectivas PLLs, cada um incluindo um divisor de frequência como demonstrado acima, podem ser usados em uma estação de rádio. A estação de rádio pode, por exemplo, ser um nó de rede de uma rede de comunicação sem fio, por exemplo, nó de rede tal como uma estação base de uma rede celular ou um ponto de acesso de uma rede de comunicação de curto alcance, etc., ou em um dispositivo terminal de uma rede de comunicação sem fio, por exemplo, um telefone, modem, placa de comunicação, etc., que podem ser dispostos para operar em uma rede celular e/ou em uma rede de comunicação de curto alcance, etc.

[0053] A Figura 7 ilustra esquematicamente tal nó de rede 700 de acordo com uma modalidade. O nó de rede 700, que se torna parte de uma rede de acesso do sistema em que opera, compreende um arranjo de antena 702 compreendendo uma pluralidade de antenas e uma pluralidade de receptores 704 e/ou transmissores 706 implementados em um ou mais circuitos de rádio de múltiplas antenas. O nó de rede 700 também pode compreender um processador 708 disposto para controlar os receptores 704 e/ou transmissores 706. O nó de rede 700 também pode compreender uma ou mais interfaces de entrada 710 e/ou interfaces de saída 712. Aqui, as interfaces 710, 712 podem incluir interfaces de sinalização, interfaces de operador, etc.

[0054] A Figura 8 ilustra esquematicamente tal terminal 800 de acordo com uma modalidade. O terminal 800 compreende um arranjo de antena 802 compreendendo uma pluralidade de antenas e uma pluralidade de receptores 804 e/ou transmissores 606 implementados em um ou mais circuitos de rádio de múltiplas antena. O terminal 800 pode também compreender um processador 808 disposto para controlar os receptores 804 e/ou transmissores 806. O terminal 800 pode também compreender uma ou mais interfaces de entrada 810 e/ou interfaces de saída 812. Aqui, as interfaces 810, 812 podem incluir interfaces de sinalização, interfaces de usuário, etc.

[0055] A Figura 9 é um fluxograma que ilustra um método de divisão de frequência de acordo com uma modalidade. Os valores de estado interno, tal como os sinais de controle como demonstrado acima, são coletados 900 a partir da respectiva unidade de rádio. Um divisor de frequência de realimentação de uma PLL da respectiva unidade de rádio é controlado por uma máquina de estado disposta para fornecer os sinais de controle para cada ciclo do sinal de saída do divisor de frequência de geração de sinais em quadratura de realimentação com base na relação de divisão e uma fase selecionada para uma ciclo anterior do sinal de saída. Com base nos valores de estado internos coletados, é determinado 902 se os sinais LO das unidades de rádio estão em fase ou fora de fase. Um sinal de estado de fase é fornecido 904 com base na determinação 902. A determinação 902 pode compreender, para uma estrutura divisora de frequência como discutido acima, observar um bit menos significativo dos respectivos sinais de controle e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando em fase quando os bits menos significativos forem iguais e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando fora de fase quando houver uma diferença entre os bits menos significativos. Opcionalmente, o método também compreende fornecer 905 um sinal de correção, após o que a fase é alterada 907 na unidade de rádio errada. Isto pode compreender fornecer o sinal de correção ao sintetizador de frequência errado e mudar a fase do sintetizador de frequência errado com base no sinal de correção, por exemplo, adaptando temporariamente um fator de divisão utilizado para o divisor de frequência errado e/ou adaptando temporariamente um sinal de controle de divisor de frequência errado.

[0056] As modalidades demonstradas acima mostram um mecanismo de máquina de estado baseado em alguns elementos de operação padrão que interagem de uma maneira inteligente para implementar o circuito de controle. Isso fornece uma operação confiável e de baixa energia também em frequências muito altas. O circuito de controle também pode ser implementado de outras maneiras, por exemplo, uma solução mista de hardware-software que fornece a sequência de controles para o segundo divisor de frequência e o multiplexador. Tal solução pode, por exemplo, usar tabelas de consulta para fornecer a sequência para diferentes relações de divisão. A detecção de estado de fase para tal solução pode incluir a observação de valores que indicam certos estados no mecanismo de controle.

[0057] As Figuras 10 e 11 são diagramas que ilustram exemplos para as relações de divisão 39 e 41, respectivamente, onde o mecanismo pode ser empregado. Estas relações de divisão são exemplos selecionados a serem ilustrados, uma vez que são exemplos de relações de divisão que normalmente são difíceis de alcançar.

[0058] A Figura 10 é um diagrama de sinal que ilustra alguns dos sinais discutidos acima. Os sinais 1000-1003 ilustram os N sinais formados, aqui 4, com diferentes fases fornecidas pelo primeiro divisor de frequência 406, 506. O sinal 1004 ilustra a saída do segundo divisor de frequência 408, 508. Os sinais 1005 ilustram as versões dos sinais fornecidos pelo respectivo circuito de retorno 410, 510, ou seja, disponível nas entradas do multiplexador 412, 512 e, portanto, para seleção. O sinal 1006 ilustra o sinal de saída selecionado do circuito divisor de frequência 404, 504. O sinal 1007 ilustra um sinal de controle fornecido ao circuito divisor de frequência, fornecendo a relação de divisão a ser aplicada. No exemplo ilustrado pela Figura 10, ela é 39. O sinal 1008 ilustra o primeiro sinal de controle fornecido ao segundo divisor de frequência 408, 508, o qual aqui é indicado para alternar entre 9 e 10, e a consequência pode ser vista na variação de ciclo dos sinais 1004 e 1005. Os sinais 1009 ilustram o segundo sinal de controle fornecido ao multiplexador 412, 512 para a seleção do sinal de saída 1006.

[0059] A Figura 11 é um diagrama de sinal similar à Figura 10 que ilustra alguns dos sinais discutidos acima, mas para outra relação de divisão, ou seja, 41. Os sinais 1100-1103 ilustram os N sinais formados, aqui 4, com diferentes fases fornecidas pelo primeiro divisor de frequência 406, 506. O sinal 1104 ilustra a saída do segundo divisor de frequência 408, 508. Os sinais 1105 ilustram as versões dos sinais fornecidos pelo respectivo circuito de retorno 410, 510, isto é, disponível nas entradas do multiplexador 412, 512 e, portanto, para seleção. O sinal 1106 ilustra o sinal de saída selecionado do circuito divisor de frequência 404, 504. O sinal 1107 ilustra um sinal de controle fornecido ao circuito divisor de frequência, fornecendo a relação de divisão a ser aplicada. No exemplo ilustrado pela Figura 11, é 41. O sinal 1108 ilustra o primeiro sinal de controle fornecido ao segundo divisor de frequência 408, 508, que aqui é indicado para alternar entre 10 e 11, e a consequência pode ser vista na variação de ciclo dos sinais 1104 e 1105. Os sinais 1109 ilustram o segundo sinal de controle fornecido ao multiplexador 412, 512 para a seleção do sinal de saída 1106.

[0060] A Figura 12 é um diagrama de sinal que mostra um caso em que dois sintetizadores idênticos de uma primeira e uma segunda unidade de rádio bloquearam uma referência comum. A relação de divisão utilizada é igual para ambos os sintetizadores em cada instante de tempo. Obviamente, as saídas VVCO_1 e VVCO_2 para os respectivos sintetizadores, mas os divisores em quadratura estão fora de fase, conforme indicado pelos respectivos sinais em fase Vi_1 e Vi_2 dos sinais em quadratura, que neste caso não são desejados. Este é um problema que é aliviado pela abordagem discutida acima. A Figura 13 é um diagrama de sinal que mostra os sinais transitórios de um sintetizador. Este diagrama é baseado no exemplo demonstrado acima, onde a divisão de frequência pelo primeiro divisor de frequência é realizada em duas etapas onde um primeiro divisor de divisão por dois fornece os sinais em quadratura e um deles, aqui o sinal em fase Vi, é dividido por um segundo divisor de divisão por dois que fornece quatro sinais VΦi, VΦ2, VΦ3, VΦ4 com valores de fase Φi, Φ2, Φ3, Φ4- O mais alto é a saída do sintetizador VVCO seguido da saída do divisor em quadratura Vi e a divisão por quatro sinais de saída VΦi, VΦ2, VΦ3, VΦ4. Com a situação na Figura 12, para saídas de divisor de alimentação em fase, diferentes fases são selecionadas nos dois sintetizadores em cada instante de tempo. Isso é mostrado na Figura 14, onde, para um instante de tempo, a fase Φi desencadeia a saída do divisor Vdiv_1 para o primeiro sintetizador, como visto a partir do sinal V Φi_i, e a fase Φ4 está desencadeando a saída do divisor Vdiv_2 para o segundo sintetizador, como visto a partir do sinal V Φ4_2.

[0061] Observando-se as Figuras 12 a 14 novamente, é claro que para tornar Vi_1 e Vi_2 em fase para as duas unidades de rádio, um deslocamento de fase de disparo da fase Φ4, ou para a fase Φ1 ou para a fase Φ3, são possíveis soluções. Isto implica que a condição para os sinais em quadratura em fase é uma diferença instantânea no número de fase selecionado pelo multiplexador de 0 ou 2. Usando o divisor exemplificativo da Figura 5, o monitoramento dos sinais de controle dos dois sintetizadores é suficiente para detectar a relação de fase. Isso é mostrado na Figura 15, onde uma mesma sequência do Modulador de Delta Sigma (DSM) causando uma variação aleatória dos sinais de controle do multiplexador Vctrl2_1, Vctrl2_2 para os dois sintetizadores das unidades de rádio, mas como os sinais em quadratura estão fora de fase, o sinal de controle para o multiplexador é constantemente diferente por um número ímpar. Isto resulta, considerando uma determinação como demonstrado com referência à Figura 6, em que o sinal de diferença determinado, monitorando o valor absoluto da diferença de sinal de controle de fase, permanece em um valor de 1, como indicado para Vcorr. O sinal de referência Vref é indicado para fins de referência de tempo. Ou seja, a relação de divisão depende da sequência DSM, e sequências, por exemplo, as sequências 1008, 1108 demonstradas com referência às Figuras 10 e 11, são então resultados dos estados atuais de uma máquina de estado de controle de divisor conforme demonstrado acima.

[0062] A Figura 16 é um diagrama de sinal que corresponde ao diagrama da Figura 15, mas no caso em que os sintetizadores das duas unidades de rádio estão em fase um com o outro. Da mesma forma, a Figura 17 é um diagrama de sinal que corresponde ao diagrama da Figura 12, mas no caso em que os sintetizadores das duas unidades de rádio estão em fase um com o outro.

[0063] A abordagem demonstrada com suas diferentes modalidades e alternativas acima é adequada para um circuito de rádio de múltiplas antenas capaz, por exemplo, de formação de feixes. Tal arranjo pode compreender uma multiplicidade de unidades de rádio do tipo discutido acima e, portanto, uma infinidade de sintetizadores de frequência. O valor de estado interno de um primeiro sintetizador de frequência da multiplicidade de sintetizadores de frequência pode ser comparado com cada um dos outros sintetizadores de frequência da multiplicidade de sintetizadores de frequência para determinar se os sinais em quadratura deles estão em fase ou fora de fase, respectivamente, em relação aos sinais em quadratura do primeiro sintetizador de frequência, de acordo com qualquer uma das abordagens demonstradas acima. Assim, um dos sintetizadores de frequência pode ser considerado como um sintetizador de frequência mestre nesse sentido. O sintetizador de frequência mestre pode ser fixo, mas isso não é necessário; o sintetizador de frequência mestre pode ser determinado dinamicamente. A determinação dinâmica pode, por exemplo, ser feita na configuração de um determinado modo de formação de feixe onde, por exemplo, o número de antenas envolvidas e unidades de rádio para a formação de feixe é determinado.

[0064] Os métodos de acordo com a presente invenção podem ser adequados para algumas modalidades com a ajuda de meios de processamento, tais como computadores e/ou processadores, especialmente para o caso em que a sequência para o primeiro sinal de controle e o segundo sinal de controle é fornecida por um solução de hardware-software conforme discutido acima. Por conseguinte, são fornecidos programas de computador, que compreendem instruções dispostas para fazer com que o meio de processamento, o processador ou o computador executem as etapas de qualquer dos métodos e abordagens de acordo com qualquer uma das modalidades descritas acima. Os programas de computador preferencialmente compreendem um código de programa que é armazenado em um meio legível por computador 1800, como ilustrado na Figura 18, que pode ser carregado e executado por um meio de processamento, processador ou computador 1802 para fazer com que ele execute os métodos, respectivamente, de acordo com as modalidades da presente invenção, de preferência como qualquer uma das modalidades descritas acima. O computador 1802 e o produto de programa de computador 1800 podem ser dispostos para executar sequencialmente o código de programa onde as ações de qualquer um dos métodos são executadas passo a passo. O meio de processamento, processador ou computador 1802 é de preferência o que normalmente é chamado de um sistema incorporado. Assim, o meio legível por computador 1800 e o computador 1802 representados na Figura 18 devem ser interpretados para fins ilustrativos apenas para fornecer compreensão do princípio, e não devem ser interpretados como uma ilustração direta dos elementos.

[0065] A invenção foi descrita principalmente acima com referência a algumas modalidades. No entanto, como é prontamente apreciado por um versado na técnica, outras modalidades, que não as descritas acima, são igualmente possíveis dentro do escopo da invenção, tal como definido pelas reivindicações de patente em anexo.

Claims

1. Circuito detector de fase em quadratura (300, 400, 600) para um circuito de rádio de múltiplas antenas que compreende uma pluralidade de sintetizadores de frequência usando um sinal de oscilador de referência comum, caracterizado pelo fato de que compreende: um primeiro circuito (606, 608) disposto para coletar um primeiro valor de estado que indica um estado interno de um primeiro circuito divisor de frequência de geração de sinais em quadratura (210, 404, 504) de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência e um segundo valor de estado indicando um estado interno de um segundo circuito divisor de frequência de geração de sinais em quadratura de um segundo sintetizador de frequência da pluralidade de sintetizadores de frequência; um segundo circuito (614) disposto para determinar a partir do primeiro valor de estado e do segundo valor de estado se sinais em quadratura do primeiro sintetizador de frequência e sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase; e um terceiro circuito (614) disposto para fornecer um sinal de saída indicando se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase.

2. Circuito detector de fase em quadratura, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro circuito (606, 608) compreende conexões para sinais de controle (602) do primeiro circuito divisor de frequência e sinais de controle (604) do segundo circuito divisor de frequência.

3. Circuito detector de fase em quadratura, de acordo com a reivindicação 2, caracterizado pelo fato de que o segundo circuito é disposto para observar um bit menos significativo dos respectivos sinais de controle e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando em fase quando os bits menos significativos são iguais e determinar os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência como estando fora de fase quando há uma diferença entre os bits menos significativos.

4. Circuito detector de fase em quadratura, de acordo com a reivindicação 3, caracterizado pelo fato de que o segundo circuito compreende um circuito ou- exclusivo (614) que recebe os bits menos significativos (610, 612) dos respectivos sinais de controle, e o terceiro circuito compreende a saída (616) do circuito ou- exclusivo.

5. Corretor de fase em quadratura (301) para um circuito de rádio de múltiplas antenas compreendendo uma pluralidade de sintetizadores de frequência usando um sinal de oscilador comum, caracterizado pelo fato de que compreende: um circuito detector de fase em quadratura (300, 400, 600) conforme definido em qualquer uma das reivindicações 1 a 4; e um circuito de sinal de correção (303, 403) disposto para, com base na saída do detector de fase em quadratura, fornecer um sinal de correção para o segundo sintetizador de frequência fazendo com que o segundo sintetizador de frequência mude de fase.

6. Corretor de fase em quadratura, de acordo com a reivindicação 5, caracterizado pelo fato de que o sinal de correção está disposto para adaptar temporariamente qualquer um de: um fator de divisão usado para o segundo divisor de frequência; e um sinal de controle do segundo divisor de frequência.

7. Circuito de rádio de múltiplas antenas, caracterizado pelo fato de que compreende: uma pluralidade de sintetizadores de frequência para a respectiva antena, onde pelo menos dois da pluralidade de sintetizadores de frequência estão usando um sinal comum de oscilador de referência; e cada um compreende um circuito divisor de frequência de realimentação (210, 404, 504) disposto para receber um sinal oscilante e emitir um sinal de saída em uma frequência tendo uma relação de frequência com o sinal oscilante definida por uma relação de divisão, onde o circuito divisor de frequência compreende: um primeiro divisor de frequência (406, 506) disposto para receber o sinal oscilante e emitir N sinais de diferentes fases e cada um com uma frequência de 1/M do sinal oscilante; um segundo divisor de frequência (408, 508) disposto para receber um dos N sinais e dividir em frequência o sinal recebido por um valor dado por um primeiro sinal de controle fornecido ao segundo divisor de frequência; N circuitos de retorno (410, 510), cada um disposto para receber um respectivo um dos N sinais em uma entrada de sincronização do respectivo circuito de retorno e para receber uma saída do segundo divisor de frequência em uma entrada do respectivo circuito de retorno; um circuito multiplexador (412, 512) disposto para receber saídas dos N circuitos de retorno e para emitir um sinal, no qual o sinal de saída é baseado, selecionado a partir dos sinais recebidos com base em um segundo sinal de controle fornecido ao circuito multiplexador; e um circuito de controle (414, 520) disposto para fornecer o primeiro sinal de controle e o segundo sinal de controle com base na relação de divisão; e um corretor de fase em quadratura (301) conforme definido na reivindicação 5 ou 6.

8. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 7, caracterizado pelo fato de que os valores de estado compreendem os segundos sinais de controle.

9. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 7 ou 8, caracterizado pelo fato de que o valor de estado interno de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência é comparado com cada um dos outros sintetizadores de frequência da pluralidade de sintetizadores de frequência para determinar se os sinais em quadratura estão em fase ou fora de fase, respectivamente, em relação aos sinais em quadratura do primeiro sintetizador de frequência.

10. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 9, caracterizado pelo fato de que o sintetizador de frequência da pluralidade de sintetizadores de frequência como sendo o primeiro sintetizador de frequência é determinado dinamicamente.

11. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 9, caracterizado pelo fato de que o sintetizador de frequência da pluralidade de sintetizadores de frequência como sendo o primeiro sintetizador de frequência é fixo.

12. Circuito de rádio de múltiplas antenas, de acordo com qualquer uma das reivindicações 7 a 11, caracterizado pelo fato de que o circuito de controle é uma máquina de estado disposta para fornecer o primeiro e o segundo sinal de controle para cada ciclo do sinal de saída do circuito eletrônico com base na relação de divisão e em uma fase selecionada pelo circuito multiplexador para um ciclo anterior do sinal de saída.

13. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 12, caracterizado pelo fato de que o circuito de controle (520) compreende: um circuito divisor inteiro (522) disposto para dividir a relação de divisão por M e fornecer um valor de quociente inteiro e um valor de resto inteiro; um contador de módulo M (524) disposto para receber o valor de resto como uma entrada e o sinal de saída como uma entrada de sincronização, e para emitir um valor de contagem e um valor de carga; um circuito somador (526) disposto para adicionar o valor de quociente e o valor de carga para formar o primeiro sinal de controle, onde o segundo sinal de controle é baseado no valor de contagem.

14. Circuito de rádio de múltiplas antenas, de acordo com a reivindicação 13, caracterizado pelo fato de que o circuito de controle (520) compreende um circuito de retorno (528) disposto para receber o valor de contagem como uma entrada e o sinal de saída do circuito eletrônico como um sinal de sincronização, onde a saída do circuito de retorno é o segundo sinal de controle.

15. Estação de rádio (700, 800), caracterizada pelo fato de que compreende: um circuito de rádio de múltiplas antenas conforme definido em qualquer uma das reivindicações 7 a 14; e um arranjo de antena (702, 802) compreendendo uma pluralidade de elementos de antena, cada um associado a um respectivo sintetizador de frequência.

16. Método de um arranjo de rádio de múltiplas antenas com uma pluralidade de elementos de antena, cada um associado a um respectivo de uma pluralidade de sintetizadores de frequência, onde pelo menos dois dos sintetizadores de frequência compreendem cada um circuito divisor de frequência de geração de sinais em quadratura de realimentação disposto para receber um sinal oscilante e emitir sinais em quadratura em uma frequência tendo uma relação de frequência com o sinal oscilante definida por uma relação de divisão, e os divisores de frequência de geração de sinais em quadratura de realimentação são cada controlados por uma máquina de estado disposta para fornecer sinais de controle para cada ciclo do sinal de saída do divisor de frequência de geração de sinais em quadratura de realimentação com base na relação de divisão e uma fase selecionada para um ciclo anterior do sinal de saída, caracterizado pelo fato de que compreende: coletar (900) um primeiro valor de estado que indica um estado interno de um primeiro circuito divisor de frequência de geração de sinais em quadratura de um primeiro sintetizador de frequência da pluralidade de sintetizadores de frequência e um segundo valor de estado indicando um estado interno de um segundo circuito divisor de frequência de geração de sinais em quadratura de um segundo sintetizador de frequência da pluralidade de sintetizadores de frequência; determinar (902) a partir do primeiro valor de estado e do segundo valor de estado se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase; e fornecer (904) um sinal de estado de fase indicando se os sinais em quadratura do primeiro sintetizador de frequência e os sinais em quadratura do segundo sintetizador de frequência estão em fase ou fora de fase.

17. Método, de acordo com a reivindicação 16, caracterizado pelo fato de que o circuito divisor de frequência de geração de sinais em quadratura compreende um primeiro divisor de frequência disposto para receber o sinal oscilante e emitir N sinais de fases diferentes e cada um com uma frequência de 1/M do sinal oscilante; um segundo divisor de frequência disposto para receber um dos N sinais e a dividir em frequência o sinal recebido por um valor dado por um primeiro sinal de controle fornecido ao segundo divisor de frequência; N circuitos de retorno, cada um disposto para receber um respectivo dos N sinais em uma entrada de sincronização do respectivo circuito de retorno e para receber uma saída do segundo divisor de frequência em uma entrada do respectivo circuito de retorno; e um circuito multiplexador disposto para receber saídas dos N circuitos de retorno e para emitir um sinal, no qual o sinal de saída é baseado, selecionado a partir dos sinais recebidos com base em um segundo sinal de controle fornecido ao circuito multiplexador, onde a respectiva máquina de estado compreende um circuito de controle disposto para fornecer o primeiro sinal de controle e o segundo sinal de controle com base na relação de divisão, onde os estados compreendem os sinais de controle do primeiro circuito divisor de frequência e os sinais de controle do segundo circuito divisor de frequência, e a determinação compreende observar um bit menos significativo dos respectivos sinais de controle e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando em fase quando os bits menos significativos são iguais e determinar o primeiro sintetizador de frequência e o segundo sintetizador de frequência como estando fora de fase quando há uma diferença entre os bits menos significativos.

18. Método, de acordo com a reivindicação 16 ou 17, caracterizado pelo fato de que compreende: fornecer (905), com base na determinação, um sinal de correção para o segundo sintetizador de frequência; e mudar (907) a fase do segundo sintetizador de frequência com base no sinal de correção.

19. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que a mudança (907) de fase compreende adaptar temporariamente qualquer um de: um fator de divisão usado para o segundo divisor de frequência; e um sinal de controle do segundo divisor de frequência.