BR102013007917B1

BR102013007917B1 - Receptor e método para receber uma terceirapluralidade de blocos de código com base em uma primeira pluralidade de blocos de código e uma segunda pluralidade de blocos de código

Info

Publication number: BR102013007917B1
Application number: BR102013007917-0A
Authority: BR
Inventors: Liming Qin; Marwan Adas; Prachi Raikar; David Roos; Yezdi Antia; Neal Becker
Original assignee: Hughes Network Systems, Llc
Priority date: 2012-04-03
Filing date: 2013-04-02
Publication date: 2022-03-03
Also published as: BR102013007917A2; EP2648381A1; EP2648381B1

Abstract

MÉTODO E APARELHO PARA UM CONTROLADOR DE TAXA DE DADOS PARA UM ESQUEMA DE MULTIPLEXAÇÃO DE BLOCO DE CÓDIGO. A presente invenção refere-se a um receptor que é usado com o terceiro bloco de código com base no primeiro bloco de código, no segundo bloco de código, e em um bloco de código de planejamento. O primeiro bloco de código é associado a um primeiro número de sequência e modulado com um primeiro esquema de modulação. O segundo bloco de código é associado a um segundo número de sequência e modulado com um segundo esquema de modulação. O bloco de código de planejamento associa o terceiro bloco de código ao primeiro bloco de código e ao segundo bloco de código. O receptor inclui uma parte de demultiplexação, que inclui um seletor de bloco de código e uma tabela de pesquisa, que emite um sinal demultiplexado com base no terceiro bloco de código. O seletor de bloco de código seleciona um bloco de código a partir do terceiro bloco de código para emitir como o sinal demultiplexado com base nas entradas na tabela de pesquisa. O receptor também inclui uma parte de recuperação que emite os blocos de código recebidos (...).

Description

[0001] O presente pedido é uma continuação em parte do pedido de patente Norte-Americano N° 13/323.467 depositado no dia 2 de dezembro de 2011, e uma continuação em parte do pedido Norte- Americano N° 13/086.702 depositado do dia 14 de abril de 2011, ambos dos quais reivindicam a prioridade ao pedido provisório Norte- Americano N° 61/324.085 depositado no dia 14 de abril de 2010, toda a descrição dos quais é aqui incorporada a título de referência.

Antecedentes

[0002] O transporte de serviços de maior capacidade de transmissão avançados através de um transponder de satélite tem sido uma restrição de projeto de engenharia por décadas. O sistema de transmissão e o sistema receptor são as duas áreas principais de um sistema de transmissão via satélite. Os serviços de dados de alta capacidade via satélite estão entre os principais desafios tecnológicos enfrentados pelo setor e operadores de sistema de satélite hoje em dia. A segunda geração de satélite de transmissão de vídeo digital (DVB-S2) é uma especificação aprimorada para a transmissão de televisão digital via satélite desenvolvida em 2003 e ratificada em março de 2005. Com o uso do mecanismo tradicional pelo padrão DVB-S2, atender a alta largura de banda e os serviços interativos requer transponders de satélite significativamente maiores para suportar as taxas de dados.

[0003] A Figura 1 ilustra um exemplo de transmissor convencional.

[0004] Conforme ilustrado na Figura, um transmissor 100 inclui um organizador de taxa de código (CRO) 102, um modulador 104, um filtro de correspondência 106 e um conversor digital para analógico (DAC) 108.

[0005] O CRO 102 pode ser disposto para receber um sinal de corrente de rota de saída 110 e emitir um sinal 112. O modulador 104 pode ser disposto para receber o sinal 112 e emitir um sinal modulado 114. O filtro de correspondência 106 pode ser disposto para receber o sinal modulado 114 e emitir um sinal de transmissão 116. O DAC 108 pode ser disposto para receber o sinal de transmissão 116 e emitir um sinal analógico 118.

[0006] O CRO 102 pode determinar a modulação e a codificação a serem realizadas para o sinal de corrente de rota de saída 110 de modo a gerar o sinal de emissão 112. O CRO 102 pode executar a codificação para as informações a serem comunicadas aos receptores remotos (não mostrados) conforme endereçado pelo sinal de corrente de rota de saída 110.

[0007] O modulador 104 pode codificar o sinal recebido 112 e o sinal modulado de emissão 114. O modulador 104 pode codificar uma carga útil de entrada de dados digitais para garantir um terminal de recepção, pode decodificar e realizar a correção de erro para os erros que ocorrem em uma carga útil recebida.

[0008] O filtro de correspondência 106 pode executar a filtração de modo a maximizar a relação entre o sinal e o ruído de um sinal na presença de um ruído aditivo.

[0009] O DAC 108 pode converter o sinal de transmissão modulado digital 116 para o sinal analógico 118.

[00010] Em funcionamento, o CRO 102 pode receber e executar a codificação para o sinal de corrente de rota de saída do sinal recebido 110. O modulador 104 pode receber o sinal 112 e executar a correção e modulação antecipada de erro de sinal. O filtro de correspondência 106 pode receber o sinal que foi codificado, corrigido e modulado antecipado de erro e executar a filtragem do sinal recebido de modo a maximizar a relação entre o sinal e o ruído do sinal na presença do ruído aditivo. Por fim, o DAC 108 pode converter o sinal modulado e filtrado antecedido de erro corrigido, em uma forma de onda contínua analógica para a transmissão.

[00011] Em um sistema de satélite convencional, as correntes de dados podem ser codificadas, moduladas e transmitidas para uma multiplicidade dos terminais móveis. Um transmissor convencional típico pode receber um sinal com até 45 milhões de símbolos por segundo (MSPs). No entanto, a fim de satisfazer a demanda de hoje pela alta definição e serviços avançados, os terminais podem ser requeridos para suportar de modo significativo mais do que os 45 Msps. Para alcançar as altas taxas de dados, por exemplo, até 220 Msps, necessárias para a indústria de comunicações por satélite com o uso de técnicas convencionais exigiriam equipamentos caros com consumo de energia bastante elevado.

[00012] O que é necessário é um sistema e método para aumentar a eficiência e direcionar os desafios da transmissão de vídeo de alta qualidade e serviços avançados via satélite, de forma eficaz com relação ao custo, ao mesmo tempo em que adere às restrições de baixo consumo de energia.

Breve Sumário

[00013] A presente invenção fornece um sistema e método para aumentar a eficiência e direcionar os desafios da transmissão de vídeo de alta qualidade e serviços avançados via satélite, de forma eficaz com relação ao custo, ao mesmo tempo em que adere às restrições de baixo consumo de energia.

[00014] De acordo com um aspecto da presente invenção, um transmissor pode ser fornecido para o uso com um primeiro sinal de entrada e um segundo sinal de entrada. O transmissor inclui uma primeira parte de modulação, uma segunda parte de modulação e uma parte de multiplexação. A primeira parte de modulação pode emitir uma primeira pluralidade de blocos de código com base no primeiro sinal de entrada, em que cada um da primeira pluralidade de blocos de código tem um primeiro número de sequência associado ali e pode ser modulado a um primeiro esquema de modulação. A segunda parte de modulação pode emitir uma segunda pluralidade de blocos de código com base no segundo sinal de entrada, em que cada uma da segunda pluralidade de blocos de código tem um segundo número de sequência associado ali e pode ser modulado a um segundo esquema de modulação, e em que o segundo esquema de modulação pode ser diferente que o primeiro esquema de modulação. A parte de multiplexação pode emitir uma terceira pluralidade de blocos de código com base na primeira pluralidade de blocos de código, na segunda pluralidade de blocos de código e no bloco de código de planejamento. O bloco de código de planejamento associa cada um da terceira pluralidade de blocos de código àquela respectiva da primeira pluralidade de blocos de código e da segunda pluralidade de blocos de código.

[00015] De acordo com outro aspecto da presente invenção, um receptor pode ser fornecido para o uso com uma terceira pluralidade de blocos de código com base em uma primeira pluralidade de blocos de código, uma segunda pluralidade de blocos de código e um bloco de código de planejamento. A primeira pluralidade de blocos de código pode ser com base em um primeiro sinal de entrada. A segunda pluralidade de blocos de código pode ser com base em um segundo sinal de entrada. Cada um da primeira pluralidade de blocos de código tem um primeiro número de sequência associado ali e pode ser modulado com um primeiro esquema de modulação. Cada um da segunda pluralidade de blocos de código tem um segundo número de sequência associado ali e pode ser modulado com um segundo esquema de modulação. O segundo esquema de modulação pode ser diferente do primeiro esquema de modulação. O bloco de código de planejamento associa cada um da terceira pluralidade de blocos de código àquela respectiva da primeira pluralidade de blocos de código e da segunda pluralidade de blocos de código. O receptor inclui uma parte de demultiplexação e uma parte de recuperação. A parte de demultiplexação pode emitir um sinal demultiplexado com base na terceira pluralidade de blocos de código. A parte de recuperação pode emitir uma pluralidade de blocos de código recebidos com base no sinal demultiplexado. Cada um da pluralidade de blocos de código recebidos pode ser modulado com o primeiro esquema de modulação. A pluralidade de blocos de código recebidos inclui a primeira pluralidade de blocos de código e o bloco de código de planejamento.

[00016] De acordo com outro aspecto da presente invenção, um receptor pode ser fornecido para o uso com uma terceira pluralidade de blocos de código com base em uma primeira pluralidade de blocos de código, uma segunda pluralidade de blocos de código e um bloco de código de planejamento. A primeira pluralidade de blocos de código pode ser com base em um primeiro sinal de entrada. A segunda pluralidade de blocos de código pode ser com base em um segundo sinal de entrada. Cada um da primeira pluralidade de blocos de código tem um primeiro número de sequência associado ali e pode ser modulado com um primeiro esquema de modulação. Cada um da segunda pluralidade de blocos de código tem um segundo número de sequência associado ali e pode ser modulado com um segundo esquema de modulação. A segundo esquema de modulação pode ser diferente do primeiro esquema de modulação. O bloco de código de planejamento associa cada um da terceira pluralidade de blocos de código àquela respectiva da primeira pluralidade de blocos de código e da segunda pluralidade de blocos de código. O receptor inclui uma parte de recuperação e uma parte de demultiplexação. A parte de recuperação pode emitir uma pluralidade de blocos de código recebidos com base na terceira pluralidade de blocos de código. A parte de demultiplexação pode emitir um sinal demultiplexado com base em uma pluralidade de blocos de código recebidos. Cada um da pluralidade de blocos de código recebidos pode ser modulado com o primeiro esquema de modulação. A pluralidade de blocos de código recebidos inclui a primeira pluralidade de blocos de código e o bloco de código de planejamento.

[00017] Outras vantagens e características novas da presente invenção são apresentadas em parte na descrição que se segue, e em parte ficarão evidentes para os versados na técnica após o exame do que se segue ou podem ser aprendidas pela prática da invenção. As vantagens da invenção podem ser realizadas e alcançadas por meio dos instrumentos e combinações particularmente indicadas nas reivindicações anexas.

Breve Descrição dos Desenhos

[00018] Os desenhos anexos, os quais são incorporados e formam uma parte do relatório descritivo, ilustram uma modalidade de exemplo da presente invenção e, em conjunto com a descrição, servem para explicar os princípios da invenção. Nos desenhos: a Figura 1 ilustra um exemplo de transmissor convencional; a Figura 2 ilustra um exemplo de transmissor de acordo com um aspecto da presente invenção; a Figura 3 ilustra um exemplo de pluralidade de símbolos de dados que têm diferentes esquemas de modulação e formados em um único bloco de código; a Figura 4 ilustra um exemplo de blocos de código individuais dispostos em uma corrente de dados de bloco de código de TDM; a Figura 5 ilustra um exemplo de receptor que garante o processamento mais rápido e as taxas mais altas de dados de acordo com um aspecto da presente invenção; a Figura 6 ilustra outro exemplo de receptor que acomoda o processamento lento e as taxas de dados mais rápidas de acordo com um aspecto da presente invenção; a Figura 7 ilustra um exemplo de bloco de código multiplexada de divisão de código; a Figura 8 ilustra outro exemplo de transmissor com o uso de circuitos de multiplicador de baixo custo de acordo com um aspecto da presente invenção; a Figura 9 ilustra um exemplo de receptor de CDM, de acordo com um aspecto da presente invenção; a Figura 10 ilustra um exemplo quadro de bloco de código, de acordo com um aspecto da presente invenção; a Figura 11 ilustra um exemplo de corrente de acordo com um aspecto da presente invenção; a Figura 12 ilustra um exemplo de plano de tempo de acordo com um aspecto da presente invenção; a Figura 13 ilustra um exemplo de método para a aquisição de plano de tempo de acordo com um aspecto da presente invenção; a Figura 14 ilustra outro exemplo de método para a aquisição de plano de tempo de acordo com um aspecto da presente invenção; a Figura 15 ilustra outro exemplo de método para a aquisição de plano de tempo de acordo com um aspecto da presente invenção; a Figura 16 ilustra uma disposição de uma pluralidade de superquadros, de acordo com um aspecto da presente invenção. a Figura 17 ilustra um exemplo de receptor com um seletor de bloco de código. as Figuras 18a e 18b ilustram um exemplo de entrada e saída de bloco de código para um seletor de bloco de código. a Figura 19 ilustra uma tabela de pesquisa exemplificadora que passa cada bloco de código para o processamento. A Figura 20 ilustra a entrada e a saída exemplificadoras de um seletor de bloco de código que faz referência a uma tabela de pesquisa que passa cada bloco de código para o processamento. a Figura 21 ilustra uma tabela de pesquisa exemplificadora que passa 2 de cada 4 blocos de código para o processamento. a Figura 22 ilustra a entrada e a saída exemplificadoras de um seletor de bloco de código que faz referência a uma tabela de pesquisa que passa 2 de cada 4 blocos de código para o processamento. a Figura 23 ilustra um exemplo de método para operação de um seletor de bloco de código com uma tabela de pesquisa. a Figura 24 ilustra um exemplo de método para a sincronização do contador de bloco de código.

Descrição Detalhada

[00019] De acordo com um aspecto da presente invenção, uma pluralidade de correntes de dados fora da rota pode ser multiplexada no lado do transmissor, alcançando assim a capacidade de dados maiores de múltiplos tempos que os transmissores existentes. De modo similar, uma corrente de dados multiplexados pode ser demultiplexada no lado do receptor de modo a alcançar uma maior capacidade de dados.

[00020] Em uma modalidade de exemplo, um transmissor tem quatro correntes de rota de saída, multiplexadas em uma corrente de rota de saída de 220 Msps. As correntes de rota de saída podem ser multiplexadas ou com um esquema de Multiplexação por Divisão de Tempo (TDM) ou um esquema de Multiplexação por Divisão de Código (CDM), que pode ser enviados por um sistema de satélite. Antes de serem multiplexados, cada corrente de rota de saída pode ser codificada com uma taxa relativamente baixa, por exemplo, 55 Msps. Os transmissores de exemplo de acordo com os aspectos da presente invenção serão agora descritos com referência às Figuras 2 a 4.

[00021] A Figura 2 ilustra um exemplo de um transmissor de acordo com um aspecto da presente invenção.

[00022] Um transmissor 200 inclui um CRO 202, um CRO 204, um CRO 206, um CRO 208, um modulador 210, um modulador 212, um modulador 214, um modulador 216, um multiplexador 218, um filtro de correspondência 220 e um DAC 222.

[00023] O CRO 202 pode ser disposto para receber um sinal de corrente de rota de saída 224 e emitir um sinal 232. O modulador 210 pode ser disposto para emitir um sinal modulado 240 com base no sinal 232. Em algumas modalidades, o modulador 210 é disposto para receber o sinal 232 diretamente do CRO 202. De modo similar, o CRO 204 pode ser disposto para receber um sinal de corrente de rota de saída 226 e emitir um sinal 234. O modulador 212 pode ser disposto para emitir um sinal modulado 242 com base no sinal 234. Em algumas modalidades, o modulador 212 é disposto para receber o sinal 234 diretamente do CRO 204. O CRO 206 pode ser disposto para receber um sinal de corrente de rota de saída 228 e emitir um sinal 236. O modulador 214 pode ser disposto para emitir um sinal modulado 244 com base no sinal 236. Em algumas modalidades, o modulador 214 é disposto para receber o sinal 236 diretamente do CRO 206. O CRO 208 pode ser disposto para receber um sinal de corrente de rota de saída 230 e emitir um sinal 238. O modulador 216 pode ser disposto para emitir um sinal modulado 246 com base no sinal 238. Em algumas modalidades, o modulador 216 é disposto para receber o sinal 238 diretamente do CRO 208.

[00024] O multiplexador 218 pode estar disposto para emitir um sinal multiplexado 248 com base nos sinais modulados 240, 242, 244 e 246. Em algumas modalidades, o multiplexador 218 é disposto para receber os sinais modulados 240, 242, 244 e246 diretamente do modulador 210, do modulador 212, do modulador 214 e do modulador 216, respectivamente. O filtro de correspondência 220 pode ser disposto para emitir um sinal filtrado 250 com base no sinal multiplexado 248. Os exemplos não limitadores dos tipos de modulação com suporte pelo sinal filtrado 250 incluem TDM e CDM. Em algumas modalidades, o filtro de correspondência 220 é disposto para receber o sinal multiplexado 248 diretamente do multiplexador 218. Um filtro de correspondência, no lado do transmissor, é usado para limitar a largura de banda e reduzir a interferência de canal adjacente. Em um lado do receptor correspondente (não mostrado), um filtro de correspondência é usado como um filtro linear ótimo para maximizar o sinal para a relação de ruído na presença do ruído. O DAC 222 pode ser disposto para emitir um sinal analógico 252 com base no sinal filtrado 250. Em algumas modalidades, o DAC 222 is disposto para receber o sinal filtrado 250 diretamente do filtro de correspondência 220.

[00025] O CRO 202, o CRO 204, o CRO 206 e o CRO 208 podem executar a modulação e a codificação de sinais de corrente de rota de saída 224, 226, 228 e 230, respectivamente, e emitem os sinais codificados 232, 234, 236 e 238, respectivamente, de maneira similar ao CRO 102 da Figura 1. Os moduladores 210, 212, 214 e 216, recebem e codificam os sinais codificados de mapa de bit para símbolo 232, 234, 236 e 238, respectivamente, e emitem os sinais modulados 240, 242, 244 e 246, respectivamente, de maneira similar ao modulador 104 da Figura 1.

[00026] O multiplexador 218 multiplexa os sinais modulados 240, 242, 244 e 246 em uma corrente de rota de saída conforme indicado pelo sinal multiplexado 248. Mediante a multiplexação dos sinais modulados 240, 242, 244 e 246 em uma corrente de rota de saída, o transmissor 200 é capaz de utilizar um único dispositivo ou recurso, nesse caso o DAC 222, para transmitir uma pluralidade de sinais. O filtro de correspondência 220 pode filtrar o sinal multiplexado 248 de modo a maximizar a relação entre o sinal e o ruído do sinal transmitido, de maneira similar àquela discutida acima com referência ao filtro de correspondência 106 da Figura 1. O DAC 222 pode converter o sinal filtrado de transmissão 250 para o sinal analógico 252.

[00027] Cada par de CRO 202 e de modulador 210, CRO 204 e modulador 212, CRO 206 e modulador 214, e CRO 208 e modulador 216 podem operar de maneira similar que o par de CRO 102 e modulador 104 conforme discutido acima com referência à Figura 1. Com propósitos de discussão, presume-se que cada par de CRO 202 e modulador 210, CRO 204 e modulador 212, CRO 206 e modulador 214, e CRO 208 e modulador 216 podem operar em uma taxa de 55 Msps, similar ao transmissor convencional discutido acima com referência à Figura 1.

[00028] Em contraste com o sistema convencional discutido acima com referência à Figura 1, de acordo com um aspecto da presente invenção, o multiplexador 218 pode operar em uma taxa muito mais elevada. Com o propósito de explicação, presume-se que nessa modalidade de exemplo, o multiplexador 218, o filtro de correspondência 220 e o DAC 222 podem operar em uma taxa de 220 Msps. O desempenho de 220 Msps do sinal multiplexado 248 representa a agregação de quatro 55 Msps conforme indicado pelo sinal modulado 240, 242, 244 e 246. O sinal multiplexado 248 pode ser, em seguida, processado através do filtro de correspondência 220 para gerar o sinal filtrado de transmissão 250. O filtro de correspondência 220 pode operar de maneira similar que o filtro de correspondência 106 conforme discutido com referência à Figura 1, no entanto, em uma taxa aumentada de modo significativo de operação. O DAC 222 pode converter o sinal filtrado de transmissão 250 em analógico, que pode, em seguida, ser transmitido como o sinal analógico 252. O DAC 222 pode operar de maneira similar que o DAC 108 conforme discutido acima com referência à Figura 1, no entanto, em uma taxa de operação mais elevada de maneira significativa.

[00029] De acordo com uma disposição multiplexada da presente invenção, uma pluralidade de correntes de rota de saída pode ser modulada, cada uma em uma taxa convencional. Em seguida, a pluralidade de correntes de rota de saída moduladas podem ser multiplexadas juntas, filtradas e convertidas em sinais analógicos em uma taxa muito mais elevada. Em conformidade, a capacidade de transmissão de dados geral fornecida por um transmissor de acordo com a presente invenção é muito maior do que àquela de um transmissor convencional como um resultado da agregação de múltiplas correntes de informações convencionais em uma corrente de informação convencional que é executada em uma taxa de operação mais elevada de maneira significativa.

[00030] A Figura 3 ilustra um exemplo bloco de código que entra no multiplexador 218, de acordo com um aspecto da presente invenção.

[00031] Conforme ilustrado na Figura, um bloco de código 300 inclui uma subcorrente 304, uma pluralidade de partes adicionais ilustradas com uma série de pontos e uma subcorrente 306. A subcorrente 304 inclui um símbolo 308, um símbolo 310, um símbolo 312 e um símbolo 314. A subcorrente 306 inclui um símbolo 316, um símbolo 318, um símbolo 320 e um símbolo 322.

[00032] Nesse exemplo, suponha que o símbolo 308 e o símbolo 316 correspondam a dois símbolos consecutivos dentro do sinal de subcorrente de rota de saída 224 da Figura 2e foram modulados com um esquema de modulação de QPSK. Nesse exemplo, suponha que o símbolo 310 e o símbolo 318 correspondam a dois símbolos consecutivos dentro do sinal de subcorrente de rota de saída 226 e foram modulados com um esquema de modulação de 16APSK. Nesse exemplo, suponha que cada um do símbolo 312 e do símbolo 320 correspondam a dois símbolos consecutivos dentro do sinal de subcorrente de rota de saída 228 e foram modulados com um esquema de modulação de 8PSK. Nesse exemplo, suponha que cada um do símbolo 314 e do símbolo 322 correspondam a dois símbolos consecutivos dentro do sinal de subcorrente de rota de saída 230 e foram modulados com um esquema de modulação de QPSK.

[00033] Em funcionamento, o multiplexador 218 primeiramente recebe um símbolo do sinal modulado 240 como o símbolo 308. O multiplexador 218 recebe um símbolo do sinal modulado 242 como o símbolo 310. O multiplexador 218recebe, em seguida, um símbolo do sinal modulado 244 como o símbolo 312. Em seguida, o multiplexador 218 recebe um símbolo do sinal modulado 246 como o símbolo 314. O multiplexador 218 continua a receber os sinais modulados 240, 242, 244 e 246 até que o bloco de código 300 seja completamente transmitido, terminando com a recepção de símbolos 316, 318, 320 e 322, que correspondem aos sinais modulados 240, 242, 244 e 246, respectivamente.

[00034] A Figura 4 ilustra um exemplo corrente de dados de bloco de código de TDM 400 que sai do multiplexador 218, de acordo com um aspecto da presente invenção.

[00035] Conforme ilustrado na Figura 4 , a corrente de dados de bloco de código de TDM 400 inclui um bloco de código de rota de saída 402, um bloco de código de rota de saída 404, um bloco de código de rota de saída 406, um bloco de código de rota de saída 408 e um bloco de código de rota de saída 410.

[00036] Os blocos de código de rota de saída 402 e 410 são indicados como sendo modulados através de QPSK. O bloco de código de rota de saída 404 é indicado como sendo modulado através de 16APSK. O bloco de código de rota de saída 406 é indicado como sendo modulado através de 8APSK. O bloco de código de rota de saída 408 é indicado como sendo modulado através de QPSK. Deve- se observar que uma corrente de emissão pode ter uma pluralidade de blocos de código que foram moduladas com diferentes tipos de esquemas de modulação. Por exemplo, embora nesse exemplo, os blocos de código de rota de saída 402 e 410 esteja, cada um, na corrente de rota de saída 1 e sejam indicados como sendo modulados através de QPSK, em outros exemplo, a corrente de rota de saída 1 pode ter os blocos de código de rota de saída que foram modulados através de outros esquemas de modulação.

[00037] Para reduzir a complexidade, o custo e o consumo de energia, um receptor pode realizar a recepção seletiva. Com propósitos de discussão, suponha que quatro receptores estejam dispostos para receber um sinal transmitido a partir do transmissor 200. Por exemplo, um primeiro receptor pode receber e remontar o bloco de código de QPSK de sinal de corrente de rota de saída 224 da Figura 2, que corresponde a uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 402 e 410 da Figura 4. O primeiro receptor pode ignorar os outros blocos de código que não correspondem ao sinal de corrente de rota de saída 224, por exemplo, uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 404, 406 e 408. De modo similar, um segundo receptor pode receber e remontar o bloco de código de 16APSK de sinal de corrente de rota de saída 226 da Figura 2, que corresponde a uma amostragem indicada pelo exemplo do bloco de código de rota de saída 404 da Figura 4. O segundo receptor pode ignorar os outros blocos de código que não correspondem ao sinal de corrente de rota de saída 226, por exemplo, uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 402, 406, 408 e 410. Além disso, um terceiro receptor pode receber e remontar o bloco de código 8PSK de sinal de corrente de rota de saída 228 da Figura 2, que corresponde a uma amostragem indicada pelo exemplo do bloco de código de rota de saída 406 da Figura 4. O terceiro receptor pode ignorar os outros blocos de código que não correspondem ao sinal de corrente de rota de saída 228, por exemplo, uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 402, 404, 408 e 410. Por fim, um quarto receptor pode receber e remontar o bloco de código de QPSK de sinal de corrente de rota de saída 230 da Figura 2, que corresponde a uma amostragem indicada pelo exemplo do bloco de código de rota de saída 408 da Figura 4. O quarto receptor pode ignorar os outros blocos de código que não correspondem ao sinal de corrente de rota de saída 230, por exemplo, uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 402, 404, 406 e 410.

[00038] Novamente, de acordo com um aspecto da presente invenção, um único transmissor pode ser operado para transmitir uma única corrente de dados que inclui uma pluralidade de os blocos de código de rota de saída que foram multiplexados juntos. Um único receptor será capaz de receber toda a única corrente de dados. Para o processamento eficiente, o receptor irá apenas processar uma parte de toda a única corrente de dados recebida. Esse aspecto da presente invenção será agora descrito com referência à Figura 5 .

[00039] A Figura 5 ilustra um exemplo de receptor, de acordo com um aspecto da presente invenção.

[00040] Um receptor 500 inclui um conversor analógico para digital (ADC) 502, um equalizador de filtro de correspondência 504, um demultiplexador 506, um demodulador 508, um decodificador de paridade de baixa densidade (LDPC) 510 e um pós-processador 528.

[00041] O ADC 502 pode ser disposto para receber um sinal analógico 512 do transmissor 200 e para emitir um sinal digital 514. O equalizador de filtro de correspondência 504 pode ser disposto para emitir um sinal digital 516 com base no sinal digital 514. Em algumas modalidades, o equalizador de filtro de correspondência 504 é disposto para receber o sinal digital 514 diretamente do ADC 502. O demultiplexador 506 pode ser disposto para emitir uma corrente de sinal demultiplexado 518 com base no sinal digital 516 e no sinal de dados 526. Em algumas modalidades, o demultiplexador 506 é disposto para receber o sinal digital 516 diretamente do equalizador de filtro de correspondência 504. Em algumas modalidades, o demultiplexador 506 é disposto para receber o sinal de dados 526 diretamente do pós-processador 528. O demodulador 508 pode ser disposto para emitir um sinal demodulado 520 com base na corrente de sinal demultiplexado 518. Em algumas modalidades, o demodulador 508 é disposto para receber a corrente de sinal demultiplexado 518 diretamente do demultiplexador 506. O decodificador de LDPC 510 pode ser disposto para emitir um sinal decodificado 524 com base no sinal demodulado 520. Em algumas modalidades, o decodificador de LDPC 510 é disposto para receber o sinal demodulado 520 diretamente do demodulador 508. O pós- processador 528 pode ser disposto para emitir um sinal de dados 522 e o sinal de dados 526, cada um com base no sinal decodificado 524. Em uma modalidade de exemplo, o pós-processador 528 é disposto para receber o sinal decodificado 524 diretamente do decodificador de LDPC 510.

[00042] O ADC 502 converte os sinais analógicos recebidos transmitidos a partir de um formato analógico para um formato digital. O equalizador de filtro de correspondência 504 realiza filtragem correspondente do sinal digital 514 de modo a maximizar a relação entre o sinal e o ruído do sinal recebido. Além disso, o equalizador de filtro de correspondência 504 pode executar a recuperação da temporização de bit. O demultiplexador 506 pode selecionar as partes do sinal recebido para o processamento. O demodulador 508 realiza a demodulação dos símbolos selecionados pelo demultiplexador 506 para formar um bloco de código remontado. O decodificador de LDPC 510 pode decodificar o sinal recebido. O pós-processador 528 pode fornecer a informação de plano de tempo ao demultiplexador 506 tal que o demultiplexador 506 pode selecionar os blocos de código corretos para a liberação ao demodulador 508. A informação de plano de tempo será descrita com mais detalhes abaixo.

[00043] Em funcionamento, o receptor 500 recebe o sinal analógico 512. Depois que o ADC 502 converte o sinal analógico 512 para sinal digital 514, o equalizador de filtro de correspondência 504 filtra o sinal digital 514 para maximizar a relação entre o sinal e o ruído e assim, otimizar a qualidade de sinal. O equalizador de filtro de correspondência 504 também pode operar para realizar a recuperação de temporização de bit de modo a determinar os tempos de início e de fim para os símbolos recebidos. O demultiplexador 506 em seguida, seleciona as partes do sinal digital 516 para o processamento. Por exemplo, conforme descrito com referência à Figura 3 e à Figura 4 , o demultiplexador 506 pode selecionar passar o símbolo 308 e o símbolo 316 através do sinal digital 516 e rejeitar os outros símbolos. O demodulador 508 realiza a demodulação dos símbolos selecionados pelo demultiplexador 506 para formar um bloco de código remontado. Por exemplo, conforme descrito com referência à Figura 3 e à Figura 4 , uma multiplicidade de símbolos com uma amostragem indicada como o símbolo 308 e o símbolo 316 pode ser remontada para formar o bloco de código indicado como o bloco de código de rota de saída 402. A corrente de sinal demultiplexado pode, em seguida, ser processada nas correntes originais liberadas ao decodificador de LDPC 510 para a decodificação. Os códigos de LDPC podem ser definidos como os Códigos de Paridade de Baixa Densidade e tendo um algoritmo de descodificação facilmente paralelizável, que executa as operações aritméticas simples adequadas para a decodificação iterativa. O pós- processador 528 pode receber o sinal digitalizado, filtrada demultiplexado, demodulado, remontado e decodificado para a detecção de erro e o gerenciamento de plano de tempo.

[00044] Conforme será descrito em mais detalhes abaixo, o sinal analógico 512 incluirá um plano de tempo que indica quais blocos de código receptor 500 deverá decodificar. O pós-processador 528 usará essas informações para instruir o demultiplexador 506 com relação a quais partes do sinal digital 516 ele deve passar para o processamento.

[00045] Para reduzir a complexidade, o custo e o consumo de energia, o receptor 500 pode realizar a recepção seletiva. Com propósitos de discussão, suponha que o receptor 500 pretenda receber e remontar os símbolos de 16APSK de sinal de corrente de rota de saída 226 da Figura 2, que corresponde a uma amostragem indicada pelo exemplo do bloco de código de rota de saída 404 da Figura 4. O receptor 500 pode ignorar os outros símbolos que não correspondem ao sinal de corrente de rota de saída 226, por exemplo, uma amostragem indicada pelo exemplo dos blocos de código de rota de saída 402, 406, 408 e 410.

[00046] De acordo com uma disposição multiplexada da presente invenção, uma única corrente recebida que inclui uma pluralidade de correntes de rota de saída pode ser demultiplexada em uma taxa muito alta. Em seguida, o único lote de blocos de código selecionado pelo multiplexador pode ser demodulado, decodificado e processado em uma taxa muito inferior. Em conformidade, os dados gerais processados por um receptor de acordo com a presente invenção podem ser similares àqueles de um transmissor convencional, embora o sinal recebido seja recebido em uma taxa significativamente mais elevada. Em outras palavras, de acordo com um aspecto da presente invenção, um único transmissor pode ser operado para transmitir uma única corrente de dados que inclui uma pluralidade de os blocos de código de rota de saída que foram multiplexados juntos. O receptor 500 será capaz de receber toda a única corrente de dados. Para o processamento eficiente, o receptor 500 irá processar apenas uma parte de toda a única corrente de dados recebida.

[00047] Na modalidade de exemplo discutida acima com referência à Figura 5 , um sinal recebido é demultiplexado e é, em seguida, demodulado. No entanto, em outras modalidades, um sinal recebido pode ser primeiramente demodulado e, em seguida, demultiplexado. Isso será descrito agora em mais detalhes com referência à Figura 6 .

[00048] A Figura 6 ilustra um exemplo de receptor com a recuperação de portadora realizada antes do demultiplexador de acordo com um aspecto da presente invenção.

[00049] Conforme ilustrado nas Figuras, um receptor 600 inclui um ADC 614, um equalizador de filtro de correspondência 616, um demodulador 618, um demultiplexador 620, um decodificador de LDPC 622 e um pós-processador 624.

[00050] O ADC 614 pode ser disposto para receber o um sinal analógico 602 a partir do transmissor via satélite 200 e para emitir um sinal digital 604. O equalizador de filtro de correspondência 616 é disposto para emitir um sinal recuperado 606 com base no sinal digital 604. Em algumas modalidades, o equalizador de filtro de correspondência 616 é disposto para receber o sinal digital 604 diretamente do ADC 614. O demodulador 618 é disposto para emitir um sinal demodulado 608 com base no sinal recuperado 606. Em algumas modalidades, o demodulador 618 é disposto para receber o sinal recuperado 606 diretamente do equalizador de filtro de correspondência 616. O demultiplexador 620 pode ser disposto para emitir uma corrente de sinal demultiplexado 610 com base no sinal demodulado 608 e em um sinal de retorno 628. Em algumas modalidades, o demultiplexador 620 é disposto para receber o sinal demodulado 608 diretamente do demodulador 618. Em algumas modalidades, o demultiplexador 620 é disposto para receber o sinal de retorno 628 diretamente do pós-processador 624. O decodificador de LDPC 622 pode ser disposto para emitir um sinal decodificado de dados 626 com base na corrente de sinal demultiplexado 610. Em algumas modalidades, o decodificador de LDPC 622 é disposto para receber o corrente de sinal demultiplexado 610 diretamente do demultiplexador 620. O pós-processador 624 pode ser disposto para emitir um sinal de dados 612 com base no sinal decodificado de dados 626 e também para liberar a informação de plano de tempo através do sinal de retorno 628 com base no sinal decodificado de dados 626. Em algumas modalidades, o pós-processador 624 é disposto para receber o sinal decodificado de dados 626 diretamente do decodificador de LDPC 622.

[00051] O ADC 614 pode converter os sinais analógicos recebidos e transmitidos a partir de um satélite para um formato digital para o processamento adicional de maneira similar ao ADC 502 conforme discutido acima com referência à Figura 5. O equalizador de filtro de correspondência 616 pode filtrar o sinal digital 604 de modo a maximizar a relação entre o sinal e o ruído do sinal recebido. Além disso, o equalizador de filtro de correspondência 616 pode executar a recuperação de temporização de bit. O equalizador de filtro de correspondência 616 pode operar de maneira similar que o equalizador de filtro de correspondência 504 conforme discutido acima com referência à Figura 5 . O demodulador 618 pode realizar a demodulação do sinal recuperado 606 e pode operar de maneira similar que o demodulador 508 conforme discutido acima com referência à Figura 5 , exceto o demodulador 618 que pode operar como uma taxa significativamente mais elevada que o demodulador 508. O demultiplexador 620 pode recuperar o sinal de portadora e remontar o sinal digitalizado, filtrado, demodulado e recebido na corrente de sinal recuperado demultiplexado 610. Além disso, o demultiplexador 620 pode operar de maneira similar ao demultiplexador 506 conforme discutido acima com referência à Figura 5 . O decodificador de LDPC 622 realiza a decodificação para a recuperação da informação originalmente transmitida, com exceção para a realização da detecção/correção de erro. O decodificador de LDPC 622 pode operar de maneira similar ao decodificador de LDPC 510 conforme discutido acima com referência à Figura 5 . O pós- processador 624 pode realizar a detecção de erro e a geração da informação de plano de tempo para a liberação ao demultiplexador 620. O pós-processador 624 pode operar de maneira similar ao pós- processador 528 conforme discutido acima com referência à Figura 5.

[00052] Uma diferença entre a modalidade discutida acima com referência à Figura 5 e a modalidade discutida acima com referência à Figura 6 é o posicionamento do demultiplexador com relação ao demodulador. Na modalidade discutida acima com referência à Figura 5, o demultiplexador 506 é disposto antes do demodulador 508. Por outro lado, na modalidade discutida acima com referência à Figura 6, o demultiplexador 620 é disposto depois do demodulador 618.

[00053] Comparado ao receptor 500, o receptor 600 em funcionamento pode exigir maior complexidade, consumo de energia e utilização do processador, como um resultado, um custo mais elevado.

[00054] Conforme descrito com referência às Figuras 3 a 6, uma pluralidade de correntes de informações pode ser montada e transmitida em uma alta taxa a partir de um único transmissor a uma pluralidade de receptores. As informações destinadas a um único receptor podem ser uma porta das informações conforme transmitido pelo transmissor. O conjunto das informações transmitidas e a configuração do receptor permitem que uma parte do receptor opere com uma taxa reduzida, com um consumo e custo de energia geral mais baixo.

[00055] Os exemplos conforme discutido acima com referência às Figuras 3 a 6 - foram realizados com base na multiplexação por divisão de tempo. No entanto, de acordo com outro aspecto da presente invenção, outros tipos de multiplexação podem ser usados. Por exemplo, um transmissor e receptor podem ser configurados onde o esquema de multiplexação pode ser com base na multiplexação por divisão de código (CDM). A CDM emprega um esquema especial de codificação, em que cada receptor é atribuído a um código, para permitir que os múltiplos usuários sejam multiplexados pelo mesmo canal físico. Uma modalidade com o uso de CDM será agora discutida com referência à Figura 7.

[00056] A Figura 7 ilustra um exemplo de bloco de código de CDM 700.

[00057] Conforme ilustrado na Figura, bloco de código de CDM 700 inclui uma rota de saída 702, uma rota de saída 704, uma rota de saída 706 e uma rota de saída 708.

[00058] A rota de saída702 pode ser um pacote de corrente de bit modulado de QPSK e configurado como uma parte do bloco de código de CDM 700. A rota de saída704 pode ser um pacote de corrente de bit modulado de 16APSK e configurada como uma parte do bloco de código de CDM 700. A rota de saída706 pode ser um pacote de corrente de bit modulado de 8PSK e configurada como uma parte do bloco de código de CDM 700. A rota de saída708 pode ser um pacote de corrente de bit modulado de QPSK e configurada como uma parte do bloco de código de CDM 700.

[00059] As rotas de saída702, 704, 706 e 708 podem ser transmitidas de maneira simultânea através de um único canal. Um bit de informações a ser transmitido pode ser transladado em um código representado por uma multiplicidade de bits. As rotas de saída podem ter códigos diferentes e ortogonais. Os códigos ortogonais transladados para as várias rotas de saída permitem a discriminação entre os códigos por um receptor ou receptores.

[00060] Em funcionamento, as correntes de dados de rota de saída individuais podem ser moduladas com o uso do esquema de CDM. O bloco de código de CDM modulado 700, um agregado de rotas de saída702, 704, 706 e 708, pode ser processado a partir dos sinais de corrente de rota de saída 224, 226, 228 e 230.

[00061] A Figura 8 ilustra um exemplo de transmissor que executa a transmissão de blocos de código através da modulação de CDM conforme descrito com referência à Figura 7, de acordo com um aspecto da presente invenção.

[00062] Um transmissor 800 inclui o CRO 202, CRO 204, CRO 206, CRO 208, o modulador 210, o modulador 212, o modulador 214, o modulador 216, o filtro de correspondência 220, DAC 222, um multiplicador 802, um multiplicador 804, um multiplicador 806, um multiplicador 808 e um adicionador 826.

[00063] O CRO 202 pode ser disposto para receber o sinal de corrente de rota de saída 224 e o sinal de emissão 232. O modulador 210 pode ser disposto para emitir um sinal modulado 240 com base no sinal 232. Em algumas modalidades, o modulador 210 é disposto para receber o sinal 232 diretamente do CRO 202. De modo similar, o CRO 204 pode ser disposto para receber o sinal de corrente de rota de saída 226 e o sinal de emissão 234. O modulador 212 pode ser disposto para emitir um sinal modulado 242 com base no sinal 234. Em algumas modalidades, o modulador 212 é disposto para receber o sinal 234 diretamente do CRO 204. O CRO 206 pode ser disposto para receber o sinal de corrente de rota de saída 228 e o sinal de emissão 236. O modulador 214 pode ser disposto para emitir um sinal modulado 244 com base no sinal 236. Em algumas modalidades, o modulador 214 é disposto para receber o sinal 236 diretamente do CRO 206. O CRO 208 pode ser disposto para receber o sinal de corrente de rota de saída 230 e o sinal de emissão 238. O modulador 216 pode ser disposto para emitir um sinal modulado 246 com base no sinal 238. Em algumas modalidades, o modulador 216 é disposto para receber o sinal 238 diretamente do CRO 208.

[00064] O multiplicador 802 é disposto para emitir um sinal multiplicado de código 810 com base em um código 818 e o sinal modulado 240. Em algumas modalidades, o multiplicador 802 é disposto para receber o sinal modulado 240 diretamente do modulador 210. O multiplicador 804 é disposto para emitir um sinal multiplicado de código 812 com base em um código 820 e no sinal modulado 242. Em algumas modalidades, o multiplicador 804 é disposto para receber o sinal modulado 242 diretamente do modulador 212. O multiplicador 806 é disposto para emitir um sinal multiplicado de código 814 com base em um código 822 e no sinal modulado 244. Em algumas modalidades, o multiplicador 806 é disposto para receber o sinal modulado 244 diretamente do modulador 214. O multiplicador 808 é disposto para emitir um sinal multiplicado de código 816 com base em um código 824 e no sinal modulado 246. Em algumas modalidades, o multiplicador 808 é disposto para receber o sinal modulado 246 diretamente do modulador 216.

[00065] O adicionador 826 pode ser disposto para emitir um sinal de CDM 828 com base nos sinais multiplicados de código 810, 812, 814 e 816. Em algumas modalidades, o adicionador 826 é disposto para receber o sinal multiplicado de código 810 diretamente do multiplicador 802. Em algumas modalidades, o adicionador 826 é disposto para receber o sinal multiplicado de código 812 diretamente do multiplicador 804. Em algumas modalidades, o adicionador 826 é disposto para receber o sinal multiplicado de código 814 diretamente do multiplicador 806. Em algumas modalidades, o adicionador 826 é disposto para receber o sinal multiplicado de código 816 diretamente do multiplicador 808.

[00066] O filtro de correspondência 220 pode ser disposto para emitir o sinal filtrado 250 com base no sinal de CDM 828. Em algumas modalidades, o filtro de correspondência 220 é disposto para receber o sinal de CDM 828 diretamente do adicionador 826. O DAC 222 pode ser disposto para emitir um sinal analógico 252 com base no sinal filtrado 250. Em algumas modalidades, o DAC 222 é disposto para receber o sinal filtrado 250 diretamente do filtro de correspondência 220.

[00067] O CRO 202, 204, 206 e 208 pode operar de maneira similar conforme discutido acima com referência à Figura 2 . Os moduladores 210, 212, 214 e 216, realizam a modulação e a codificação de correção antecipada de erro para os sinais codificados de entrada 232, 234, 236 e 238, respectivamente e emitem os sinais modulados de emissão correspondentes 240, 242, 244 e 246 de maneira similar conforme discutido acima com referência à Figura 2 .

[00068] Os multiplicadores 802, 804,806 e 808 podem ser configurados como multiplicadores de código, que executam a multiplicação de sinais de entrada com códigos específicos e que liberam os sinais multiplicados de código correspondentes 810, 812, 814 e 816. Por exemplo, o multiplicador 802 multiplicará o sinal modulado 240 com o código 818 para gerar o sinal multiplicado de código 810. Em conformidade, um receptor (não mostrado) que é destinado a receber o sinal modulado 240 reconhecerá o aspecto de código 818 do sinal multiplicado de código 810. O receptor que é destinado a receber o sinal modulado 240 será, então, capaz de demodular e processar as informações dentro do sinal multiplicado de código 810, ao mesmo tempo em que ignora os sinais multiplicados de código 812, 814 e 816. De modo similar, outro receptor que é destinado a receber o sinal modulado 242 será capaz de demodular e processar as informações dentro do sinal multiplicado de código 812, ao mesmo tempo em que ignora os sinais multiplicados de código 810, 814 e 816. Além disso, ainda outro receptor que é destinado a receber o sinal modulado 244 será capaz de demodular e processar as informações dentro do sinal multiplicado de código 814, ao mesmo tempo em que ignora os sinais multiplicados de código 810, 812 e 816. Por fim, ainda receptor que é destinado a receber o sinal modulado 246 será capaz de demodular e processar as informações dentro do sinal multiplicado de código 816, ao mesmo tempo em que ignora os sinais multiplicados de código 810, 812 e 814.

[00069] O adicionador 826 pode realizar a soma de sinais multiplicados de código de entrada 810, 812, 814 e 816 e emitir uma única corrente de sinal de CDM 828.

[00070] O filtro de correspondência 220 pode realizar a filtragem de modo a maximizar a relação entre o sinal e o ruído do sinal de CDM de entrada 828 e o sinal de emissão filtrado 250. O filtro de correspondência 220 pode operar de maneira similar conforme discutido acima com referência à Figura 2. O DAC 222 pode converter o sinal filtrado 250 em sinal analógico 252 de maneira similar conforme discutido acima com referência à Figura 2.

[00071] Nesse exemplo não limitador, quatro CROs podem aceitar quatro correntes de rota de saída conforme discutido com referência à Figura 2. No entanto, deve-se observar que qualquer número de CROs pode ser usado para um número correspondente de correntes de rota de saída.

[00072] De acordo com uma disposição multiplexada da presente invenção, uma pluralidade de correntes de rota de saída pode ser modulada, cada uma em uma taxa convencional. Em seguida, a pluralidade de correntes de rota de saída moduladas podem ser adicionadas juntas, filtradas e convertidas em sinais analógicos em uma taxa muito mais elevada. Em conformidade, a capacidade de transmissão de dados geral fornecida por um transmissor de CDM de acordo com a presente invenção é muito maior do que àquela de um transmissor de CDM convencional como um resultado da agregação de múltiplas correntes de informações convencionais em uma corrente de informação convencional que é executada em uma taxa de operação mais elevada de maneira significativa.

[00073] Novamente, de acordo com um aspecto da presente invenção, um único transmissor pode ser operado para transmitir uma única corrente de dados que inclui uma pluralidade de os blocos de código de rota de saída que foram multiplexados juntos. Um único receptor será capaz de receber toda a única corrente de dados. Para o processamento eficiente, o receptor irá processar apenas uma parte de toda a única corrente de dados recebida. Esse aspecto da presente invenção será agora descrito com referência à Figura 9.

[00074] A Figura 9 ilustra um exemplo de receptor de CDM, de acordo com um aspecto da presente invenção.

[00075] Um receptor de CDM900 inclui uma parte operacional mais rápida 902 e uma parte operacional mais lenta 904.

[00076] O receptor de CDM900 pode receber e processar um sinal de CDM modulado e liberar um sinal recuperado. Os exemplos não limitadores de processamento inclui o ADC, a equalização de filtro correspondente, a recuperação de temporização de bit, o de- espalhamento, a recuperação de portadora, a demodulação, a decisão suave, a decodificação de LDPC e o pós-processamento. O receptor de CDM 900 pode receber e processar os sinais conforme descrito com referência à Figura 7 e conforme transmitidos pelo receptor 800 conforme descrito com referência à Figura 8.

[00077] A parte operacional mais rápida 902 pode receber e processar um sinal de CDM modulado e liberar um sinal espalhado. A parte operacional mais lenta 904 pode receber um sinal espalhado da parte operacional mais rápida 902 e liberar um sinal recuperado.

[00078] A parte operacional mais rápida 902 inclui um ADC 906, um filtro 908 e um demultiplexador 910.

[00079] O ADC 906 pode receber um sinal analógico 918 e emitir um sinal digitalizado 920. O filtro 908 é disposto para emitir um sinal filtrado 922 com base no sinal digitalizado 920. Em algumas modalidades, o filtro 908 é disposto para receber o sinal digitalizado 920 diretamente do ADC 906. O demultiplexador 910 é disposto para emitir um sinal espalhado 924 com base no sinal filtrado 922. Em algumas modalidades, o demultiplexador 910 é disposto para receber o sinal filtrado 922 diretamente do filtro 908.

[00080] O ADC 906 pode realizar a conversão de um sinal recebido analógico 918 para sinal digitalizado 920. O ADC 906 pode operar de maneira similar que o ADC 502 discutido acima com referência à Figura 5.

[00081] O filtro 908 pode processar o sinal digitalizado 920 recebido do ADC 906. Os exemplos não limitadores de processamento realizado pelo filtro 908 incluem a filtragem correspondente, a equalização e a recuperação de temporização de bit. O filtro 908 pode aperfeiçoar a relação entre o sinal e o ruído de um sinal recebido.

[00082] O demultiplexador 910 pode realizar o espalhamento do sinal filtrado recebido 922 e a liberação do sinal espalhado 924.

[00083] A parte operacional mais lenta 904 inclui um demodulador 912 e um decodificador de LDPC 914.

[00084] O demodulador 912 é disposto para emitir um sinal 926 com base no sinal espalhado 924. Em algumas modalidades, o demodulador 912 é disposto para receber o sinal espalhado 924 diretamente do demultiplexador 910. O decodificador de LDPC 914 é disposto para emitir um sinal recuperado 930 com base no sinal demodulado 926. Em algumas modalidades, o decodificador de LDPC 914 é disposto para receber o sinal demodulado 926 diretamente do demodulador 912.

[00085] O demodulador 912 pode processar o sinal espalhado 924 recebido a partir do demultiplexador 910 e liberar o sinal demodulado 926. Os exemplos não limitadores de processamento realizado pelo demodulador 912 incluem a recuperação de portadora, a demodulação e decisão suave.

[00086] O decodificador de LDPC 914 pode receber o sinal demodulado 926 do demodulador 912 e realizar a decodificação de LDPC. O decodificador de LDPC 914 pode operar de maneira similar ao decodificador de LDPC 510 conforme discutido acima com referência à Figura 5 .

[00087] O receptor de CDM 900 pode receber o sinal analógico 918 codificado e modulado conforme descrito com referência à Figura exemple bloco de código de CDM 700 da Figura 7. O sinal analógico 918 pode ser processado em uma velocidade operacional mais rápida pela parte operacional mais rápida 902. A parte operacional mais rápida 902 pode liberar um sinal digitalizado, filtrado e espalhado indicado como o sinal espalhado 924. A parte operacional mais lenta 904 pode receber o sinal espalhado 924 e executar a demodulação e decodificação do sinal espalhado 924 para a liberação das informações recuperadas através do sinal recuperado 930. A rota de saída702 pode ilustrar um exemplo de informações recuperadas.

[00088] Com propósitos de discussão, suponha que o sinal analógico 918 corresponda à combinação de rotas de saída 702, 704, 706 e 708, que correspondem ao sinal analógico 252 conforme fornecido pelo transmissor 800. Além disso, suponha que o receptor de CDM900 seja configurado para recuperar os dados dentro do sinal de corrente de rota de saída 226, que nesse exemplo, correspondem à rota de saída 704. Nesse exemplo, o processamento de sinal analógico 918 é realizado em uma taxa elevada pela parte operacionaloperacional mais rápida 902. Agora, suponha que o sinal espalhado 924 corresponda ao sinal modulado 242 e suponha que sinal modulado 242 corresponda à rota de saída 704. Em tal caso, a parte operacional mais lenta 904 pode ser apenas exigida para demodular e decodificar as partes do sinal analógico 252 que correspondem ao sinal modulado 242. Portanto, a parte operacional mais lenta 904 pode operar em uma taxa reduzida. Além disso, a operação em uma taxa reduzida reduz o custo, a complexidade, o estado real do semicondutor e o consumo de energia.

[00089] A Figura 10 ilustra um exemplo quadro de bloco de código 1000, de acordo com um aspecto da presente invenção.

[00090] Um quadro de bloco de código 1000 includes, um início de quadro (SOF) 1002, um código de sinalização de camada física (PLSC) 1004, um identificador de corrente (SID) 1006 e uma palavra código 1008.

[00091] O SOF 1002 pode ser disposto no início do quadro de bloco de código 1000 de exemplo. O PLSC 1004 pode ser disposto para seguir o SOF 1002 na estrutura de quadro do quadro de bloco de código 1000 do exemplo. O SID 1006 pode ser seguir o PLSC 1004 e antes da palavra de código 1008 no quadro de bloco de código 1000 de exemplo. A palavra código 1008 pode ser disposta no final do exemplo do quadro de bloco de código 1000.

[00092] O SOF 1002 pode ser configurado como um subquadro de 26 bits para a identificação de um início do quadro. O PLSC 1004 pode ser configurado como um subquadro de 64 bits para o desempenho da codificação de sinal de camada física. A codificação pode ser uma parte do quadro de bloco de código 1000 de exemplo e pode ser transmitida ou recebida durante a comunicação entre um transmissor e um receptor. O SID 1006 pode ser configurado como um identificador de corrente de 64 bits para a identificação de uma corrente em uma estação de recepção. O SID 1006 pode ser destinado a ser recebido por uma estação que recebe os quadros que correspondem a uma correspondência de SID. O SID 1006 também pode informar o receptor qual o esquema de modulação do bloco de código. A palavra código 1008 contém a informação original, em que as informações são os bits codificados.

[00093] Em funcionamento, os sinais de rota de saída, descritos com referência à Figura 2, podem ser formados em uma estrutura de quadro com blocos de construção de SOF 1002, PLSC 1004, SID 1006 e palavra de código 1008. Um bloco de código pode ser configurado como uma primeira estrutura de enquadramento de nível que contém a sincronização e a informação de sinalização conforme descrito com referência à Figura 4 e à Figura 7.

[00094] De acordo com um aspecto da presente invenção, um formato de corrente de exemplo para uma corrente contínua genérica será agora descrito em mais detalhes com referência à Figura 11. . Um protocolo de encapsulação de corrente genérica (GSE) pode permitir a encapsulação eficiente de protocolo de internet (IP) e outros pacotes de camada de rede por uma camada física genérica. Os dados encapsulados podem ser transportados pelas correntes de pacote de GSE. A encapsulação de GSE conta com o fato da camada física ser capaz de realizar uma detecção de erro.

[00095] A Figura 11 ilustra um exemplo de corrente de acordo com um aspecto da presente invenção.

[00096] Um corrente 1100 inclui uma multiplicidade de quadros principais com uma amostragem indicada como um quadro 1104.

[00097] A corrente 1100 pode ser usada para a comunicação entre um transmissor e um receptor (por exemplo, o transmissor 200 da Figura 2, o receptor 500 da Figura 5, o receptor 600 da Figura 6, o transmissor 800 da Figura 8 e o receptor de CDM900 da Figura 9.

[00098] O quadro 1104 inclui um cabeçalho de banda de base de subquadro (BBHEADER) 1108 e um campo de dados (DATAFIELD) 1110. O BBHEADER 1108 inclui um subquadro 1106 que pode ser subdividida ainda mais em quadros menores, uma entrada de corrente de transporte (MATYPE) 1112, um comprimento de pacote de usuário (UPL) 1114, um comprimento de campo de dados (DFL) 1116, um bit de sincronização (SYNC) 1118, uma distância a partir do início de um campo de dados (SYNCD) 1120 e um bit de verificação de redundância cíclica (CRC-8) 1122.

[00099] O BBHEADER 1108 e DATAFIELD 1110 podem ser dispostos dentro da corrente 1100. O MATYPE 1112, UPL 1114, DFL 1116, SYNC 1118, SYNCD 1120 e CRC-8 pode ser disposto dentro de BBHEADER 1108.

[000100] A corrente 1100 pode ser configurada como uma corrente de rota de saída com uma multiplicidade de blocos de código multiplexado em uma única corrente com o uso tanto de métodos de multiplexação de TDM quando de CDM. O quadro 1104 pode ser configurado como um formato de pacote dentro da corrente 1100 que libera o BBHEADER 1108 e DATAFIELD 1110. O MATYPE 1112 pode ser configurado como uma parte do subquadro 1106, um pacote de 2 bits que opera como uma entrada de corrente de transporte. O UPL 1114 pode ser configurado como uma parte de subquadro 1106, um pacote de 2 bits que funciona como um comprimento de pacote de usuário para a corrente 1100.

[000101] O DFL 1116 pode ser disposto dentro do BBHEADER 1108. O DFL 1116 pode proporcionar o comprimento de campo de dados de usuário e evitar que o pacote fique fragmentado durante o processo de transporte. O SYNC 1118 pode ser disposto dentro do BBHEADER 1108. O SYNC 1118 pode proporcionar um bit de sincronização ao BBHEADER 1108 para fornecer a sincronização de quadro. O SYNCD 1120 pode ser disposto dentro do BBHEADER 1108. O SYNCD pode proporcionar um valor que indica a distância em bits a partir do início de DATAFIELD 1110 ao fim de DATAFIELD 1110. O CRC-8 1122 pode ser disposto dentro do BBHEADER 1108. O CRC-8 1122 pode proporcionar um código de detecção de erro aplicado aos primeiros 9 bytes do BBHEADER 1108.

[000102] Em funcionamento, a corrente 1100 inclui uma multiplicidade de quadro 1104 com um comprimento variável. Os dados de pacote de IP encapsulados podem ser transportados com o uso de correntes de GSE. Cada pacote de GSE pode ser composto pelo cabeçalho de GSE seguido de referência de carga útil de GSE como DATAFIELD 1110. O BBHEADER 1108 pode ser composto por MAYTYPE, UPL, DFL, SYNC SYNCD e CRC-8 conforme descrito com referência à Figura 11.

[000103] Os comprimentos variáveis para o quadro 1104 podem evitar que as informações sejam transportadas através de pacotes e, como um resultado, alguns dos bits não utilizados em BBHEADER 1108 podem ser usados para os blocos de código de demultiplexação.

[000104] De acordo com um aspecto da presente invenção, um receptor pode determinar quais blocos de código devem ser demodulados e decodificados a partir de toda a corrente recebida de blocos de código com base em um plano de tempo. O plano de tempo indica as posições dos blocos de código dentro da corrente de blocos de código. Isso será descrito em mais detalhes com referência à Figura 12.

[000105] A Figura 12 ilustra um exemplo de plano de tempo de acordo com um aspecto da presente invenção.

[000106] Um plano de tempo 1200 inclui um número de sequência de corrente (SSN) 1202 e um identificador de corrente SID 1204.

[000107] Um elemento de SSN 1202 pode ser disposto com um SID correspondente 1204 dentro do plano de tempo 1200.

[000108] O plano de tempo 1200 pode ser comunicado através de um bloco de código, por exemplo, o bloco de código de rota de saída 402 (a Figura 4). A localização do bloco de código para a transmissão do plano de tempo 1200 pode ser transmitida de maneira repetida através do mesmo bloco de código, por exemplo, um bloco de código de rota de saída 402 (a Figura 4).

[000109] Em uma modalidade de exemplo, o SSN 1202 pode ser configurado como um contador de 10-bit de 0 a 1023 dentro do plano de tempo 1200 para atribuir o número de sequência aos blocos de código. O SID 1204 pode ser configurado para indicar uma parte de uma corrente para a recepção por um terminal de recepção e uma parte de uma corrente para a recepção pelo universo dos terminais de recepção.

[000110] Uma saída de rota é uma combinação de subcorrentes. Em conformidade, um plano de tempo é transmitido para cada rota de saída. Nesse exemplo, o plano de tempo 1200 pode ser transmitido para cada rota de saída, com rotas de saída potencialmente diferentes sendo transmitidas em um único canal. Além disso, em uma modalidade de exemplo, o plano de tempo 1200 pode ser transmitido uma vez a cada1024 blocos de código.

[000111] Em funcionamento, o plano de tempo 1200 pode ser configurado como uma sequência de SSN 1202 com um SID correspondente 1204 e pode ser transmitido a todos os receptores dentro de um sistema. Com propósitos de discussão, suponha que o transmissor 200 da Figura 2 transmita o sinal analógico 252 a quatro receptores diferentes, em que os quatro receptores diferentes sejam construídos de modo a demodular e processar um entre o sinal de corrente de rota de saída 224, o sinal de corrente de rota de saída 226, o sinal de corrente de rota de saída 228 e o sinal de corrente de rota de saída 230, respectivamente. Em tal caso, cada um dos quatro receptores receberá todo o sinal analógico 252, que inclui o plano de tempo 1200.

[000112] Além disso, um receptor que tenta adquirir as informações através de uma portadora de rota de saída receberia o plano de tempo 1200 dentro de um período de tempo predeterminado. Um receptor pode receber e decodificar o plano de tempo 1200 para determinar quais partes de um bloco de código são associadas ao receptor. Nesse momento, o receptor decodificaria então a corrente que contém as informações de SID e de SSN. A recepção e a decodificação do plano de tempo 1200 por um receptor podem ocorrer de modo periódico, conforme necessário. A seguir da recepção de um plano de tempo inicial 1200, uma determinação da operação em uma rota de saída diferente pode ser realizada, depois da qual um receptor pode comutar para a saída de rota correta. A seguir da comutação para uma nova saída de rota, um receptor pode receber e decodificar um novo plano de tempo 1200 que corresponde à nova rota de saída.

[000113] Por exemplo, um número de sequência 1206 pode ter um valor “0”, que indica a primeira transmissão para SSN 1202 e para SID 1204. Além disso, um identificador 1208 pode ter um valor “1”, que indica que a primeira parte de um bloco de código pode ser recebida pelo receptor “1”. De modo similar, um número de sequência 1210 pode ter um valor“12” que indica a décima-segunda transmissão para SSN 1202 e para SID 1204. Além disso, um identificador 1212 pode ter um valor “S” que indica que a décima-segunda parte de um bloco de código pode ser recebida pelo universo de receptores.

[000114] A Figura 13 ilustra um método de exemplo para a aquisição de plano de tempo, de acordo com um aspecto da presente invenção.

[000115] Um método 1300 inicia (S1302) e os quadros podem ser adquiridos (S1304).

[000116] O receptor 500 da Figura 5, o receptor 600 da Figura 6 ou o receptor de CDM900 da Figura 9 podem começar a recepção de uma corrente de informações, conforme indicado pela corrente 1100 da Figura 11. Para simplificar a discussão, suponha que o receptor 500 seja usado. Além disso, o receptor 500 pode realizar a sincronização de quadro para a determinação do início do quadro 1104. Ainda, o receptor 500 pode receber e processar os quadros recebidos (por exemplo, o quadro 1104).

[000117] O receptor 500 pode, em seguida, selecionar um bloco de código para o processamento (S1306). Com propósitos de discussão, suponha que o receptor 500 selecione o primeiro bloco de código para o processamento. A seleção do bloco de código para processar pode ser realizada através do demultiplexador 506.

[000118] Em seguida, pode ser determinado se o bloco de código selecionado tem um SID “S” compartilhado (S1308). Por exemplo, o SID 1006 da Figura 10 pode ser decodificada pelo pós-processador 528. O SID decodificado 1006 pode indicar se as informações recebidas podem ser comunicadas a um receptor específico conforme ilustrado pelo identificador 1208 da Figura 12 ou o universo de terminais conforme ilustrado pelo identificador 1212.

[000119] Determina-se que o bloco de código selecionado não tem um SID compartilhado (S1308), em seguida, o receptor pode receber e decodificar um bloco de código a partir de uma parte diferente de quadro 1104 da Figura 11 (S1310). Por exemplo, o receptor 500 pode, em seguida, selecionar outro bloco de código para o processamento.

[000120] Nesse momento, pode-se determinar se o bloco de código selecionado recentemente inclui ou não um plano de tempo (S1312). Se sim, então, determina-se novamente se o bloco de código selecionado recentemente tem ou não um SID compartilhado (S1308).

[000121] Se o bloco de código não incluir um plano de tempo (S1312), então, uma determinação para alterar para um conjunto alternado de blocos de código pode ser determinada (S1314). Por exemplo, uma vez que o receptor 500 recebeu e decodificou um plano de tempo, o receptor 500 pode determinar os blocos de código adequados para receber e processar.

[000122] Se for determinado que não é o momento de alterar para um conjunto alternado de blocos de código, então, outro bloco de código pode ser recebido (S1315) seguido de uma determinação de SID compartilhado (S1308). Em uma modalidade de exemplo, um primeiro conjunto de blocos de código pode ter até SSN, enquanto o outro conjunto pode ter SSN. Se o SID compartilhado não for encontrado no primeiro conjunto de blocos de código, será encontrado no próximo conjunto de blocos de código.

[000123] Se for determinado que é o momento para alterar para um conjunto alternado de blocos de código (S1314), então, uma sequência de blocos de código pode ser comutada para um conjunto alternado e um bloco de código a partir do conjunto alternado pode ser recebido (S1316) seguido de uma determinação de SID compartilhado (S1308).

[000124] Uma vez que é determinado que há um SID compartilhado (S1308), a corrente compartilhada pode ser decodificada (S1318). Nesse momento, a lista de SID pode ser gerada (S1320). Um SID compartilhado contém as informações a serem compartilhadas por todas as subcorrentes. Um tipo de informações compartilhadas que pode estar em um SID compartilhado é o plano de tempo. Em uma modalidade de exemplo, um plano de tempo é transmitido uma vez em um superquadro que tem 1024 blocos de código, muitos dos quais podem ser os SIDs compartilhados. Assim, quando a lista de SID é gerada, os SIDs compartilhados são buscados para o plano de tempo. O receptor 500 pode determinar as partes do bloco de código associadas ao receptor 500 conforme descrito com referência à Figura 2. Por exemplo, suponha, pela objetividade da discussão, que o receptor 500 corresponde ao SID 1 dentro do plano de tempo 1200 da Figura 12. Em conformidade, o receptor 500 iria, então, decodificar os SSNs que têm um SID 1 associado a ele. De volta à Figura 5, o pós- processador 528 iria, então, instruir o demultiplexador 506, através do sinal de dados 526, a passar somente os blocos de código que correspondem aos SSNs associados ao SID 1 do plano de tempo 1200.

[000125] Uma vez que um receptor determinou as partes associadas ao receptor, a execução do método 1300 pode terminar (S1322).

[000126] A Figura 14 ilustra um exemplo 1400de método para a aquisição de plano de tempo de acordo com .um aspecto da presente invenção Esse método apresenta um método simplificado para aquisição do plano de tempo que exige menos processamento para a aquisição do plano de tempo quando comparado ao método 1300.

[000127] O início do método 1400 é similar ao método 1300 discutido acima com referência à Figura 13. Em particular, o método 1400 começa (S1302), os quadros são adquiridos (S1304) e um bloco de código é selecionado (S1306).

[000128] Nesse momento, o método 1400 se difere do método 1300. Aqui, o SSN pode ser extraído do bloco de código selecionado (S1408). O SSN, por exemplo, conforme descrito com referência à Figura 12, pode ser extraído para o processamento.

[000129] Com base no SSN recebido, o receptor pode pular os blocos de código (S1410). Por exemplo, o receptor pode determinar inúmeros blocos de código para pular para o acesso do bloco de código desejado com base no SSN recebido. Nesse momento, a lista de SID seria obtida.

[000130] Em seguida, determina-se se o bloco de código acessado tem um SID compartilhado (S1414). Por exemplo, por motivos de discussão, suponha que o SID 1006 da Figura 10 seja decodificado. O SID 1006 decodificado pode indicar se as informações recebidas podem ser comunicadas a um receptor específico (por exemplo, conforme ilustrado pelo identificador 1208 da Figura 12) ou a todos os receptores (por exemplo, conforme ilustrado pelo identificador 1212).

[000131] Se for determinado que o bloco de código acessado não tem um SID compartilhado, então, um novo bloco de código é escolhido (S1306). De maneira alternativa, se for determinado que o bloco de código acessado não tem um SID compartilhado, então, a corrente compartilhada pode ser decodificada (S1416). Uma vez que um receptor recebeu um plano de tempo e encontrou um canal de corrente, as informações de corrente compartilhada podem ser recebidas e decodificadas.

[000132] Nesse momento, a lista de SID é obtida a partir do plano de tempo (S1418). Por exemplo, o receptor pode determinar as partes de bloco de código associadas a ele mesmo, conforme descrito com referência à Figura 2.

[000133] Uma vez que um receptor tenha determinado as partes associadas ao receptor, o método 1400 para (S1420).

[000134] A Figura 15 ilustra um exemplo de método para a aquisição de plano de tempo que segue a energização de um receptor, de acordo com um aspecto da presente invenção.

[000135] Um método 1500 inicia (S1502) e o plano de tempo 1200 da Figura 12 pode ser adquirido.

[000136] A seguir da energização de um receptor, o plano de tempo 1200 pode ser adquirido de maneira similar que o discutido acima com referência à Figura 13 ou à Figura 14.

[000137] A recepção dos blocos de código pode ser decodificada (S1506).

[000138] Um receptor pode receber e decodificar os blocos de código conforme anteriormente discutido com referência às Figuras 3 a 11.

[000139] Uma determinação quanto a se os blocos de código correspondem ou não aos blocos de código corretos associados ao plano de tempo 1200 pode ser realizada (S1508).

[000140] Para uma determinação do não recebimento dos blocos de código associados a plano de tempo 1200 (S1508), um receptor pode pular os blocos de código até a recepção de um bloco de código associado ao plano de tempo 1200 (S1510).

[000141] Um receptor pode ignorar ou descartar as informações recebidas não associadas ao plano de tempo 1200.

[000142] Em seguida da energização, o plano de tempo recebido 1200 pode não corresponder às informações recebidas e um receptor pode pular as informações recebidas até que as informações correspondam ao plano de tempo 1200. Por exemplo, um plano de tempo pode ser modificado de modo sincronizado com um receptor que energiza e o plano de tempo recebido pode ser associado às informações a serem recebidas mais tarde.

[000143] A Figura 16 ilustra uma 1600 disposição de uma pluralidade de superquadros, de acordo com um aspecto da presente invenção.

[000144] A disposição 1600 de uma pluralidade de superquadros inclui uma fileira 1602 de superquadros, uma fileira 1604 de SSNs e uma fileira 1606 de SIDs. A fileira 1602 inclui N-2 superquadro 1608, N-1 superquadro 1610, N superquadro 1612, e N+1 superquadro 1614. A fileira 1604 os SSNs dentro de cada superquadro, enquanto a fileira 1606 os SIDs dentro de cada superquadro.

[000145] O superquadro1608 inclui uma pluralidade de quadros com um número de sequência de amostragem 0 (SSN 0) indicado como 1616 apresentado com um SID que tem um valor “1", conforme indicado por 1618.

[000146] O número de sequência 1616 pode realizar a mesma função que o SSN 1202 discutido acima com referência à Figura 12. O SID 1618 pode realizar a mesma função que o SID 1204 discutido acima com referência à Figura 12.

[000147] Devido à demultiplexação de blocos de código conforme descrito com referência às Figuras 3 a 9, a atualização de um plano de tempo para um receptor pode exigir que vários blocos de código sejam executados. Como um resultado da exigência de vários blocos de código para atualizar um plano de tempo, a sincronização dos planos de tempo com as informações recebidas pode ser realizada mediante a transmissão da informação de plano de tempo atualizada antes da implementação do plano de tempo atualizado.

[000148] Além disso, o plano de tempo 1200 (a Figura 12) pode ser comunicado através de um bloco de código, por exemplo, um bloco de código de rota de saída 402 (a Figura 4). A localização do bloco de código para a transmissão do plano de tempo 1200 com relação a um superquadro, por exemplo, o superquadro 1608, pode ser transmitida de modo repetido através do mesmo bloco de código, por exemplo, o bloco de código de rota de saída 402 (a Figura 4).

[000149] Por exemplo, um sistema que busca atualizar um plano de tempo de receptor durante o quadro x pode começar a transmitir as informações de plano de tempo atualizadas durante a transmissão de quadro x-2, ou dois quadros antes da implementação do novo plano de tempo. Antes do quadro x, um receptor pode continuar a operar com base no plano de tempo transmitido antes do quadro x-2. Além disso, uma vez que o plano de tempo tenha sido transmitido a um receptor, o receptor pode operar com base no plano de tempo atualizado (por exemplo, o quadro x).

[000150] De acordo com os aspectos da presente invenção, uma pluralidade de correntes de dados fora da rota podem ser multiplexados no lado do transmissor, alcançando assim a capacidade de dados maiores de múltiplos tempos que os transmissores existentes. De modo similar, uma corrente de dados multiplexados pode ser demultiplexada no lado do receptor de modo a alcançar uma maior capacidade de dados.

[000151] O demultiplexador 620 usado pelo receptor 600 para reduzir a quantidade de dados processados pelo receptor 600 pode ser um seletor de bloco de código (CBS). O CBS pode permitir que o receptor 600 controle a taxa de dados apresentada aos elementos de processamento a jusante, como o decodificador de LDPC 622, e sincronizar um plano de tempo armazenado internamente, como o plano de tempo 1200, com o tráfego de dados de entrada um transmissor, como o transmissor 200.

[000152] A Figura 17 ilustra um exemplo de receptor com um seletor de bloco de código. O CBS pode ser =o demultiplexador 620, e pode ser um bloco de componentes físicos conectados à saída do demodulador 618. Por exemplo, o CBS pode ser o primeiro bloco de componentes físicos funcional em uma unidade de correção antecipada de erro (FEC) do subsistema de antecipada de canal de um ASIC no receptor 600. O CBS pode receber os superquadros demodulados a partir do demodulador 618, e pode selecionar um subconjunto de blocos de código, como os blocos de código 402 e 410, para serem ainda processados pelo receptor 600. O CBS pode usar uma tabela de pesquisa (LUT) 1701 para determinar quais blocos de código demodulados deve passar adiante para o processamento adicional. A LUT 1701 pode ser uma tabela que contém 1024 entradas, que podem corresponder ao número de blocos de código em um superquadro, como o superquadro 1608. Cada entrada na LUT 1701 pode conter um bit. Se uma entrada tiver um valor de “0”, isso pode indicar que o bloco de código correspondente deve ser bloqueado pelo CBS. Se a entrada tiver o valor de “1”, isso pode indicar que o bloco de código correspondente deve ser passado adiante para o processamento adicional no receptor 600. As entradas no LUT 1701 podem ter como base, por exemplo, o plano de tempo 1200 recebido pelo receptor 600.

[000153] as Figuras 18a e 18b ilustram um exemplo de entrada e saída de bloco de código para um seletor de bloco de código. A corrente de dados de bloco de código de TDM 400 recebida pelo receptor 600 pode incluir os blocos de código 402, 404, 406, 408 e 410, que podem ser emitidas a partir do demodulador 618b ao demultiplexador 620, que pode ser o CBS. O CBS pode verificar a LUT 1701 para cada um dos blocos de código 402, 404, 406, 408 e 410, e pode receber uma resposta de “11001”. Isso pode indicar que o CBS deve bloquear os blocos de código 406 e 408, que correspondem à rota de saída 3 228 e à rota de saída 4 230, ao mesmo tempo em que passa os blocos de código 402, 404 e 410, que correspondem à rota de saída 1 224 e à rota de saída 2 226, diante para o processamento adicional no receptor 600. O CBS pode emitir a corrente de dados demultiplexada 1801, que pode incluir os blocos de código 402, 404, e 410. Isso pode resultar nos elementos de processamento a jusante do receptor 600 não tendo que processar os blocos de código 406 e 408, reduzindo a quantidade de energia de processamento necessária para manusear a corrente de dados de entrada sem exigir uma redução na quantidade de dados que são enviados por um transmissor, como o transmissor 200.

[000154] A Figura 19 ilustra uma tabela de pesquisa exemplificadora que passa cada bloco de código para o processamento. A Figura 20 ilustra a entrada e a saída exemplificadoras de um seletor de bloco de código que faz referência a uma tabela de pesquisa que passa cada bloco de código para o processamento. A LUT 1701 pode ter todas as entradas definidas em“1”. Isso pode indicar que todos os blocos de código em uma corrente de dados processadas pelo CBS devem ser passados para o processamento adicional. Conforme mostrado na Figura 20, ao a LUT 1701 onde todas as entradas são “1”, quando CBS faz referência à LUT 1701 para determinar se passa ou não o bloco de código a partir da corrente de dados de bloco de código de TDM 400, a LUT 1701 pode retornar uma entrada de LUT 2001 de “1.” Isso pode fazer com que CBS emita todos os blocos de código a partir da corrente de dados de bloco de código de TDM 400 como a corrente de dados demultiplexada 1801. Nenhum dos blocos de código da corrente de dados de bloco de código de TDM 400 pode ser diminuído.

[000155] A Figura 21 ilustra uma tabela de pesquisa exemplificadora que passa 2 de cada 4 blocos de código para o processamento. A Figura 22 ilustra a entrada e a saída exemplificadoras de um seletor de bloco de código que faz referência a uma tabela de pesquisa que passa 2 de cada 4 blocos de código para o processamento. A LUT 1701 pode ter uma primeira entrada definida em “1” e, então, alternar entre duas entradas “0” e duas entradas “1”. Isso pode indicar 2 de cada 4 blocos de código em uma corrente de dados processada por CBS devem ser passados para o processamento adicional. Conforme indicado na Figura 22, ao usar a LUT 1701 onde 2 de cada 4 blocos de código devem ser repassados, quando CBS faz referência à LUT 1701 para determinar se passa ou não um bloco de código a partir da corrente de dados de bloco de código de TDM 400, a LUT 1701 pode inicialmente retorna a entrada de LUT 2001 como “1”, seguida de duas entradas “0”, seguida de duas entradas “1”. Isso pode fazer com que o CBS emita 2 de cada 4 blocos de código da corrente de dados de bloco de código de TDM 400 como a corrente de dados demultiplexados 1801. O primeiro bloco de código, CBLK-0, pode ser passado adiante com base na entrada de LUT 2001 de “1” como a entrada inicial, na posição 0 da LUT 1701. Os próximos dois blocos de código, CBLK-1 e CBLK-2, podem ser diminuídos, com base na entrada de LUT 2001 de “0” nas duas próximas posições na LUT 1701. Isso pode ser repetido para todas as 1024 entradas na LUT 1701, começando no início do 1701 uma vez que todos blocos de código no subquadro atual da corrente de dados de bloco de código de TDM 400 foram processados pelo CBS.

[000156] As entradas na LUT 1701 podem passar adiante ou diminuir os blocos de código em um superquadro em qualquer razão. Por exemplo, como na Figura 19, a LUT 1701 pode ter “1” para cada entrada, e passar adiante todos os blocos de código, ou como na Figura 21, pode passar metade dos blocos de código. A LUT 1701 pode passar adiante 2/3 dos blocos de código ou, se necessário, diminuir todos ou quase todos os blocos de código.

[000157] A Figura 23 ilustra um exemplo de método para operação de um seletor de bloco de código com uma tabela de pesquisa. O CBS pode receber um primeiro bloco de código (S2301). Por exemplo, o receptor 600 pode receber um superquadro, que pode ser enviado ao demodulador 618. O demodulador pode demodular o superquadro e enviado ao primeiro bloco de código a partir do superquadro até o demultiplexador 620, que pode ser o CBS.

[000158] Mediante a recepção do primeiro bloco de código, o CBS pode definir um contador de bloco de código (CBS) em zero (S2302). O CBC pode ser um número de 10 bits, a partir de 0 a 1023, e pode ser usado para endereçar a LUT 1701. O CBS pode pesquisar a entrada que corresponde ao CBS na LUT 1701 (S2303). O primeiro bloco de código recebido pelo CBS pode fazer com que CBC seja definido em 0, o que pode resultar no CBS verificando a primeira entrada na LUT 1701. Para os blocos de código subsequentes, o valor atual do CBC pode ser usado. Por exemplo, quando o décimo bloco de código for recebido pelo CBS, o CBC pode ser 9, de modo que CBS pode verificar a nova entrada na LUT 1701.

[000159] O CBS pode determinar se a entrada para pesquisa é “1” ou “0” (S2304). Se a entrada na LUT 1701 que corresponde ao valor atual de CBC for “1”, isso pode indicar que o bloco de código deve ser repassado para o processamento adicional (S2305). De outro modo, se a entrada for “0”, isso pode indicar que o bloco de código deve ser diminuído pelo CBS (S2306). Por exemplo, se o CBC for 5, e a entrada na posição 5 do LUT 1701 for “1”, o bloco de código pode ser passado adiante a partir do CBS ao decodificador de LPDC 622. Se a entrada for a posição 5 foi “0”, o bloco de código pode ser diminuído pelo CBS, e não processado ainda mais.

[000160] Uma vez que o bloco de código atual foi processado pelo CBS e diminuído ou passado adiante, o CBS pode receber o próximo bloco de código (S2307). O próximo bloco de código no superquadro pode ser enviado ao CBS a partir do demodulador 618. Mediante a recepção do próximo bloco de código, o CBS pode incrementar o CBC (S2308). A incrementação do CBC pode garantir que a entrada adequada na LUT 1701 é verificada para o bloco de código recém recebido (S2302). Por exemplo, se o CBS acabou de processar o primeiro bloco de código, com o CBS definido em 0 e, em seguida, recebeu um segundo bloco de código, o CBC pode ser incrementado em 1. O CBC incrementado pode ser usado para verificar a LUT 1701 para determinar o que fazer com o segundo bloco de código. Isso pode ser repetido até que o receptor 600 pare de receber uma corrente de dados.

[000161] Devido ao fato de que CBC pode ser um número de 10 bits, o CBC pode ter uma faixa de 0 a 1023, para 1024 valores distintos, que correspondem ao número de blocos de código em um superquadro. O valor do CBS pode corresponder ao SSN 1202 do bloco de código que é processado. Quando o último bloco de código em um superquadro é alcançado, o CBC pode ficar em 1023, que corresponde ao SSN 1202 de 1023 do último bloco de código no superquadro. Incrementando o CBC em 1023 pode resultar no CBC sendo reinicializado para 0, que corresponde ao SSN 1202 de 0 do primeiro bloco de código do próximo superquadro.

[000162] P CBS pode não ter acesso ao SSN 1202 no BBHEADER 1108 dos blocos de código recebidos a partir do demodulador 618. Quando o CBS começa a receber os blocos de código a partir do demodulador 618, pode haver uma discrepância entre o CBC e o SSN 1202 para os blocos de código de entrada. O CBS pode precisar ser sincronizado com o SSN 1202. A jusante do CBS, por exemplo, no pós-processador 624, o SSN 1202 pode ser decodificado no bloco de código recebido, e comparado ao valor de CBC recebido para o bloco de código. A diferença entre os dois valores pode ser o deslocamento, e pode ser gravada em um registro de controle de deslocamento no CBS. a Figura 24 ilustra um exemplo de método para a sincronização do contador de bloco de código. O CBS pode determinar se um bloco de código foi recebido (S2401). Se um bloco de código não foi recebido, o CBS pode esperar até que um bloco de código tenha sido recebido (S2401). Se um bloco de código foi recebido, o CBS pode verificar se um valor de deslocamento foi gravado no registro de controle de deslocamento (S2402). Se nenhum valor tiver sido gravado no registro de controle de deslocamento, o CBS pode incrementar o valor de CBC (S2403). Se um valor foi gravado no registro de controle de deslocamento, o CBS pode incrementar o valor de CBC e, em seguida, adicionar o valor de deslocamento ao valor de CBC resultante (S2404). Por exemplo, se o valor de CBC for 5, e o valor registro de controle de deslocamento for 3, o CBC pode incrementar o valor de CBC em 6 e, então, adicionar 3 para um valor de CBC de 9. Depois de calcular um novo valor de CBC, o CBS pode marcar o bloco de código com o valor de CBC (S2405). No pós-processador 624, o valor de CBC do bloco de código pode ser comparado ao valor de SSN 1202 para o bloco de código (S2406). Se os valores forem iguais, o registro de controle de deslocamento pode ser deixado inalterado. Se os valores não forem iguais, a diferença entre os valores pode ser gravada no registro de controle de deslocamento, à medida que o CBS pode precisar ser sincronizado com os SSNs dos blocos de código de entrada, pesquisando o CBS na sequência de bloco de código de entrada.

[000163] O CBS pode ter acesso a mais de uma LUT 1701. Por exemplo, pode haver duas LUTs 1701, uma LUT Ping e uma LUT Pong, cada uma das quais pode ter entradas com base em um plano de tempo diferente. O CBS pode ser instruído para comutar entre as duas LUTs, por exemplo, pelo software no receptor 600, a qualquer momento, ou no final de um superquadro. Isso pode permitir que o receptor 600 e o CBS operem e comutem entre dois ou mais planos de tempo separados.

[000164] A descrição supracitada de várias modalidades preferenciais da invenção foram apresentadas para propósitos ilustrativos e descritivos. Não se destina a ser exaustiva ou a limitar a invenção às formas precisas divulgadas e obviamente muitas modificações e variações são possíveis à luz dos ensinamentos acima. As modalidades de exemplo, tal como descrito acima, foram escolhidas e descritas de modo a explicar melhor os princípios da invenção e a sua aplicação prática para desse modo permitir que outros versados na técnica utilizem da melhor forma a invenção em várias modalidades e com várias modificações conforme são apropriadas para o uso particular contemplado. O escopo da invenção é destinado a ser definido pelas reivindicações anexas aqui.

Claims

1. Receptor (600) para receber uma terceira pluralidade de blocos de código com base em uma primeira pluralidade de blocos de código e uma segunda pluralidade de blocos de código, a primeira pluralidade de blocos de código que tem como base em um primeiro sinal de entrada, a segunda pluralidade de blocos de código que tem como base em um segundo sinal de entrada, cada um da primeira pluralidade de blocos de código tendo um primeiro número de sequência associado a eles e que é modulado com um primeiro esquema de modulação, cada um da segunda pluralidade de blocos de código tendo um segundo número de esquema associado a eles e que é modulado com um segundo esquema de modulação, o segundo esquema de modulação que é diferente do primeiro esquema de modulação, cada um da terceira pluralidade de blocos de código formados como um multiplexo de um respectivo da primeira pluralidade de blocos de código e da segunda pluralidade de blocos de código, o receptor (600) compreendendo: uma parte de demultiplexação (620) que pode ser operada para emitir um sinal demultiplexado com base na terceira pluralidade de blocos de código, a parte de demultiplexação (620) que compreende um seletor de bloco de código incluindo um contador de bloco de código e em comunicação com uma tabela de pesquisa (1701) armazenada dentro do receptor (600), o seletor de bloco de código que pode ser operado para selecionar uma pluralidade de blocos de código a partir da terceira pluralidade de blocos de código para emitir como o sinal demultiplexado com base nas entradas na tabela de pesquisa (1701); uma parte de recuperação que pode ser operada para emitir uma pluralidade de blocos de código recebidos com base no sinal demultiplexado, em que o seletor de bloco de código é configurado para: receber um bloco de código da terceira pluralidade dos blocos de código, incrementar o contador de bloco de código, procurar uma entrada na tabela de pesquisa (1701) correspondente ao contador de bloco de código, e emissão do bloco de código para um processamento adicional ou bloquear o bloco de código com base na entrada na tabela de pesquisa (1701), caracterizado pelo fato de que o receptor (600) compreende adicionalmente um processador posterior (624) configurado para: receber o bloco de código da terceira pluralidade dos blocos de códigos a partir de um demodulador, decodificar um identificador de sequência de fluxo a partir do bloco de código, determinar uma compensação comparando um identificador de sequência de fluxo para o contador de bloco de código, e escrever a compensação para um registrador do seletor de bloco de código, em que o seletor de bloco de código é configurado para adicionar a compensação ao contador de bloco de código responsivo para determinar que a compensação foi escrita para o registrador para sincronizar o contador de bloco de código com um identificador de sequência de fluxo dos blocos de código entrantes da terceira pluralidade de blocos de código, e em que cada uma das entradas na tabela de pesquisa (1701) compreende um dentre: i) um valor de “0” para indicar que o bloco de código correspondente a partir da terceira pluralidade de blocos de códigos deveria ser bloqueado de ser emitido como o sinal demultiplexado; ou ii) um valor de “1” para indicar que o bloco de código correspondente a partir da terceira pluralidade de blocos de códigos deveria ser emitido como o sinal demultiplexado.

2. Receptor (600), de acordo com a reivindicação 1, caracterizado pelo fato de que as entradas na tabela de pesquisa (1701) têm como base um plano de tempo.

3. Receptor (600), de acordo com a reivindicação 1, caracterizado pelo fato de que o contador de bloco de código tem uma variação de 0 a 1023.

4. Receptor (600), de acordo com a reivindicação 1, caracterizado pelo fato de que, o seletor de bloco de código pode ser operado para estabelecer o valor do contador de bloco de código a zero responsivo para determinar o bloco de código da terceira pluralidade dos blocos de códigos é um primeiro bloco de código em ao menos uma de uma superestrutura, uma sequência de blocos de códigos, e um fluxo de dados.

5. Receptor (600), de acordo com a reivindicação 1, caracterizado pelo fato de que a tabela de pesquisa (1701) inclui um mesmo número de entradas conforme um número da terceira pluralidade de blocos de códigos a ser recebido em ao menos uma de uma superestrutura, uma sequência de blocos de códigos, e um fluxo de dados.

6. Receptor (600), de acordo com a reivindicação 5, caracterizado pelo fato de que a pluralidade dos blocos de códigos recebidos inclui a primeira pluralidade de blocos de códigos, e é modulado com o primeiro esquema de modulação.

7. Receptor (600), de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente: uma segunda tabela de pesquisa (1701) compreendendo uma pluralidade de entradas em que o seletor de bloco de código é configurado adicionalmente a uma comutação entre a tabela de pesquisa (1701) e a segunda tabela de pesquisa.

8. Método para a recepção de uma terceira pluralidade de blocos de código com base em uma primeira pluralidade de blocos de código e uma segunda pluralidade de blocos de código, a primeira pluralidade de blocos de código que tem como base em um primeiro sinal de entrada, a segunda pluralidade de blocos de código que tem como base em um segundo sinal de entrada, cada um da primeira pluralidade de blocos de código tendo um primeiro número de sequência associado a eles e que é modulado com um primeiro esquema de modulação, cada um da segunda pluralidade de blocos de código tendo um segundo número de esquema associado a eles e que é modulado com um segundo esquema de modulação, o segundo esquema de modulação que é diferente do primeiro esquema de modulação, cada um da terceira pluralidade de blocos de código formado como um multiplexador de um respectivo da primeira pluralidade de blocos de código e a segunda pluralidade de blocos de código, compreendendo as etapas de: gerar, através da parte de demultiplexação (620), um sinal de demultiplexado com base na terceira pluralidade de blocos de código, a parte de demultiplexação (620) que seleciona uma pluralidade de blocos de código a partir da terceira pluralidade de blocos de código para emitir como o sinal demultiplexado com base nas entradas na pesquisa por: receber o bloco de código da terceira pluralidade dos blocos de códigos, incrementar um contador dfe bloco de código, procurar uma entrada na tabela de pesquisa (1701) correspondente ao contador de bloco de código, e emitir o bloco de código para processamento adicional ou bloquear o bloco de código com base na entrada na tabela de pesquisa (1701), caracterizado pelo fato de que o método inclui emitir, através de uma porção de recuperação, uma pluralidade de blocos de códigos recebidos com base no sinal demultiplexado, processar, através de um processador posterior, o bloco de código por: receber o bloco de código se o bloco de código não tiver sido bloqueado pela porção de demultiplexação, decodificar um identificador de sequência de fluxo a partir do bloco de código, determinar uma compensação comparando um identificador de sequência de fluxo com o contador de bloco de código, e escrever a compensação para um registrador da porção de demultiplexação, e adicionar, através da porção de demultiplexação, a compensação para o contador de bloco de código responsivo para determinar que a compensação foi escrita para o registrador sincronizar o contador de bloco de código com um identificador de sequência de fluxo entrantes nos blocos de código da terceira pluralidade de blocos de código, em que cada uma das entradas na tabela de pesquisa (1701) compreende um dentre: i) um valor de “0” para indicar que o bloco de código correspondente a partir da terceira pluralidade de blocos de códigos deveria ser bloqueado de ser emitido como o sinal demultiplexado; ou ii) um valor de “1” para indicar que o bloco de código correspondente a partir da terceira pluralidade de blocos de códigos deveria ser emitido como o sinal demultiplexado.

9. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que as entradas na tabela de pesquisa (1701) têm com base em um plano de tempo.

10. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que o contador de bloco de código tem uma variação de 0 a 1023.

11. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que compreende adicionalmente estabelecer, através da porção de demultiplexão, o valor do contador de bloco de código para zero responsivo para determinar o bloco de código da terceira pluralidade dos blocos de códigos é um primeiro bloco de código em ao menos um de uma superestrutura, uma sequência de blocos de códigos, e um fluxo de dados.

12. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que a tabela de pesquisa (1701) inclui um mesmo número de entradas conforme um número da terceira pluralidade de blocos de códigos a serem recebidos em ao menos uma de uma superestrutura, uma sequência de blocos de códigos, e um fluxo de dados.

13. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que a pluralidade dos blocos de códigos recebidos inclui a primeira pluralidade de blocos de códigos, e é modulado com o primeiro esquema de modulação.