"Système de détermination du niveau d'impulsions".
SYSTEME DE DETERMINATION DU NIVEAU D'IMPULSIONS
REFERENCE A DES DEMANDES DE BREVET APPARENTEES
Les demandes de brevet n[deg.] de dépôt 83-4-086 intitulée "Dynamic Digital Equalizer" (Egaliseur digital dynamique) et n[deg.] de dépôt 84-4-087 intitulée "Transmission Response Measurement" (Mesure de réponses de transmission), introduites toutes les deux aux noms de R. H.Beeman et P.U.Lind en même temps que la présente demande de brevet, ont trait à des sujets analogues et ont été cédées aux mêmes cessionnaires que la présente invention.
DOMAINE DE L'INVENTION
La présente invention a trait à une méthode de transmission d'information digitale et, en particulier, à un systèmee de détermination du niveau d'impulsions digitales servant à la réception de trains d'impulsions véhicules de données transmises à grande vitesse sur des lignes téléphoniqus d'abonnés ordinaires, composée de deux fils retordus ensemble.
ARRIERE-FOND DE L'INVENTION
Un système de transmission digital connu utilisant des lignes téléphoniques à deux conducteurs exige la suppression des dérivations pontées sur la ligne à deux conducteurs concernée, lorsque la longueur des dérivations dépasse une valeur individuelle ou cumulative déterminée. La longueur permise d'une dérivation dépend de la vitesse de transmission des bits et du facteur de rapidité du câble mis en oeuvre, et est choisie pour affaiblir la distorsion des impulsions provoquée par des échos par rapport à la hauteur et la largeur des impulsions elles-mêmes, et la distorsion introduite par le câble à deux conducteurs sans dérivations. Malheureusement, le "Serving Area Concept" actuellement en vigueur pour les lignes téléphoniques garantit virtuellement la présence de dérivations pontées sur des lignes téléphoniques typiques.
La suppression de ces dérivations de toutes les lignes employées à la transmission digitale d'impulsions devient de plus en plus difficile lorsque le nombre d'abonnés exigeant le service digital continue à augmenter.
Il existe des égaliseurs automatiques (ou ALBO = "Automatic Line Build Out Networks"), qui rendent d'excellents services sur les lignes à deux conducteurs dépourvues de dérivations pontées. Ils sont largement employés sur les lignes porteuses d'ondes qui portent des courants ininterrompus d'ondes plutôt que des trains d'ondes. Le système ALBO fonctionne par détection de l'hauteur d'impulsion moyenne au moyen d'un système à redresseur et filtre et emploie ensuite la valeur ainsi obtenue au réglage du facteur d'amplification d'un amplificateur CAV et de la réponse fréquentielle d'un réseau égaliseur réglable. Les impulsions correspondant au facteur d'amplification et à la réponse fréquentielle réglées sont alors appliquées aux détecteurs de données, comportant habituellement un ou plusieurs comparateurs.
Cette méthode exige toutefois la connaissance préliminaire de la relation existante entre la hauteur de l'impulsion reçue et les réglages d'égalisation. Cette connaissance doit être fournie à L'ALBO dès le début, ce qui présente l'inconvénient de limiter l'emploi de ce système à des lignes à deux conducteurs dont la caractéristique représentant les pertes en fonction de la fréquence est proche de celle présumée. De tout système de filtration de domaines de fréquence employé au réglage de l'interférence au niveau aussi bien de l'émetteur que du récepteur doit être tenu explicitement compte dans la conception du système ALBO. Tout changement du niveau de sortie du transmetteur est une cause d'erreurs au niveau du récepteur, qui interprète les changements de niveau uniquement comme réfléchissant des pertes occasionnées dans la ligne.
Enfin, comme les réflexions en provenance de dérivations pontées et les changements d'étalonnage occasionnent des modifications du domaine de fréquences, qui sont beaucoup plus complexes que celles dues à la ligne elle-même et ne se trouvent pas nettement en relation avec les pertes auxquelles elles donnent lieu, les systèmes du type ALBO sont essentiellement incapables de corriger les distorsions d'impulsions provoquées par ces causes.
Un autre inconvénient des égaliseurs connus est dû aux méthodes mises en oeuvre pour déduire le timing des impulsions véhicules d'information entrantes. Dans les systèmes à ondes porteuses, où un courant d'impulsions ininterrompu est disponible, les croisements zéro aussi bien des impulsions égalisées que des impulsions non égalisées s'emploient à l'excitation par choc d'un résonateur, tel qu'un circuit de syntonisation, un cristal de quartz ou autre, qui engendre des signaux acoustiques à sa fréquence de résonance, correspondant au rythme des impulsions concernées ou à un multiple de ces impulsions. Les signaux acoustiques émis par ce résonateur engendrent le signal rythmeur requis pour la récupération de données.
Par suite de la présence du résonateur limité "Q" cette méthode exige la mise en oeuvre d'un courant d'impulsions accusant une densité minimale de croisements zéro et dépourvu de lacunes longitudinales, de sorte qu'elle est impropre à servir de "ping-pong" ou de TCM par suite du fait que les lacunes dans le courant de données requises pour effectuer la transmission dans les deux sens sont trop longues pour maintenir la production de signaux acoustiques dans le résonateur. Une autre difficulté consiste en ce que l'égalisation d'erreurs ou d'échos est susceptible de causer du jitter et des erreurs de longue durée au stade de génération de rythme, avec comme conséquence un échantillonage non optimal des impulsions.
Une autre méthode emploie un générateur de rythme indépendant à commande par cristal fonctionnant à un multiple du rythme de transmission de bits. Si des croisements zéro se présentent dans l'ensemble des bits, on détermine si le croisement zéro se produit à un moment précoce ou à un moment tardif et si le stade de génération de rythme est réglé dans le même sens. Cette méthode se prête à franchir les lacunes entre les trains d'impulsions, mais n'est pas dépourvue d'erreurs de temps occasionnées par des erreurs d'égalisation ou par des échos.
Une tentative faite pour éviter les restrictions des systèmes d'égalisation du type ALBO est connue sous le nom de DFE ("Décision Feedback Equalizer"). Dans cette méthode, on part de l'hypothèse que la configuration de bits reçue est pratiquement à peu près droite et, pour chaque combinaison possible de bits précédents (par exemple 3 bits tout juste passés) est noté si le croisement zéro immédiatement suivant est précoce ou tardif. Cette information concernant le passage précoce ou tardif du croisement zéro est considérée comme contenant de l'information sur l'amplitude du bit immédiatement précédent, accrue ou affaiblie par rapport au niveau attendu de l'effet cumulatif des bits précédents. De manière alternative, le niveau de chaque bit peut être mesuré directement et des corrélations peuvent être déduites des valeurs ainsi mesurées.
Les résultats de la déduction des corrélations s'emploient à la correction des différents bits, de manière que le niveau du seuil employé à la détection d'un bit déterminé dépend des bits précédents. Hélas, cette méthode d'égalisation s'avère pratiquement incapable à corriger le jitter des impulsions de temps provoqué par des erreurs d'égalisation. Elle est en outre sujette à des erreurs de timing et d'égalisation occasionnées par des configurations dans l'ensemble des bits porteurs de données. Et, l'inconvénient le plus grave est la formation d'un circuit de rétroaction, dans lequel les paramètres d'égalisation dérivent des bits déjà égalisés, ce qui est une cause possible de problèmes de stabilisation.
DESCRIPTION SOMMAIRE DE L'INVENTION
Le système de détermination du niveau d'impulsions selon l'invention exige que chaque train d'impulsions transmis soit précédé d'une période de silence suffisamment longue pour permettre la disparition graduelle des impulsions précédentes. Le train d'impulsions commence par une "tête" spéciale, comportant une simple impulsion synchronisée, suivie d'une période de silence suffisamment longue pour en assurer la disparition graduelle. Ensuite, après l'impulsion de tête, sont émises les impulsions transmettrices de données.
Ce circuit de détermination du niveau d'impulsions obtient son information de temps et d'amplification de l'impulsion synchronisée faisant office d'impulsion de tête. Comme cette impulsion est précédée d'une période de silence relativement longue, elle n'est pas affectée par l'influence d'impulsions précédentes. D'autre part, comme les échos provoqués par les dérivations pontées et les changements d'étalonnage se produisent toujours avec un certain retard, la première moitié de l'impulsion de tête n'est pas faussée par ces effets, de sorte que l'amplitude réelle des impulsions peut être mesurée par le niveau de cette impulsion de tête (impulsion de synchronisation).
Un comparateur réglé à la demi-valeur max. de l'impulsion de synchronisation indique la moitié du timing du flanc avant de cette impulsion et peut être employé au réglage de phase du générateur de rythme indépendant à cristal, de manière à la faire correspondre au flanc avant l'impulsion. La détermination de la durée et de l'amplitude des impulsions par mesure de la moyenne des impulsions de synchronisation d'une pluralité de trains d'impulsions permet une détermination précise de ces deux grandeurs en dépit du bruit et des erreurs occasionnelles.
Dès que l'amplitude et la durée sont déterminées et le premier moment d'échantillonnage est établi à un intervalle d'environ 1/4 de bit en aval du flanc avant de l'impulsion de synchronisation, le réglage par égalisation peut commencer. Le circuit "sait" qu'il ne doit pas mesurer tous les signaux aux moments d'échantillonnage qui suivent l'impulsion de synchronisation et, de ce fait, tous les signaux différents de zéro mesurés à ces moments sont occasionnés par une égalisation imparfaite de cette impulsion. La moyenne d'une pluralité de telles lectures pour chaque point d'échantillonnage suivant l'impulsion de synchronisation fournit une mesure exacte de la réponse du système total à l'impulsion. Cette réponse s'étend à toute la ligne et à toutes ses défectuosités, ainsi qu'à toutes les filtrations s'effectuant au niveau du transmetteur ou du récepteur.
Dès que toute impulsion de tête s'est éteinte, le circuit passe de l'état de réglage à l'état d'égalisation, dans lequel est tenu compte des impulsions chargées de données passées et leur contribution à la distorsion des impulsions suivantes, comme il est déterminé au stade de réglage. De cette manière, le seuil de détection de cha-que bit porteur d'information est "gauchi" ou "polarisé" par la somme des composants de distorsion des impulsions précédentes.
Suivant une solution alternative, la tension de correction peut être soustraite du signal reçu lui-même avant la détection. Ce circuit ne repose que sur une seule condition concernant les interactions entre les bits, à savoir que le nombre d'intervalles de bits requis pour la "queue" d'un bit donné diminue jusqu'à devenir insignifiant. Ce système permet l'utilisation ou le mélange en toutes les combinaisons de filtres, de dérivations pontées, de toutes sortes de fils, etc. sans qu'il ne faille changer les paramètres caractéristiques du circuit. Des changements de ce genre sont automatiquement compensés au stade de réglage.
Un autre avantage sérieux de ce circuit sur les autres égaliseurs automatiques consiste en l'absence de bits porteurs de données liant des circuits de rétroaction pour le réglage. Lorsque ce circuit se trouve en son état de réglage, il exerce exclusivement son effet de réglage sans effet d'égalisation, et, inversement, lorsqu'il se trouve en son état d'égaliseur, il agit exclusivement comme égaliseur, non comme régulateur. Tout le timing est déterminé par l'impulsion de synchronisation et est de ce fait indépendant des données. Cette séparation nette des fonctions exclut tous les risques d'instabilité occasionnés par des périodicités ou des configurations dans les bits porteurs de données, grâce au fait qu'ils n'ont aucune influence sur le réglage.
BREVE DESCRIPTION DES DESSINS
Les objets et caractéristiques susmentionnés de l'invention, ainsi que d'autres caractéristiques et les moyens mis en oeuvre pour atteindre les objets visés par l'invention ressortiront plus clairement de la description détaillée suivante d'un exemple d'exécution donnée sans la moindre intention restrictive avec référence aux dessins annexés, où la figure 1 resprésente en bloc-diagramme partiel un mode d'exécution du circuit de base de l'égaliseur digital dynamique (EDD) selon l'invention; la figure 2 représente de manière schématique le bloc "coefficient logique" CL de la figure 1; la figure 3 représente de manière schématique le bloc "amplitude logique" AL de la figure 1;
les figures 4, 5 et 6 représentent la forme respectivement d'une impulsion sans distorsion, d'une impulsion reçue et de cette même impulsion corrigée;
les figures 7A et 7B représentent la forme d'onde du signal de sortie d'un égaliseur fixe sur une courte ligne et la forme d'onde après égalisation excessive; et
les figures 8A-8E représentent les formes d'onde de composants d'une part, du signal transmis et, d'autre part, du signal distordu résultant et des signaux corrigés.
DESCRIPTION DETAILLEE DU MODE D'EXECUTION PREFERE
DE L'INVENTION
Comme dit précédemment, le réglage des paramètres d'égalisation s'effectue uniquement lors du passage d'une 'impulsion de tête. Toutefois, dans le système selon la présente invention, le réglage s'effectue avec le même circuit que celui employé à la correction des impulsions véhicules de données, effectuée au stade de correction. Selon le mode de mise en oeuvre préféré de l'invention, la tension de correction est retranchée du signal en vue de la formation d'un signal corrigé. Comme le signal est supposé être un signal zéro suivant une impulsion de synchronisation, le procédé de réglage consiste en la recherche de tensions de correction capables de ramener le signal corrigé au niveau zéro à des temps de bits séparés, qui suivent l'impulsion de synchronisation.
Ces tensions de correction s'appellent ici "coefficients" et s'emploient successivement au stade d'égalisation pour corriger le signal suivant chaque bit "1".
La figure 4 représente une impulsion de synchronisation transmise en guise d'impulsion de tête, qui atteint son sommet au moment TO et tombe à zéro au moment Tl, qui est le temps de bit suivant. La figure 5 montre comment cette même impulsion se présente à l'extrémité de réception d'un câble à échos. Les tensions Cl, C2 et C3 sont également considérées comme des coefficients et sont des temps de bits subséquents mesurés avec précision. Le grand écho se manifestant au moment Tl doit être corrigé pour éviter qu'il ne fausse la détection d'un bit se présentant à ce moment. La correction s'effectue lors du passage de l'impulsion de tête, comme le montre la figure 6, où les coefficients sont retranchés du signal.
Le réglage d'effectue lors du passage de chaque impulsion de tête, les coefficients étant sucessivement augmentés et diminués par tâtonnement jusqu'à ce qu'ils ramènent l'impulsion de synchronisation au niveau zéro au moment Tl, T2, ou T3, comme le montre la figure 6. On y voit qu'une tension Cl est retranchée du signal immédiatement après le moment TO pour ramener le signal corrigé au niveau zéro au moment Tl. De même, avant les moments T2 et T3, les coefficients C2 et C3 sont retranchés du signal pour le ramener à zéro.
Dans un câble réel, la distorsion par écho non zéro suivant chaque bit affecte approximativement trois bits suc-cessifs. A tout moment donné dans un courant de bits, la tension de correction n'est pas seulement la valeur Cl du bit précédent, mais est la somme de trois tensions, qui sont Cl fois le premier bit précédent, C2 fois le deuxième bit précédent et C3 fois le troisième bit précédent. Si un bit "0" se présente à chacun de ces moments précédents, sa valeur zéro provoque l'exclusion de ce coefficient de la somme par suite du fait qu'un bit "0" n'a pas d'échos.
Le processus de correction d'échos dans une suite de bits est illustré dans les figures 8A-8E, où un code BAMI ("Bipolar Alternate Mark Inversion") de 110100 est envoyé. Le signal reçu distordu est représenté par la partie en trait plein de la courbe de la figure 8E et est formé par la superposition linéaire d'impulsions séparées "1", dont la forme correspondant à celle des impulsions de synchronisation isolées reçues. Ces composantes séparées sont représentées par les courbes des figures 8B, 8C et 8D. En mesurant les coefficients de l'impulsion de synchronisation, on sait que Cl a une grande valeur positive, que C2 a une petite valeur négative et que C3 a une valeur nulle, ce qui est représenté par la courbe de la figure 8B, où la grandeur et le signe des corrections requises sont indiqués par des flèches.
Comme cette suite de bits n'est pas précédée immédiatement de bits, aucune correction n'est requise au moment Tll. Seul un coefficient Cl du premier bit affecte le signal reçu au moment T12, où le signal n'est pas suffisamment négatif pour une impulsion BAMI
-1. C'est la raison pour laquelle, avant le moment T12, la somme contient le coefficient Cl en provenance du bit Bl, qui est retranché du signal pour le rendre moins négatif, comme le montre la partie dessinée en trait interrompu de la courbe de la figure 8E. Le signal devrait être zéro au moment T13, mais à une valeur trop négative par suite de la présence du petit coefficient C2 négatif du bit Bl et du fort écho inversé du coefficient Cl provenant de l'impulsion négative B2. Le bit B2 est détecté comme impulsion négative.
C'est la raison pour laquelle le grand coefficient positif Cl est retranché de la somme correctrice plutôt que d'y être ajouté. Avant le moment T13, une somme négative (C2-C1) est retranchée du signal reçu déja négatif pour ramener le signal corrigé, représenté en trait interrompu dans la figure 8E, au niveau zéro où il se trouvait au moment de l'émission.
Au moment T14, le signal reçu a une faible hauteur grâce à la présence du faible coefficient C2 du bit B2, qui est retranché avant le moment T14 pour ramener l'impulsion à son niveau normal. Le bit concerné B4 est précédé d'un "0", de sorte que la cause principale de la perturbation au moment suivant T15 est le coefficient Cl du bit B4, qui est retranché du signal.
On voit que la courbe dessinée en trait interrompu de la figure 8E ressemble beaucoup mieux au signal transmis et assure des détections de bits corrects au moments de détection particuliers T11-T15. En l'absence de correction, le bit B2 n'aurait probablement pas été détecté et un bit erroné aurait été détecté pendant la période zéro au moment T13.
Le système selon la présente invention se prête donc, comme décrit dans les lignes précédentes, à la correction de distorsions causées par des échos, et en même temps à la correction (égalisation) d'amplitudes affaiblies et de distorsions par retard. Ces derniers se manifeste sous forme d'une longue queue prolongeant l'impulsion en aval et due à la présence de composants de basse fréquence moins affaiblies et plus retardées que les hautes fréquences par la matière dont est fait le câble. C'est ainsi, par exemple, que de longs câbles accusant un affaiblissement de bande médiane d'environ
45 dB donnent lieu à des queues de retard d'une longueur d'au moins 10 bits.
Ce défaut pourrait être supprimé par l'intro-duction d'une pluralité de coefficients dans la somme qui définit la tension de correction, ou par l'emploi d'une ligne automatique variable hors du circuit ALBO à l'entrée. Toutefois, le nombre de coefficients requis dans le système selon l'invention est beaucoup plus petit grâce à l'emploi d'un circuit d'égalisation analogique fixe se prêtant à un renforcement sensible des hautes fréquences. Il s'ensuit que le signal subit une égalisation excessive sur une courte partie de la ligne et présente, comme le montre la fig. 7A, un "excès", traité par le circuit concerné comme un grand coefficient Cl négatif au moment Tl, tout comme si la cause en était un "stub" raccourci.
Il s'agit, en fait, d'une situation avantageuse, étant donné qu'un "excès" de ce genre est affaibli par les dérivations pontées existant dans la ligne, et cela grâce au fait que ces dernières sont toujours des circuits ouverts et engendrent un écho de même polarité que le signal. On voit ainsi que la partie annulante de l'écho des dérivations pontées corrige, dans le système selon l'invention, non seulement les distorsions provoquées par l'écho, mais également celles causées par les retards dans le câble, tout de cela de manière à rendre superflu l'emploi d'un ALBO.
La solution préconisée par l'invention supprime également le besoin d'un circuit CAV analogique à l'entrée du circuit, tout en se prêtant néanmoins à un affaiblissement des signaux sur une portée de 50 dB. A cet effet, on mesure un autre coefficient C0, qui est l'amplitude de l'impulsion de synchronisation. Comme il sera décrit plus loin, cette amplitude est exprimée en un nombre digital avec une précision de 12 bits par approximations successives et stockée dans un registre CTRBO de la logique d'amplitude AL. Pour remplacer la fonction CAV, le nombre digital CO est converti en un signal analogique de demi-valeur, appelé signal TH. Ce signal TH devient le seuil de détection de bits des comparateurs de données, aux entrées de référence desquels appliqué. Il s'ensuit que les faibles signaux ont un seuil de détection relativement faible.
Un fait également important est que ce seuil se trouve toujours en la même position relative au flanc avant d'une impulsion de synchronisation, quelque soit la valeur constante de son amplitude. Tout cela fournit une référence précise de timing pour le circuit générateur de rythme associé.
La figure 1 représente un bloc-diagramme général du circuit selon l'invention. Il comporte un bloc "logique de coefficient" CL et un bloc "logique d'amplitudes" AL, représentés en détail par les figures 2 et 3. Comme le montre la figure 1, le signal transmis par la ligne est reçu par le transformateur d'accouplement Tl et passe d'abord par un filtre passe-bas, qui en élimine les interférences HF, et puis par l'égaliseur fixe, un filtre passe-haut RC comportant un condensateur Cl et une résistance R2. Après son égalisation analogique fixe, le signal est, au niveau de l'aplificateur A2, additionné de la tension de correction déjà inversée (-D) venant du convertisseur digital-analogique DAC2, chargé de la soustraction de la correction du signal.
Le signal corrigé CSIG commande alors 5 comparateurs CMP1-5, dont les comparateurs CMP1 et CMP2 sont les détecteurs de données BAMI, dont les entrées de référence sont connectées au TH et au -TH. Les comparateurs CMP3 et CMP4 servent à déterminer la valeur max. du signal, la valeur analogique de l'amplitude du signal de synchronisation des CO et -CO étant appliquée à leurs entrées de référence et leurs sorties "ORed" de manière à devenir le signal PK. Le cinquième comparateur CMP5 s'emploie aux moments Tl, T2 et T3 qui suivent une impulsion de synchronisation, pour en définir les coefficients. Son entrée de référence est mise à la terre et la sortie du comparateur CMP5 donne de l'information (fig.2) sur la manière impeccable au moins impeccable avec laquelle l'impulsion de synchronisation a été corrigée.
La hauteur digitale DCO de l'impulsion de synchronisation est mesurée et stockée dans le circuit illustré par la figure 3, et émise sur une ligne de 8 bits appelée DCO. Le convertisseur digital-analogique DAC1 est un convertisseur dit "companding", qui, dans le présent mode de mise en oeuvre de l'invention, donne une représentation de sortie analogique CO de la résolution équivalente à 12 bits de l'amplitude de pointe.
L'amplificateur inverseur Al émet un signal CO négatif, de manière que les impulsions de synchronisation négatives peuvent être mesurées par approximations successives au moyen du comparateur CMP4. Le circuit de mesure d'amplitude AL, représenté en détail par la figure 3, fonctionne de la manière suivante. Le circuit représenté par la figure 3 est alimenté par le conducteur PK (fig. 1), qui est la ligne de sortie "OU" de la porte OG2 de la sortie des comparateurs de pointe CMP3 et CMP4; et par un signal rythmeur provenant du circuit de synchronisation associé. Le flanc de ce signal rythmeur se trouve au milieu de l'impulsion de synchronisation entrante.
Si, au moment de l'arrivée du flanc de ce signal rythmeur, une impulsion de synchronisation à polarité positive se trouve à un niveau supérieur à celui du signal +C0, ou bien si une impulsion de synchronisation négative se trouve à un niveau négatif plus bas que celui du signal -CO, l'un ou l'autre des comparateurs CMP3 et CMP4 émet un signal dans la ligne PK, chargé du réglage du flip-flop FF1 représenté dans la figure 3. Le signal de sortie Q de ce flip-flop FF1 commande le compteur CTRAO de faire un seul comptage. Il s'agit d'un compteur-décompteur à 4 bits, qui fait le calcul de valeurs moyennes et dont le réglage s'effectue automatiquement à une valeur moyenne de 8, chaque fois qu'une valeur minimum de 0 est atteinte en décomptant ou qu'une valeur maximum de 15 est atteinte en comptant.
Dans cet exemple, si plusieurs impulsions de synchronisation dépassent le niveau du signal CO, le compteur CTRAO compte jusqu'à 15 et commande le compteur-décompteur CTRBO de faire un seul comptage. Le compteur CTRBO maintient la valeur digitale DCO de 8 bits de l'amplitude, qui est la valeur absolue de l'amplitude de pointe du signal de synchronisation. Cette succession se répète jusqu'à ce que la valeur binaire dans le compteur CTRBO atteint
<EMI ID=1.1>
signal de tension analogique CO, supérieur à la pointe du signal de synchronisation, et aucun des comparateurs CMP3 et CMP4 n'émet un signal de sortie lors de la présence de l'impulsion de synchronisation. Ensuite, à des moments de synchronisation ultérieurs, le compteur CTRAO décompte et provoque la diminution du nombre binaire du signal DCO chaque fois que le signal CO a dépassé huit fois le niveau du signal de synchronisation, et cela jusqu'à ce que ce dernier dépasse de nouveau le signal CO. Ainsi, la valeur du signal DCO et celle de son pendant, à savoir le signal analogique CO arrivant du convertisseur digital-analogique DAC1, oscillent lentement entre deux valeurs, dont l'une est un peu supérieure et l'autre un peu inférieure au niveau de l'impulsion faisant office de signal de synchronisation.
De cette manière le signal de seuil TH, dont la valeur est la moitié de celle du signal CO, reste correctement à un niveau de tension moitié aussi haute que la tension de pointe du signal de synchronisation pour la détection correcte à toute intensité de signal moyenne.
La figure 2 représente en bloc-diagramme le circuit chargé de la mesure des coefficients et de leur addition pour former la tension de correction -D en guise de signal de sortie digital au niveau de sortie du convertisseur analogique DAC2 représenté dans la figure 1. Les coefficients Cl, C2 et C3 selon les figures 5, 6 et 9 sont des nombres binaires comportant exactement 4 bits (plus un signe), et sont stockés en des compteurs-décompteurs. Ils sont également déterminés par approximations successives à partir de l'impulsion de synchro-nisation isolée, et cela exactement de la même manière que la détermination du coefficient CO, à une exception près.
Comme le montre la figure 1, la somme des coefficients est d'abord retranchée du signal et puis comparée dans le comparateur CMP5 avec une tension de niveau zéro. Dans le cas des signaux CO et -CO, ces derniers sont comparés directement avec le signal au moment TO auquel la somme des coefficients est ramenée à zéro. Cela signifie que le CO sert à définir un seuil et non à influencer le signal, tandis que la somme des coefficients a pour tâche de modifier le signal luimême en le ramenant à zéro après l'isolation de bits 1 et la correction de la forme de bits adjacents.
Comme le montre la figure 2, le registre de décalage SR2 effectue le stockage des trois derniers bits porteurs de données détectés, tandis que le registre SR3 effectue le stockage de leurs polarités BAMI correspondantes. Immédiatement après le moment TO dans chaque ensemble, le signal Dl con-
<EMI ID=2.1>
contient la polarité. Les signaux D2, D3, P2 et P3 se trouvent au niveau zéro par suite du fait que ces registres sont ramenés à leur niveau normal immédiatement avant l'arrivée du bit de synchronisation. A ce moment, dans chaque circuit, le signal Dl commande la porte A3 de laisser passer les 5 bits du compteur-décompteur CCI vers l'additionneur ADD1. L'autre porte d'entrée de cet additionneur ADD1 est mise à zéro, et, si l'impulsion de synchronisation était un "1" positif, l'en-
<EMI ID=3.1>
cet additionneur d'additionner le signal d'entrée (de 0) plutôt que de le retrancher. A ce moment (peu de temps après le moment TO), les signaux D2 et D3 se trouvent au niveau zéro, forçant 5 bits de codage zéro provenant des portes A4 et A5 de se présenter aux entrées vers les additionneurs ADD2 et ADD3. Ainsi, la somme provenant de l'additionneur ADD1 passe par les additionneurs ADD2 et ADD3, de manière à former la somme CS des coefficients, qui consiste uniquement en le coefficient Cl ou le coefficient Cl négatif, si la polarisation de synchronisation à été négative.La somme CS est présentée au convertisseur digital-analogique DAC2 (fig. 1) et retranché du signal analogique, et le signal résultant CSIG ainsi obtenu est comparé avec le signal de tension de niveau zéro par le comparateur CMP5.
Dans l'hypothèse qu'un signal distordu a été reçu immédiatement avant le moment Tl (fig. 5) et que le coefficient Cl a une faible valeur initiale (fig. 2), le signal corrigé CSIG (fig. 1) est insuffisamment corrigé et le comparateur CMP5 émet un signal "1" dans le conducteur CSET. Ce signal "1" en combinaison avec le signal "1" du flipflop FF4 à l'entrée Q commande la porte El exclusivement OU d'émmetre un signal de niveau zéro, qui est bloqué au moment Tl dans le flip-flop FF1 à titre d'indication du fait que le coefficient Cl était trop faible, incitant le compteur-décompteur AC1 à ne le compter qu'une seule fois. Si cela s'effectue dans 7 circuits successifs au moment Tl, le compteur CCI est excité une seule fois pour augmenter le coefficient Cl. Ce processus se répète jusqu'à ce que le coefficient Cl retranché (fig. 1) rend le signal faiblement négatif au moment
<EMI ID=4.1>
conditions, la forme du signal CSIG se montre similaire à la forme d'onde selon la figure 6. Le niveau "zéro" du conducteur CSET, dans l'hypothèse d'un signal de synchronisation positif, commande la porte El d'émettre un signal "1", qui est bloqué dans le flip-flop FF1 au moment Tl à titre d'indication du fait que le coefficient Cl est trop haut. Dans ce cas, le compteur CCI est désexcité 8 fois au moment Tl. Ainsi, la valeur du compteur CCI oscille entre deux valeurs, de sorte que l'impulsion de synchronisation corrigée CSIG sur le conducteur varie d'une valeur faiblement positive à une valeur faiblement négative au moment Tl.
Le procédé décrit ci-dessus s'emploie également au réglage des coefficients C2 et C3 dans les compteurs CCE et CC3. Dans ces conditions, le bit 1 de l'impulsion de synchronisation se déplace vers les signaux D2 et D3 du registre SR2. Immédiatement avant le moment T2, seul le signal D2 est "1" et seul le signal C2 est en mesure de contribuer à la formation de la somme CS dans l'additionneur, par suite du fait que la porte A4 ET est ouverte. A cet effet, le coefficient C2 est réglé pour ramener le signal analogique corrigé à zéro au moment T2. Le réglage du coefficient C2 ne peut s'effectuer qu'au moment T2, lorsque le flip-flop FF2 bloque le résultat du décalage de ce signal CSIG, déterminé par le conducteur CSET et les entrées de polarité de synchronisation au niveau de la porte El. Le réglage du coefficient C3 s'effectue exactement de la même manière au moment T3.
Il est à noter que l'impulsion de synchronisation peut être transmise avec une polarité quelconque sans influence défavorable sur le fonctionnement du circuit. Dans l'exemple décrit ci-dessus, dans lequel le coefficient Cl est réglé à partir d'une faible valeur initiale, une impulsion de synchronisation négative aurait engendré un écho négatif au moment Tl et un signal "0" dans le conducteur CSET. Toutefois, le signal à polarité de synchronisation émis par le flip-flop FF4 (fig. 2) aurait été également un signal de niveau zéro commandant la porte El d'émettre de nouveau un signal "1", comme dans l'exemple décrit. Ainsi, les coefficients euxmêmes et la somme CS peuvent être négatifs. Il s'agit de nombres binaires de 5 bits sous forme de compléments de 2, où le code 11111 est égal à -1 dans les compteurs (CCI etc.) et les additionneurs (ADDI etc.).
Les coefficients sont stockés de la même manière, comme s'ils proviendraient d'un bit 1 positif. Si une impulsion véhicule de données est négative, ses coefficients sont inversés, quelque soit leur signe initial, dans les additionneurs chargés de les retrancher de la somme.
Cela s'effectue sous la commande du signal d'entrée spécial ADD/SUBTRACT sur chaque additionneur commandé par l'entremi-
<EMI ID=5.1>
est, par exemple, un bit négatif. Il fournit un coefficient Cl inversé avant le moment T13. Tous les coefficients et la somme CS sont des grandeurs relatives ou normalisées par rapport à la hauteur de l'impulsion CO, par suite du fait que l'entrée multiple du convertisseur DAC2 est connectée au CO, de manière que le code de correction maximum sur la somme CS produit un signal "-D" de même hauteur que l'impulsion de synchronisation courante. Le signal -D peut être réduit à une partie du signal CO selon la grandeur de l'égalisation analogique introduite et les conditions réelles du câble. Cette normalisation de coefficients est importante en raison du fait qu'elle permet la correction digitale d'un signal déformé d'amplitude quelconque par un nombre réduit de bits.
Le code max. sur la somme CS engendre dans tous les cas une tension de correction de hauteur égale à celle de l'impulsion de synchronisation, quelque soit la valeur de cette hauteur. Il y a toujours 15 pas de résolution positifs et 16 pas de résolution négatifs disponibles pour la tension de correction -D entre les valeurs positives et négatives de la hauteur de l'impulsion de synchronisation.
REVENDICATIONS
1. Système de récupération de données digitales d'un courant entrant de données, précédé d'une impulsion de tête de synchronisation, servant à déterminer un niveau de signal accpetable, caractérisé en ce qu'il comporte
- un moyen de réception pour la réception d'un signal digital entrant et muni d'une sortie susceptible d'être connectée à d'autres circuits, et un comparateur de niveaux de signaux fonctionnant après la réception d'un signal entrant en guise d'impulsion de synchronisation et accusant un niveau supérieur à un niveau de référence en vue de l'émission d'un signal de réglage;
- une logique d'amplitude (AL) servant à compter le nombre de signaux de réglage ainsi émis et à émettre un signal digital concernant ce nombre;
et
- un convertisseur digital-analogique (DAC1) agissant en réponse audit comptage digital pour convertir le nombre digital ainsi compté en une valeur de niveau analogique destiné à servir de niveau de référence