PROCEDE DE CONVERSION ANALOGIQUE/NUMERIQUE ET CONVERTISSEUR
ANALOGIQUE/NUMERIQUE CYCLIQUE
La présente invention est relative à un procédé de conversion analogique/numérique et à un convertisseur analogique/numérique, notamment à un convertisseur analogique/numérique du type cyclique.
Les convertisseurs analogique/numérique constituent l'interface indispensable au traitement numérique d'un signal. Leur rôle consiste à déterminer la représentation numérique N d'une grandeur électrique analogique mesurée R (courant, tension, charge) par comparaison avec une grandeur analogique de référence D.
On connaît les convertisseurs linéaires qui déterminent l'approximation numérique du rapport entre la grandeur ':mesurée R et la référence D (N=R/D). L'erreur maximale commise sur cette approximation détermine la précision du convertisseur.
On connaît des convertisseurs cycliques qui sont basés sur l'algorithme de division connu sous la dénomination "Conventional Restoring".
Cet algorithme consiste en une séquence d'opérations qui, effectuée de manière récurrente sur le dividen-
<EMI ID=1.1>
b2..., bn de la représentation binaire du quotient N=R/D. On appelle "reste partiel de la division" le résultat de chaque séquence d'opérations, et on note R<2>...Rn ses va-
<EMI ID=2.1>
dividende R.
L'algorithme de division "Conventional Restoring" s'écrit alors:
<EMI ID=3.1>
La convergence de cet algorithme vers la .valeur exacte du quotient au bit de poids le plus faible près
(LSB - Least Significant Bit), est assurée pour tout dividende R compris entre 0 et la valeur D du diviseur.
Divers circuits électriques peuvent être utilisés pour réaliser les divers blocs. fonctionnels nécessaires à l'implantation de cet algorithme. Il existe, toutefois, inévitablement des écarts entre leur fonction de transfert réelle, et l'opération qu'ils devraient idéalement effecteur (multiplication, comparaison, addition):
ces imperfections affectent la précision du convertisseur. De nombreuses techniques de compensation ont été développées pour réduire ou éliminer l'effet de ces
<EMI ID=4.1>
d'exemple, dans "A Ratio-Independant Algorithmic Analog-to-Digital Con version Technique" par P.-W. Li, M.S. Chin, P.R. Gray et R. Castello, IEEE J. Solid-State Circuits, Vol. SC-19, Décembre 1984; dans "Référence Refreshing Cyclic Analog-to-Digital and Digital-to-Analog Conversion Technique par C.C. Shih et P.R. Gray, IEEE J. Solid-State Circuits, Vol. SC-21, Août 1986; et dans A CMOS Programmable Self-Calibrating 13b Eight-Channel Analog Interface Processor" par M. Amstrong, H. Ohara, H. NGO, C. Rahim, A. Grossman et P.R. Gray, IEEE J. Solid-State Circuits, Vol. SC-22, décembre 1987.
La résolution et la précision du comparateur constituent une limite absolue pour la précision du convertisseur (la résolution du comparateur est l'écart de tension minimal qu'il est capable de déceler). Un convertisseur analogique/numérique 16 bits dont la dynamique s'étend de 0 à 1 volt requiert un comparateur capable de déceler un écart de tension de 15 microvolt. Pour réaliser un dispositif aussi sensible, on doit employer un amplificateur à faible bruit, de très haut gain (supérieur à 110 dB), et dont la tension de décalage est parfaitement compensée. Ces exigences sont généralement incompatibles avec d'autres critères, tel que la vitesse de conversion ou la compacité et la consommation s'il s'agit de réaliser un circuit intégré.
Un nombre de 13 bits semble être la précision limite que l'on puisse atteindre par la technique de conversion cyclique, le comparateur de tension constituant l'obstacle majeur à la réalisation de convertisseurs cycliques plus précis.
Le but de la présente invention consiste à fournir un procédé de conversion analogique/numérique qui permet d'augmenter la précision de la conversion.
Un autre but de la présente invention consiste à fournir un convertisseur analogique/numérique qui présente une précision accrue et qui est moins sensible aux imperfections du comparateur de tension qui est un composant essentiel de ces appareils.
Conformément à la présente invention, le procédé de conversion analogique/numérique est caractérisé en ce qu'on utilise l'algorithme de division
<EMI ID=5.1>
<EMI ID=6.1>
(valeur mesurée);
et en ce qu'on effectue deux comparaisons pour déterminer chaque bit signé, à savoir:
<EMI ID=7.1>
le quotient N répondant à la formule
<EMI ID=8.1>
où n est le nombre de bits utilisés pour représenter le quotient N.
Selon le procédé de l'invention, on effectue donc cycliquement une multiplication par deux du reste partiel de
<EMI ID=9.1>
et à -D/2 en vue de déterminer bi, et on effectue la soustraction 2.R i -b..D.
La convergence de cet algorithme, vers la valeur exacte du quotient au bit de poids le plus faible près est assurée. pour tout dividende R compris entre les valeurs du diviseur et de son opposé.
L'intérêt du procédé de l'invention repose sur la représentation binaire particulière adoptée pour déterminer le rapport R/D. Cette représentation est redondante, c'est-à-dire qu'une même valeur numérique peut
être exprimée par plusieurs codes distincts.
Conformément à la présente invention, le convertisseur analogique/numérique cyclique qui fait appel au procédé de traitement tel que susmentionné comporte au moins:
- un dispositif d'échantillonnage (sample/hold) de la valeur mesurée à convertir Vx=R;
- un multiplieur doublant cette valeur;
- un premier comparateur comparant la valeur obtenue à la sortie du multiplieur avec une valeur de référence divisée par deux;
- un deuxième comparateur comparant la valeur obtenue à la sortie du multiplieur avec l'opposée de ladite valeur de référence divisée par deux;
- une unité de commande qui reçoit les résultats des comparateurs, c'est-à-dire des valeurs binaires, et qui commande en fonction de celles-ci;
<EMI ID=10.1> trancher ou non ladite valeur de référence de la valeur obtenue à la sortie dudit multiplieur, dans
- un additionneur qui délivre son signal à l'entrée de l'échantillonneur.
Il est bien évident que le convertisseur conforme à la présente invention peut encore être assorti de divers circuits de traitement connus en soi.
Par ailleurs, il est à noter que divers circuits connus en soi peuvent être utilisés pour réaliser ces diverses fonctions.
L'invention sera décrite plus en détail ci-dessous, à l'appui des figures dans lesquelles:
- la figure 1 représente l'ordinogramme d'une conversion . cyclique, selon l'état de la technique;
- la figure-2 est un schéma bloc d'un convertisseur selon l'état de la technique;
- la figure 3 représente l'ordinogramme d'une conversion cyclique conforme à l'invention;
- la figure 4 est un schéma bloc d'un convertisseur conforme à l'invention.
Il est déjà connu d'effectuer la conversion analogique/numérique par l'algorithme de division dit "Con-ventional Restoring".
Cet algorithme consiste en une séquence d'opérations qui, effectuée de manière récurrente sur le dividende R, permet de déterminer successivement les bits
<EMI ID=11.1>
N=R/D. On appelle "reste partiel de la division" le résultat de chaque séquence d'opération, et on note R<2>...Rn
<EMI ID=12.1>
celle du dividende R. L'algorithme de division "conventional restoring" s'écrit
<EMI ID=13.1>
La convergence de cet algorithme vers la valeur exacte du quotient au bit de poids le plus faible près est assurée pour tout dividende R compris entre 0 et la valeur D du diviseur.
Exemple numérique (exemple comparatif)
Appliquons l'algorithme au calcul du quotient entre un diviseur D = 1 et un dividende R = 0,27. On obtient successivement pour les six premiers bits:
<EMI ID=14.1>
Le code binaire obtenu, (0 1 0 0 0 1), représen-
<EMI ID=15.1>
De l'algorithme de division "Conventional Restoring", on déduit aisément le schéma bloc d'un convertisseur cyclique, effectuant sur des tensions électriques la séquence récurrente d'opérations (multiplication par deux, comparaison et soustraction conditionnelle (voir figure 2).
<EMI ID=16.1>
par le dispositif 1 "Sample/Hold" en fermant momentanément l'interrupteur SI; elle représente le premier reste partiel R. Cette tension est ensuite doublée par le multiplieur 3, et le résultat 2.R est comparé à la tension de référence Vréf dans le comparateur 5. Le signal logique b délivré par le comparateur 5 donne la valeur du premier bit du quotient N=Vx/Vréf. En fonction de cette valeur, l'unité de commande 7 actionne les interrupteurs S3 ou S4 pour retrancher ou non la référence de la tension 2.R. L'additionneur 9 délivre alors le nouveau reste partiel R'=2.R-b.Vréf. Celui-ci subit exactement le même traitement que le reste partiel initial Vx pour obtenir la valeur du second bit, etc.
En référence à la figure 3, et conformément à la présente invention, la conversion cyclique est basée sur un algorithme analogue mais où chaque bit peut prendre trois valeurs distinctes qui sont -1, 0 et 1.
Cette représentation binaire particulière introduit une redondance et implique que deux comparaisons soient effectuées pour déterminer chaque bit signé (voir fig. 3)
<EMI ID=17.1>
La. convergence de cet algorithme vers la valeur exacte du quotient au bit de poids le plus faible près est assurée pour tout dividende R compris entre les valeurs du diviseur et de son opposé (-D, <R < +D).
Exemple numérique
Appliquons l'algorithme au calcul du quotient entre un diviseur D = 1 et un dividende R = 0,27. On obtient successivement, pour les six premiers bits
<EMI ID=18.1>
Le code binaire obtenu, (1-1 0 0 1-1), représen-
<EMI ID=19.1>
Dans le schéma bloc de la figure 4, deux comparateurs sont utilisés pour déterminer la valeur de chaque bit signé.
En effet, la tension à. convertir Vx est échantillonnée par le dispositif 1 en fermant momentanément l'interrupteur SI; elle représente le premier reste partiel R. Cette tension est ensuite doublée par le muliplieur 3 et le résultat 2.R est comparé, d'une part, à la tension de référence divisée par deux et, d'autre part, à l'opposé de cette valeur, respectivement dans les comparateurs 5 et 6. En fonction des valeurs obtenues à la sortie des comparateurs 5 et 6, l'unité de commande 7 actionne les interrupteurs S3, S4 ou S5 pour retrancher, additionner ou non la tension de référence de la tension 2.R. L'additionneur 9 délivre le nouveau reste partiel R'= 2.R-b.Vréf. Celui-ci subit le même traitement
<EMI ID=20.1>
dispositif 1 qui ferme momentanément l'interrupteur S2.
Exemple 1
Le convertisseur conforme à l'invention emploie une représentation redondante des nombres, c'est-à-dire qu'une même valeur numérique peut être représentée par plusieurs codes distincts.
Par exemple:
la valeur 0,265625 peut indifféremment être représentée par les codes:
<EMI ID=21.1>
Un convertisseur cyclique habituel utilise une représentation non-redondante des nombres. Il existe alors un et un seul code binaire représentant le quotient recherché Vx/Vréf. Comme chaque bit correspond au résultat d'une comparaison, toute erreur de comparaison conduit nécessairement à une valeur finale erronée, c'est-à-dire différant de plus d'un bit de poids le plus faible de la valeur exacte du quotient.
Exemple 2 (exemple comparatif relatif à l'état de la technique)
Considérons un convertisseur 6 bits dont la tension de référence est égale à 1 volt. Supposons que le comparateur utilisé ne puisse détecter qu'un écart de tension supérieur à 100 millivolt: tout écart plus faible entre les tensions comparées, soit 2.R-Vréf (voir fig. 2), risque de produire un résultat b incorrect. Voyons l'effet d'une telle erreur sur le code binaire obtenu lors de la conversion numérique d'une tension Vx valant 0,27 volt:
<EMI ID=22.1>
A la seconde comparaison effectuée, la différence 2.R-Vréf est inférieure au seuil des 100 millivolt. La décision erronée b2=0 mène au code binaire (0 0 1 1 1 1), qui représente la valeur 0,234375: celle-ci diffère de plus d'un bit de poids le plus faible de la tension
<EMI ID=23.1>
Les choses se présentent tout différemment pour le convertisseur conforme à l'invention. En effet, comme le quotient Vx/Vréf recherché peut être représenté par plusieurs codes différents, une erreur de comparaison n'entraîne pas nécessairement une erreur sur la valeur numérique délivrée par le convertisseur.
Exemple 3
Utilisons deux comparateurs identiques à celui décrit ci-dessus pour réaliser un convertisseur conforme à l'invention et voyons l'effet d'une erreur de comparaison lors de la mesure de la même tension Vx= 0,27 volt:
<EMI ID=24.1>
(volt) (volt) (volt) (volt) (volt)
<EMI ID=25.1>
A la première double comparaison effectuée, un des deux premiers écarts de tension mesurés (2.R-Vréf/2)
<EMI ID=26.1>
mène au code bit signé (0 1 0 0 1-1 ) , qui représente la valeur numérique 0,265625: il s'agit bien là d'une approximation au bit de poids le plus faible près de la tension mesurée Vx.
La théorie développée sur l'algorithme de divi-
sion établit qu'une variation positive ou négative des niveaux de comparaison +D/2 et -D/2, si elle est inférieure à la moitié de la valeur du diviseur D, n'a aucune influence sur la précision de la division effectuée.
Des comparateurs de résolution égale à 0,5 volt conviennent donc pour réaliser un convertisseur cyclique selon l'invention dont la tension de référence vaut 1 volt, et cela quelle que soit la précision souhaitée. La précision d'un convertisseur cyclique selon l'invention est absolument indépendante de la précision de ses comparateurs de tension. Ces composants, critiques pour un convertisseur classique, peuvent donc être réalisés au moyen de circuits électriques élémentaires, ce qui autorise la conception de convertisseurs analogique/numérique cycliques plus précis, moins encombrants - si l'on envisage l'implantation sur silicium -, et plus rapides.
REVENDICATIONS
1. Procédé de conversion analogique/numérique caractérisé en ce qu'on utilise l'algorithme de division
<EMI ID=27.1>
<EMI ID=28.1>
naire du quotient N=R/D et R est,appelé reste partiel de la division et est le résultat de chaque séquence d'opérations, la valeur initiale R étant celle du dividende R (valeur mesurée);
et en ce qu'on effectue deux comparaisons pour déterminer chaque bit siqné, à savoir:
<EMI ID=29.1>
le quotient N répondant à la formule
<EMI ID=30.1>
où n est le nombre de bits utilisés pour représenter le quotient N.
ANALOG / DIGITAL CONVERSION PROCESS AND CONVERTER
ANALOG / DIGITAL CYCLIC
The present invention relates to an analog / digital conversion method and to an analog / digital converter, in particular to an analog / digital converter of the cyclic type.
Analog to digital converters are the essential interface for digital signal processing. Their role is to determine the digital representation N of a measured analog electrical quantity R (current, voltage, load) by comparison with a reference analog quantity D.
Linear converters are known which determine the numerical approximation of the ratio between the quantity ': measured R and the reference D (N = R / D). The maximum error made on this approximation determines the accuracy of the converter.
Cyclic converters are known which are based on the division algorithm known under the name "Conventional Restoring".
This algorithm consists of a sequence of operations which, performed repeatedly on the dividend
<EMI ID = 1.1>
b2 ..., bn of the binary representation of the quotient N = R / D. The result of each sequence of operations is called "partial remainder of the division", and we denote R <2> ... Rn its va-
<EMI ID = 2.1>
dividend R.
The "Conventional Restoring" division algorithm is then written:
<EMI ID = 3.1>
The convergence of this algorithm to the exact value of the quotient to the least significant bit
(LSB - Least Significant Bit), is insured for any dividend R between 0 and the value D of the divisor.
Various electrical circuits can be used to make the various blocks. functional requirements for the implementation of this algorithm. There are, however, inevitably differences between their real transfer function, and the operation that they should ideally perform (multiplication, comparison, addition):
these imperfections affect the accuracy of the converter. Many compensation techniques have been developed to reduce or eliminate the effect of these
<EMI ID = 4.1>
example, in "A Ratio-Independent Algorithmic Analog-to-Digital Con Technical version" by P.-W. Li, M.S. Chin, P.R. Gray and R. Castello, IEEE J. Solid-State Circuits, Vol. SC-19, December 1984; in "Référence Refreshing Cyclic Analog-to-Digital and Digital-to-Analog Conversion Technique by CC Shih and PR Gray, IEEE J. Solid-State Circuits, Vol. SC-21, August 1986; and in A CMOS Programmable Self-Calibrating 13b Eight-Channel Analog Interface Processor "by M. Amstrong, H. Ohara, H. NGO, C. Rahim, A. Grossman and PR Gray, IEEE J. Solid-State Circuits, Vol. SC-22, December 1987.
The resolution and the accuracy of the comparator constitute an absolute limit for the accuracy of the converter (the resolution of the comparator is the minimum voltage difference that it is able to detect). A 16-bit analog / digital converter with dynamics ranging from 0 to 1 volt requires a comparator capable of detecting a voltage difference of 15 microvolt. To make such a sensitive device, an amplifier with low noise, very high gain (greater than 110 dB), and whose offset voltage is perfectly compensated, must be used. These requirements are generally incompatible with other criteria, such as the conversion speed or the compactness and the consumption if it is a question of producing an integrated circuit.
A number of 13 bits seems to be the limit precision that can be reached by the cyclic conversion technique, the voltage comparator constituting the major obstacle to the production of more precise cyclic converters.
The object of the present invention is to provide an analog / digital conversion method which makes it possible to increase the precision of the conversion.
Another object of the present invention is to provide an analog / digital converter which has increased precision and which is less sensitive to the imperfections of the voltage comparator which is an essential component of these devices.
In accordance with the present invention, the analog / digital conversion method is characterized in that the division algorithm is used
<EMI ID = 5.1>
<EMI ID = 6.1>
(measured value);
and in that two comparisons are made to determine each signed bit, namely:
<EMI ID = 7.1>
the quotient N corresponding to the formula
<EMI ID = 8.1>
where n is the number of bits used to represent the quotient N.
According to the method of the invention, a multiplication by two of the partial remainder of
<EMI ID = 9.1>
and to -D / 2 in order to determine bi, and the subtraction 2.R i -b..D is carried out.
The convergence of this algorithm to the exact value of the quotient to the least significant bit is ensured. for any dividend R between the values of the divisor and its opposite.
The advantage of the method of the invention is based on the particular binary representation adopted to determine the R / D ratio. This representation is redundant, that is to say that the same numerical value can
be expressed by several separate codes.
According to the present invention, the cyclic analog / digital converter which uses the processing method as mentioned above comprises at least:
- a sampling device (sample / hold) of the measured value to be converted Vx = R;
- a multiplier doubling this value;
- a first comparator comparing the value obtained at the output of the multiplier with a reference value divided by two;
- a second comparator comparing the value obtained at the output of the multiplier with the opposite of said reference value divided by two;
a control unit which receives the results of the comparators, that is to say binary values, and which controls as a function of these;
<EMI ID = 10.1> whether or not to cut said reference value from the value obtained at the output of said multiplier, in
- an adder which outputs its signal at the input of the sampler.
It is obvious that the converter according to the present invention can also be combined with various processing circuits known per se.
Furthermore, it should be noted that various circuits known per se can be used to perform these various functions.
The invention will be described in more detail below, in support of the figures in which:
- Figure 1 shows the flowchart of a conversion. cyclical, according to the state of the art;
- Figure-2 is a block diagram of a converter according to the state of the art;
- Figure 3 shows the flowchart of a cyclic conversion according to the invention;
- Figure 4 is a block diagram of a converter according to the invention.
It is already known to perform analog / digital conversion by the so-called "conventional restoring" division algorithm.
This algorithm consists of a sequence of operations which, performed repeatedly on the dividend R, makes it possible to successively determine the bits
<EMI ID = 11.1>
N = R / D. The result of each sequence of operations is called "partial remainder of the division", and we denote R <2> ... Rn
<EMI ID = 12.1>
that of the dividend R. The "conventional restoring" division algorithm is written
<EMI ID = 13.1>
The convergence of this algorithm to the exact value of the quotient to the least significant bit is ensured for any dividend R between 0 and the value D of the divisor.
Numerical example (comparative example)
Apply the algorithm to calculate the quotient between a divisor D = 1 and a dividend R = 0.27. We obtain successively for the first six bits:
<EMI ID = 14.1>
The binary code obtained, (0 1 0 0 0 1), represents
<EMI ID = 15.1>
From the "Conventional Restoring" division algorithm, we can easily deduce the block diagram of a cyclic converter, performing on electrical voltages the recurrent sequence of operations (doubling, comparison and conditional subtraction (see Figure 2).
<EMI ID = 16.1>
by device 1 "Sample / Hold" by temporarily closing the SI switch; it represents the first partial remainder R. This voltage is then doubled by the multiplier 3, and the result 2.R is compared to the reference voltage Vref in the comparator 5. The logic signal b delivered by the comparator 5 gives the value of the first bit of the quotient N = Vx / Vref. Depending on this value, the control unit 7 actuates the switches S3 or S4 to subtract or not the reference of the voltage 2.R. The adder 9 then delivers the new partial remainder R '= 2.R-b.Vref. This undergoes exactly the same processing as the initial partial remainder Vx to obtain the value of the second bit, etc.
With reference to FIG. 3, and in accordance with the present invention, the cyclic conversion is based on an analogous algorithm but where each bit can take three distinct values which are -1, 0 and 1.
This particular binary representation introduces redundancy and implies that two comparisons are made to determine each signed bit (see fig. 3)
<EMI ID = 17.1>
The convergence of this algorithm towards the exact value of the quotient to the least significant bit is ensured for any dividend R included between the values of the divisor and its opposite (-D, <R <+ D).
Numerical example
Apply the algorithm to calculate the quotient between a divisor D = 1 and a dividend R = 0.27. We obtain successively, for the first six bits
<EMI ID = 18.1>
The binary code obtained, (1-1 0 0 1-1), represents
<EMI ID = 19.1>
In the block diagram of Figure 4, two comparators are used to determine the value of each signed bit.
Indeed, the tension at. converting Vx is sampled by the device 1 by momentarily closing the switch SI; it represents the first partial remainder R. This voltage is then doubled by the multiplier 3 and the result 2.R is compared, on the one hand, to the reference voltage divided by two and, on the other hand, opposite of this value, respectively in comparators 5 and 6. Depending on the values obtained at the output of comparators 5 and 6, the control unit 7 actuates the switches S3, S4 or S5 to subtract, add or not the reference voltage 2.R. The adder 9 delivers the new partial remainder R '= 2.R-b.Vref. This undergoes the same treatment
<EMI ID = 20.1>
device 1 which momentarily closes the switch S2.
Example 1
The converter according to the invention employs a redundant representation of the numbers, that is to say that the same numerical value can be represented by several distinct codes.
For example:
the value 0.265625 can be represented by the codes:
<EMI ID = 21.1>
A usual cyclic converter uses a non-redundant representation of the numbers. There then exists one and only one binary code representing the sought quotient Vx / Vref. As each bit corresponds to the result of a comparison, any comparison error necessarily leads to an erroneous final value, that is to say differing by more than one least significant bit from the exact value of the quotient.
Example 2 (comparative example relating to the state of the art)
Consider a 6-bit converter with a reference voltage of 1 volt. Suppose that the comparator used can only detect a voltage difference greater than 100 millivolt: any smaller difference between the compared voltages, ie 2.R-Vref (see fig. 2), risks producing an incorrect result b. Let us see the effect of such an error on the binary code obtained during the digital conversion of a voltage Vx equal to 0.27 volts:
<EMI ID = 22.1>
At the second comparison, the difference 2.R-Vréf is less than the 100 millivolt threshold. The erroneous decision b2 = 0 leads to the binary code (0 0 1 1 1 1), which represents the value 0.234375: this differs by more than one least significant bit of the voltage
<EMI ID = 23.1>
Things are quite different for the converter according to the invention. In fact, since the quotient Vx / Vref sought can be represented by several different codes, a comparison error does not necessarily lead to an error on the numerical value delivered by the converter.
Example 3
Let us use two comparators identical to that described above to make a converter in accordance with the invention and see the effect of a comparison error when measuring the same voltage Vx = 0.27 volts:
<EMI ID = 24.1>
(volt) (volt) (volt) (volt) (volt)
<EMI ID = 25.1>
At the first double comparison carried out, one of the first two measured voltage differences (2.R-Vréf / 2)
<EMI ID = 26.1>
leads to the signed bit code (0 1 0 0 1-1), which represents the numerical value 0.265625: this is indeed an approximation to the least significant bit near the measured voltage Vx.
The theory developed on the divi-
sion establishes that a positive or negative variation of the comparison levels + D / 2 and -D / 2, if it is less than half the value of the divisor D, has no influence on the precision of the division performed.
Comparators with a resolution equal to 0.5 volts are therefore suitable for producing a cyclic converter according to the invention, the reference voltage of which is 1 volt, regardless of the precision desired. The accuracy of a cyclic converter according to the invention is absolutely independent of the accuracy of its voltage comparators. These components, critical for a conventional converter, can therefore be produced by means of elementary electrical circuits, which allows the design of more precise, less bulky cyclic analog / digital converters - if one is considering implantation on silicon -, and faster.
CLAIMS
1. Analog / digital conversion method characterized in that the division algorithm is used
<EMI ID = 27.1>
<EMI ID = 28.1>
nary of the quotient N = R / D and R is, called partial remainder of the division and is the result of each sequence of operations, the initial value R being that of the dividend R (measured value);
and in that two comparisons are made to determine each bit set, namely:
<EMI ID = 29.1>
the quotient N corresponding to the formula
<EMI ID = 30.1>
where n is the number of bits used to represent the quotient N.