AT403537B

AT403537B - CIRCUIT FOR THE PROCESSING OF DATA SIGNALS

Info

Publication number: AT403537B
Application number: AT187392A
Authority: AT
Original assignee: Siemens Ag
Priority date: 1991-09-24
Filing date: 1992-09-21
Publication date: 1998-03-25
Also published as: CH684452A5; NO923692L; NO923692D0; NO305880B1; ATA187392A; DE4131780A1

Description

AT 403 537 BAT 403 537 B

Bei Kommunikationssystemen sind Telekommunikationseinrichtungen, wie z.ß. Fernsprechapparate, über eine Vielzahl von Teilnehmeranschlußleitungen an Vermittlungsknoten, wie z.B. private oder öffentliche Vermittlungseinrichtungen, angeschlossen. In den Vermittlungseinrichtungen werden die Teilnehmeranschlußleitungen mit Teilnehmeranschlußbaugruppen verbunden. Mehrere Teilnehmeranschlußleitungen können dabei an einer Teilnehmeranschlußbaugruppe zusammengefaßt werden. Für jede Teilnehmeranschlußleitung ist ab der Teilnehmeranschlußbaugruppe ein vermittlungsinterner Übertragungskanal vorgesehen. Der vermittlungsinterne Übertragungskanal hat dabei folgende Struktur: zwei Sprachkanäle, einen Betriebskanal, einen Signalisierungskanal sowie wenigstens einen Kanal für die Steuerung einer Übertragungsschnittstelle (z.B. C/l; A/E-Bit). Von den Telekommunikationseinrichtungen kommende Datenströme werden in Übertragungskanäle geleitet und über Multiplexeinrichtungen in vermittlungsinterne Übertragungsrahmen zusammengefaßt. Die Übertragungsraten der Datenströme von den Telekommunikationsendeinrichtungen zu den Teilnehmeranschlußbaugruppen betragen beispielsweise in einem ISDN-Kommunikationssystem 144 kbit/s (Basisanschluß) und zwischen Teilnehmeranschlußbaugruppe und Multiplexeinrichtung 2048 kbit/s. Je nachdem, wieviele Teilnehmeranschlußbaugruppen über die Multiplexeinrichtung zusammengefaßt werden, ist eine Übertragungsrate von 8, 32 oder mehr Mbit/s zu den nachfolgenden Baugruppen, wie z. B. zu Koppelfeldbaugruppen, notwendig. Um sich dem steigenden Datenaufkommen in der Kommunikationstechnik anzupassen, werden immer schnellere Baugruppensysteme mit höheren Verarbeitungsgeschwindigkeiten bzw. Übertragungsraten in Vermittlungseinrichtungen Integriert. Die für eine Datenübertragung durchzuführenden Übertragungs-/Quittierungsprozeduren werden beispielsweise zwischen der Teilnehmeranschlußbaugruppe und einer nachfolgenden Koppelfeldbaugruppe mit einer Ablaufsteuereinheit ausgeführt.In communication systems, telecommunication devices such as e.g. Telephone sets, via a large number of subscriber lines to switching nodes, e.g. private or public intermediaries. In the switching centers, the subscriber lines are connected to subscriber line assemblies. Several subscriber lines can be combined on one subscriber module. An internal transmission channel is provided for each subscriber line from the subscriber module. The internal transmission channel has the following structure: two voice channels, an operating channel, a signaling channel and at least one channel for controlling a transmission interface (e.g. C / I; A / E bit). Data streams coming from the telecommunication devices are routed into transmission channels and combined into multiplex devices in transmission frames internal to the switch. The transmission rates of the data streams from the telecommunications terminal devices to the subscriber line modules are, for example, 144 kbit / s (basic line) in an ISDN communication system and 2048 kbit / s between the subscriber line module and the multiplex device. Depending on how many subscriber line modules are combined via the multiplex device, a transmission rate of 8, 32 or more Mbit / s to the subsequent modules, such as. B. to switchboard assemblies, necessary. In order to adapt to the increasing volume of data in communication technology, ever faster assembly systems with higher processing speeds or transmission rates are integrated in switching systems. The transmission / acknowledgment procedures to be carried out for data transmission are carried out, for example, between the subscriber line module and a subsequent switching matrix module with a sequence control unit.

Die Erfindung betrifft eine Schaltungsanordnung zur Verarbeitung von Datensignalen, mit einer Schaltungseinheit, die einen ersten und einen zweiten Eingang sowie einen ersten und einen zweiten Ausgang aufweist, wobei dem ersten Eingang ein Datenstrom zugeführt ist und wobei der zweite Eingang über einen eine Speichereinheit enthaltenden Rückkopplungszweig mit dem zweiten Ausgang verbunden und mit einer an diesem auftretenden Zustands-Bitfolge beaufschlagt ist.The invention relates to a circuit arrangement for processing data signals, having a circuit unit which has a first and a second input and a first and a second output, a data stream being fed to the first input and the second input having a feedback branch containing a memory unit is connected to the second output and is supplied with a status bit sequence which occurs there.

Bei den bisher bekannten, wie z.B. in der US Patentschrift 4.786.829 oder im Tietze/Schenk, Halbleiter-Schaltungstechnik, Fünfte Auflagen 980, Seite 491 gezeigten Schaltungsanordnungen, ergeben sich bei der Verarbeitung der Daten bei einem am Eingang anliegenden Zeitmultiplexsignat Probleme. Diese Verarbeitungsprobleme treten speziell dann in Erscheinung, wenn eine System- und zeitgerechte Verarbeitung (Übertragungs-/Quittierungsprozeduren) der an dem Vermittlungs- oder Datenverarbeitungssystem anliegenden Datenströme erforderlich ist. Ein wesentlicher Nachteil der bekannten Ablaufsteuereinheiten besteht darin, daß diese jeweils so lange für einen Kanal-Zeitschlitz des Zeitmuitiplexsignals reserviert bleiben, bis alle an einer Teilnehmeranschlußbaugruppe anliegenden Datensignale abgearbeitet und die Übertragungs-/Quittierungsprozeduren abgeschlossen sind. Das bedeutet jedoch, daß weitere an Teilnehmeranschlußbau-gruppen anliegende Datensignale nicht abgearbeitet werden können. Bei einer Belegung der Ablaufsteuerung können so für das Telekommunikationssystem wichtige Datensignale wie Steuerinformationen oder Kurzschlußmeldungen von den Teilnehmeranschlußbaugruppen nicht sofort weitergeleitet und deshalb vom Vermittlungssystem nicht erkannt werden. Ebenso kann ein Überschreiben und damit ein Verlust wichtiger Datensignale eine Folge von zu langen Verzögerungen bei der Weiterleitung der Datensignale von den Teilnehmeranschiußbaugruppen sein.In the previously known, such as In the circuit arrangements shown in US Pat. No. 4,786,829 or in Tietze / Schenk, Semiconductor Circuit Technology, Fifth Edition 980, page 491, problems arise when processing the data with a time-division multiplexed signal present at the input. These processing problems occur particularly when system-based and timely processing (transmission / acknowledgment procedures) of the data streams present on the switching or data processing system is required. A major disadvantage of the known sequence control units is that they each remain reserved for a channel time slot of the time division multiplex signal until all data signals present on a subscriber line module have been processed and the transmission / acknowledgment procedures have been completed. However, this means that further data signals applied to subscriber line modules cannot be processed. If the sequence control is occupied, data signals important for the telecommunications system, such as control information or short-circuit messages, cannot be forwarded immediately by the subscriber line modules and therefore cannot be recognized by the switching system. Likewise, an overwriting and thus a loss of important data signals can be a consequence of excessively long delays in the forwarding of the data signals from the subscriber connection modules.

Um eine sofortige Bearbeitung von an Teilnehmeranschlußbaugruppen anliegenden Datensignalen zu erreichen und einen möglichen Verlust von Datensignalen zu vermeiden, kann eine den Kanal-Zeitschlitzen in einem Übertragungsrahmen entsprechende Anzahl von Ablaufsteuerungen für die Abarbeitung von Datensignalen in das Kommunikationssystem integriert werden. Die große Anzahl von Ablaufsteuerungen hat jedoch den Nachteil, daß neben den wirtschaftlichen Aspekten, z.B. hoher Kostenaufwand, ein großer Platzbedarf für deren Integration innerhalb eines Vermittlungssystems benötigt wird.In order to achieve immediate processing of data signals present on subscriber line modules and to avoid possible loss of data signals, a number of sequence controls for processing data signals corresponding to the channel time slots in a transmission frame can be integrated into the communication system. However, the large number of sequential controls has the disadvantage that in addition to the economic aspects, e.g. high cost, a large space required for their integration within a switching system.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art mit einem minimalen Schaltungsaufwand Übertragungs- und/oder Quittierungsprozeduren durchgeführt werden können.The invention has for its object to show a way how transmission and / or acknowledgment procedures can be carried out in a circuit arrangement of the type mentioned with minimal circuit complexity.

Die Aufgabe wird ausgehend vom Oberbegriff des Patentanspruches 1 dadurch gelöst, daß der dem ersten Eingang der Schaltungseinheit zugeführte Datenstrom aus von einer Mehrzahl von Datenquellen abgegebenen und über eine oder mehrere Zeitmultiplexeinrichtung/en in einem oder mehreren Übertragungsrahmen mit jeweils einer Mehrzahl von KanalZeitschlitzen Zusammengefaßten Datensignalen besteht und daß die im Rückkopplungszweig angeordnete Speichereinrichtung eine Anzahl von Speicherplätzen besitzt, die wenigstens so groß ist wie das Produkt aus der Anzahl der Übertragungsrahmen und der Anzahl der Kanal-Zeitschlitze eines Übertragungsrahmens, so daß die Speichereinrichtung zur Zwischenspeicherung aller während der Dauer eines Übertragungsrahmen-Zyklus an dem Zweiten Ausgang der Schaltungseinheit auftretenden Zustands-Bitfolgen eingerichtet ist. 2The object is achieved on the basis of the preamble of claim 1 in that the data stream supplied to the first input of the circuit unit consists of data signals output from a plurality of data sources and combined via one or more time-division multiplexing devices in one or more transmission frames, each with a plurality of channel time slots and that the storage device arranged in the feedback branch has a number of storage locations which is at least as large as the product of the number of transmission frames and the number of channel time slots of a transmission frame, so that the storage device for temporary storage of all during the duration of a transmission frame cycle status bit sequences occurring at the second output of the circuit unit is set up. 2nd

AT 403 537 BAT 403 537 B

Die Erfindung bringt den Vorteil mit sich, daß mit nur einer Ablaufsteuerung alle in einem Zeitmultiplex-signal zusammengefaßten Datenströme abgearbeitet werden. Darüberhinaus können bei beliebig hohen Übertragungsraten die Übertragungs-/Quittierungsprozeduren von der Schaltungsanordnung ausgeführt werden. Neben dem wirtschaftlichen Vorteil der Einsparung von Ablaufsteuerungen ergibt sich als weiterer Vorteil, daß die anliegenden Datensignale ohne Verzögerung erkannt und unter Echtzeitbedingung abgearbeitet werden.The invention has the advantage that all data streams combined in a time-division multiplex signal are processed with only one sequence control. In addition, the transmission / acknowledgment procedures can be carried out by the circuit arrangement at arbitrarily high transmission rates. In addition to the economic advantage of saving sequential controls, there is a further advantage that the data signals present are recognized without delay and processed under real-time conditions.

Von Vorteil ist es in weiterer Ausgestaltung der Erfindung, daß die Speichereinrichtung im Rückkopplungszweig ein Schieberegister ist, da es ohne eine besondere Ansteuerung eine an seinem Eingang anliegende "Zustands"-Bitfolge zwischenspeichert. Eine der Anzahl der Datenströme entsprechende Anzahl von Speicherplätzen im Schieberegister ermöglicht, daß das Schieberegister bei zyklischem Abtasten eines Kanal-Zeitschlitzes immer die zuletzt gebildete "Zustands”-Bitfolge einer Übertragungs-/Quittierungsproze-dur zwischen Sender- und Empfängereinheit am zweiten Eingang der Schaltungseinheit anlegt und so die Schaltungseinheit eine neue dem jeweiligen Stand der Übertragungs-/Quittierungsprozedur entsprechende "Zustands"-Bitfolge bildet.In a further embodiment of the invention, it is advantageous that the memory device in the feedback branch is a shift register, since it temporarily stores a "state" bit sequence present at its input without special control. A number of memory locations in the shift register corresponding to the number of data streams enables the shift register, when cyclically scanning a channel time slot, to always have the last-formed "status" bit sequence of a transmission / acknowledgment procedure between the transmitter and receiver unit at the second input of the circuit unit creates and so the circuit unit forms a new "state" bit sequence corresponding to the respective state of the transmission / acknowledgment procedure.

In weiterer Ausgestaltung der Erfindung kann die Speichereinrichtung im Rückkopplungszweig ein Schreib-Lese-Speicher sein, was den Vorteil mit sich bringt, daß bei einer großen Anzahl von Kanal-Zeitschlitzen der Kostenaufwand sowie der Platzbedarf für einen Schreib-Lese-Speicher (RAM-Speicher) um ein Vielfaches geringer ist, als z.B. ein Schieberegister mit vergleichbar vielen Speicherplätzen.In a further embodiment of the invention, the memory device in the feedback branch can be a read-write memory, which has the advantage that, in the case of a large number of channel time slots, the cost and the space required for a read-write memory (RAM memory ) is many times lower than e.g. a shift register with a comparable number of memory locations.

Eine weiterführende Ausgestaltung der Erfindung besteht darin, daß eine Steuereinheit vorgesehen ist, an deren Eingang ein Taktsignal anliegt, wobei die Steuereinheit entsprechend der Anzahl der Kanal-Zeitschlitze je Kanal-Zeitschlitz ein Abtastsignal erzeugt. Dies hat neben dem Vorteil, daß zu den in den Kanal-Zeitschlitzen angeordneten Steuerdaten jeweils ein zyklisch, synchrones Abtastsignal erzeugt wird, noch den weiteren Vorteil, daß durch die Verwendung von nur einer Steuereinheit eine Vielzahl von Steuereinheiten eingespart und dadurch die Integration in der Schaltungsanordnung unproblematisch ist.A further embodiment of the invention consists in that a control unit is provided, at the input of which a clock signal is present, the control unit generating a scanning signal in accordance with the number of channel time slots per channel time slot. In addition to the advantage that a cyclic, synchronous scanning signal is generated in each case for the control data arranged in the channel time slots, this has the further advantage that the use of only one control unit saves a large number of control units and thus the integration in the circuit arrangement is unproblematic.

Eine weitere vorteilhafte Ausgestaltung der Erfindung besteht darin, daß eine Ausgabeeinheit vorgesehen ist, die aus einem Ausgaberegister und einen Ausgabespeicher besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist. Dies hat den Vorteil, daß ein für die weitere Bearbeitung notwendiges E-Bit (Quittierungssignal) in den gerade anliegenden Kanal-Zeitschlitz eingetragen werden kann und dieser so für eine weitere Verarbeitung gekennzeichnet ist. Entsprechend der Bearbeitung der Übertragungskanäle werden die im Betriebskanal vermerkten "Monitor’-Daten aus dem vermittlungsinter-enen Übertragungskanal ausgelesen und in den Ausgabespeicher abgelegt. Die Speicherabarbeitung nach dem FIFO-Modus hat dabei den Vorteil, daß die "Monitor"-Daten entsprechend der zeitlichen Abfolge der Bearbeitung der Übertragungskanäle wieder ausgelesen werden, so daß eine logische Abfolge bei der Weiterleitung der "Monitor"-Daten beibehalten wird.A further advantageous embodiment of the invention consists in that an output unit is provided which consists of an output register and an output memory, the memory processing of which can be carried out in the FIFO mode. This has the advantage that an E-bit (acknowledgment signal) necessary for further processing can be entered in the channel slot currently being applied and this is thus identified for further processing. In accordance with the processing of the transmission channels, the "monitor" data noted in the operating channel is read out of the transmission channel internal to the exchange and stored in the output memory. Memory processing according to the FIFO mode has the advantage that the "monitor" data is read out again in accordance with the time sequence of the processing of the transmission channels, so that a logical sequence is maintained when the "monitor" data is forwarded.

Weitere Besonderheiten der Erfindung werden nun aus den nachfolgenden näheren Erläuterungen von Ausführungsbeispielen der Schaltungsanordnung gemäß der Erfindung anhand der Zeichnungen ersichtlich: Es zeigen FIG.1 ein Prinzipschaltbild einer Telekommunikationsanlage, FIG.2 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung, FIG.3a eine Schaltungsanordnung nach einer Ausführungsform der Erfindung, FIG.3b eine weitere Ausführungsform der Erfindung, FIG.4 einen schematischen Aufbau eines/mehrerer Übertragungsrahmen mit einer Mehrzahl von Kanal-Zeitschlitzen, FIG.5 Signalverläufe während einer Übertragungs-/Quittierungsprozedur und FIG.6 eine zyklische Belegung eines Speicherelementes mit Zustandsvariablen. FIG.1 zeigt ein Prinzipschaltbild einer Telekommunikationsanlage. Die von/zu den Telekommunikationsteilnehmern T1.....Tn verlaufenden Teilnehmeranschlußleitungen TL1.....TLn sind bei dieser DarstellungFurther special features of the invention will now become apparent from the following detailed explanations of exemplary embodiments of the circuit arrangement according to the invention with reference to the drawings: FIG. 1 shows a basic circuit diagram of a telecommunications system, FIG. 2 shows a block diagram of a circuit arrangement according to the invention, FIG. 3a shows a circuit arrangement according to one embodiment FIG. 3b shows a further embodiment of the invention, FIG. 4 shows a schematic structure of one / more transmission frames with a plurality of channel time slots, FIG. 5 signal waveforms during a transmission / acknowledgment procedure, and FIG. 6 shows a cyclical assignment of a memory element State variables. 1 shows a basic circuit diagram of a telecommunication system. The subscriber lines TL1 ..... TLn running from / to the telecommunication subscribers T1 ..... Tn are in this representation

schematisch an eine Vermittlungseinheit TKS angeschlossen. Eine Vielzahl von Teilnehmeranschlußleitungen TL1 ,...,TLn werden mittels eines oder mehrerer Steuermodule, insbesondere einer Teilnehmeranschlußeinheiten B1.....Bn aufweisenden Schnittstellenbaugruppe TSB zusammengefaßt. Eine Ablaufsteuerung FSM führt Übertragungs-/Quittierungsprozeduren aus und leitet danach von einer Mehrzahl von Teilnehmeranschlußbaugruppen B1.....Bn kommende Datensignale D1,...,Dn zu den nachfolgenden vermittlungsinternenschematically connected to a switching unit TKS. A large number of subscriber lines TL1, ..., TLn are combined by means of one or more control modules, in particular an interface module TSB having subscriber line units B1 ..... Bn. A sequence control FSM carries out transmission / acknowledgment procedures and then forwards data signals D1, ..., Dn coming from a plurality of subscriber line modules B1 ..... Bn to the subsequent internal switches

Baugruppeneinheiten, wie z.B. Koppelfeldbaugruppen KN, weiter. In den jeweiligen Steuereinheiten ST sindAssembly units, e.g. Switching unit modules KN, continue. In the respective control units ST

die Mikroprozessoren CP für die Steuerung der Datensignale D1.....Dn in der Vermittlungseinheit TKS angeordnet. FIG.2 zeigt schematisch in einem zum Verständnis der Erfindung erforderlichen Umfang die Ablaufsteuerung FSM, die Teil einer umfassenderen Schaltungsanordnung TKS sein kann. Die Ablaufsteuerung FSM setzt sich im wesentlichen aus einer Schaltungseinheit KL, einer Ausgabeeinheit A sowie einem in einem Rückkopplungszweig RKZ angeordneten Speichereinrichtung SR zusammen. Die Schaitungseinheit KL wird an einem ersten Eingang ED mit einem Datenstrom Dn beaufschlagt. Dieser Datenstrom Dn wird aus einer Vielzahl von am Ausgang der Teilnehmeranschlußeinheiten B1,...,Bn anliegenden Datensignalen 3the microprocessors CP for controlling the data signals D1 ..... Dn are arranged in the switching unit TKS. FIG. 2 schematically shows the sequence control FSM, which may be part of a more extensive circuit arrangement TKS, to the extent necessary for understanding the invention. The sequence control FSM essentially consists of a circuit unit KL, an output unit A and a storage device SR arranged in a feedback branch RKZ. The circuit unit KL is acted upon by a data stream Dn at a first input ED. This data stream Dn is made up of a multiplicity of data signals 3 present at the output of the subscriber line units B1,..., Bn

AT 403 537 B D1.....Dn gebildet. Diese Datensignale D1,...,Dn werden über eine oder mehrere Zeitmultiplexeinrichtungen MUX in einem oder mehreren Übertragungsrahmen UE1.....UEm mit jeweils einer Mehrzahl von Kanal-AT 403 537 B D1 ..... Dn formed. These data signals D1, ..., Dn are transmitted via one or more time-division multiplexing devices MUX in one or more transmission frames UE1 ..... UEm, each with a plurality of channel

Zeitschlitzen R1.....Rn zusammengefaßt. An einem gegebenen Kanal-Zeitschlitz können an einem Ausgang AE der Schaltungseinheit KL nach schaltungsinternen Verarbeitungsprozeduren ein Quittierungssignal E sowie ein Übernahmesignal M für Monitordaten eines Kanal-Zeitschlitzes aniiegen. An den Schaltungsausgängen der Ausgabeeinheit A der Ablaufsteuerung FSM können zum einen die ''Monitordaten" des Betriebskanals und zum anderen das Quittierungssignal E an nachgeordnete Schaltungseinheiten weitergeleitet werden. Ein zweiter Ausgang AD der Schaltungseinheit KL wird über eine in einem Rückkopplungszweig RKZ angeordnete Speichereinrichtung SR mit dem Eingang ER der Schaltungseinheit KL verbunden. Desweiteren liegt der am ersten Eingang ED anliegende Datenstrom Dn ebenso an der Ausgabeeinheit A an. FIG.3a zeigt eine bevorzugte Ausführungsform der Schaltungsanordnung FSM nach einer Ausführungsform der Erfindung. Eihgangsseitig wird die Schaltungsanordnung FSM an den Übergabepunkten PDn und PTR mit dem Zeitmultiplexsignal Dn sowie einem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Das Taktsignal TR wird an eine Steuereinheit SE, an die Ausgabeeinheit A sowie an das Speicherelement SR weitergeleitet. Die Steuereinheit SE, ein 1-aus-n-Zähler, erzeugt entsprechend den am Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitzen des Datenstromes Dn ein "Abtastsignal" EN (siehe FIG 4, Zeile 2). Das Abtastsignal EN liegt sowohl an einem weiteren Eingang EEC der Schaltungseinheit KL als auch am Speicherelement SR an. Die Ausgabeeinheit A ist in ein Ausgaberegister AR und einen Ausgabespeicher SMS unterteilt. Ein von der Schaltungseinheit KL erzeugtes Übernahmesignal M wird über das Ausgaberegister AR zur Steuerung des Ausgabespeichers SMS, dessen Speicherabarbeitung nach dem FIFO-Prinzip durchgeführt wird, weitergegeben. Durch das Übernahmesignal M werden jeweils die Monitordaten eines Kanal-Zeitschlitzes Rmn in den Ausgabespeicher SMS übernommen. Das Speicherelement SR ist in dem in FIG. 3a dargestellten Ausführungsbeispiel der Erfindung als ein Schieberegister R mit einer Anzahl von m’n Speicherplätzen ausgebildet. Diese Zahl resultiert aus der Anzahl n der Kanal Zeitschlitze Rn je Übertragungsrahmen multipiziert mit der Anzahl m der Übertragungsrahmen UEm (siehe auch FIG.4).Time slots R1 ..... Rn combined. An acknowledgment signal E and a takeover signal M for monitor data of a channel time slot can be applied to a given channel time slot at an output AE of the circuit unit KL according to internal processing procedures. On the one hand, the '' monitor data " of the operating channel and, on the other hand, the acknowledgment signal E are forwarded to downstream circuit units. A second output AD of the circuit unit KL is connected to the input ER of the circuit unit KL via a memory device SR arranged in a feedback branch RKZ. Furthermore, the data stream Dn present at the first input ED is also present at the output unit A. 3a shows a preferred embodiment of the circuit arrangement FSM according to an embodiment of the invention. On the input side, the circuit arrangement FSM is acted upon by the time-division multiplex signal Dn and a clock signal TR available in the switching unit TKS at the transfer points PDn and PTR. The clock signal TR is forwarded to a control unit SE, to the output unit A and to the storage element SR. The control unit SE, a 1-out-of-n counter, generates a " scanning signal " EN (see FIG 4, line 2). The scanning signal EN is present both at a further input EEC of the circuit unit KL and at the storage element SR. The output unit A is divided into an output register AR and an output memory SMS. A takeover signal M generated by the circuit unit KL is passed on via the output register AR to control the output memory SMS, the memory processing of which is carried out according to the FIFO principle. The monitor data of a channel time slot Rmn are each transferred to the output memory SMS by the takeover signal M. The storage element SR is in the in FIG. 3a embodiment of the invention shown as a shift register R with a number of m’n memory locations. This number results from the number n of channel time slots Rn per transmission frame multiplied by the number m of transmission frames UEm (see also FIG. 4).

In dem in FIG.4 aufgeführten Beispiel ergeben sich aus einer Anzahl von 32 Kanal-Zeitschlitzen und bei 3 Übertragungsrahmen eine Speichertiefe m*n von 32*3 Speicherplätzen. Pro Kanal-Zeitschlitz Rmn wird eine am zweiten Ausgang AD der Schaltungsanordnung KL anliegende "Zustands"-Bitfolge ZB, die den Übertragungszustand im jeweiligen Kanal-Zeitschlitz charakterisiert, in einen für den Kanal-Zeitschlitz Rmn vorgesehenen Speicherplatz RSmn im Schieberegister SR eingelesen. Wie in FIG.3a durch die angedeutete Einrahmung des Speicherelementes SR können anstelle des Schieberegisters R auch andere Speicherelemente, wie z.B. ein Schreib-Lese-Speicher RAM, angeordnet werden (siehe FIG.3b). FIG.3b zeigt eine weitere Ausführungsform der Erfindung. Die Abspeicherung der "Zustands"-Bitfolge ZB erfolgt bei dieser Ausführungsvariante mittels eines adressengesteuerten Schreib-Lese-Speichers RAM. Die Adresse der Speicherzelle RSmn entspricht dem am ersten Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitz Rmn. Ebenso wie das Schieberegister SR (FlG.3a) werden der Adressenzähler ADR am Eingang CLK und der Schreib-Lese-Speicher FtAM am Eingang WRITE mit dem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Mit der am zweiten Ausgang AD der Schaltungseinheit KL anliegenden "Zustands"-Bitfolge ZB wird ein Dateneingang DIN des Schreib-Lese-Speichers RAM beaufschlagt. Ein Datenausgang DOUT des Schreib-Lese-Speichers RAM ist mit dem zweiten Dateneingang ER der Schaltungseinheit KL verbunden. FIG.4 zeigt schematisch einen Aufbau eines/mehrerer Übertragungsrahmen UE1.....UEm mit Kanal-In the example shown in FIG. 4, a number of 32 channel time slots and 3 transmission frames result in a memory depth m * n of 32 * 3 memory locations. For each channel time slot Rmn, a “status” bit sequence ZB present at the second output AD of the circuit arrangement KL, which characterizes the transmission state in the respective channel time slot, is read into a memory location RSmn provided for the channel time slot Rmn in the shift register SR. As shown in FIG.3a by the indicated framing of the memory element SR, other memory elements, such as e.g. a random access memory RAM can be arranged (see FIG. 3b). FIG.3b shows a further embodiment of the invention. In this embodiment variant, the "status" bit sequence ZB is stored by means of an address-controlled random access memory RAM. The address of the memory cell RSmn corresponds to the channel time slot Rmn present at the first input ED of the circuit unit KL. Like the shift register SR (FlG.3a), the address counter ADR at the input CLK and the read-write memory FtAM at the input WRITE are acted upon by the clock signal TR available in the switching unit TKS. The “status” bit sequence ZB present at the second output AD of the circuit unit KL is applied to a data input DIN of the read-write memory RAM. A data output DOUT of the random access memory RAM is connected to the second data input ER of the circuit unit KL. 4 shows schematically a structure of one or more transmission frames UE1 ..... UEm with channel

Zeitschlitzen Rm1.....Rmn. Ein Kanal-Zeitschlitz Rmn hat dabei folgende Struktur: zwei Sprachkanäle B1, B2, einen Betriebskanal mit "Monitordaten" für das Vermittlungssystem TKS, einen D-Kanal zur Signalisierung, Kanäle für Daten C/l (Control/Indicate) für die Teilnehmeranschlußbaugruppe sowie Daten A/E (Anforderungs-/ Quittierungsbit) zur Steuerung der Monitordaten des Betriebskanals. Die in der Beschreibung zu FIG.3a erwähnte Signalfolge EN ist in FIG.4 in Bezug zu den Kanal-Zeitschlitzen Rm1.....Rm32 der Übertragungsrahmen UE1,...,UEm dargestellt. Das Abtastsignal EN ist synchron zu dem im Kanal-Zeitschlitz Rmn reservierten Platz für ein Anforderungssignal A-Bit angeordnet. Mit Hilfe des Abtastsignals EN wird ein einen Datenübertragungsvorgang andeutendes Anforderungssignal A abgetastet. Wird durch die Schaltungseinheit KL ein in einem Kanal-Zeitschlitz Rmn gesetztes Anforderungssignal A erkannt, so wird ein Quittierungssignal E sowie ein Monitordaten anforderndes/abspeicherndes Signal M von der Schaltungseinheit KL erzeugt. Ist kein Anforderungssignal A in einem Kanal-Zeitschlitz Rmn gesetzt, so wird weder ein Quittierungssignal E noch ein Monitordaten anforderndes Signal M von der Schaltungseinheit KL erzeugt. FIG.5 skizziert schematisch die Signalverläufe eines Anforderungsbits A (Zeile 1, oberste Zeile), eines Quittierungsbits E (Zeile 2), eines Übernahmesignals M (Zeile 3) sowie die am zweiten Ausgang AD der 4Time slots Rm1 ..... Rmn. A channel time slot Rmn has the following structure: two voice channels B1, B2, an operating channel with " monitor data " for the switching system TKS, a D-channel for signaling, channels for data C / l (Control / Indicate) for the subscriber line module and data A / E (request / acknowledgment bit) for controlling the monitor data of the operating channel. The signal sequence EN mentioned in the description for FIG. 3a is shown in FIG. 4 in relation to the channel time slots Rm1 ..... Rm32 of the transmission frames UE1, ..., UEm. The scanning signal EN is arranged in synchronism with the space reserved in the channel time slot Rmn for a request signal A-bit. With the aid of the scanning signal EN, a request signal A indicating a data transmission process is sampled. If the circuit unit KL detects a request signal A set in a channel time slot Rmn, then an acknowledgment signal E and a signal M requesting / storing data M are generated by the circuit unit KL. If no request signal A is set in a channel time slot Rmn, neither an acknowledgment signal E nor a signal M requesting monitor data is generated by the circuit unit KL. 5 schematically outlines the waveforms of a request bit A (line 1, top line), an acknowledgment bit E (line 2), a takeover signal M (line 3) and that at the second output AD in FIG

AT 403 537 BAT 403 537 B

Schaltungsanordnung KL anliegende "Zustands''-Bitfolge ZB während der Übertragung eines Datenstromes Dn in einem zyklisch auftretenden Kanal-Zeitschlitz Rmn.Circuit arrangement KL applied "state" bit sequence ZB during the transmission of a data stream Dn in a cyclically occurring channel time slot Rmn.

In den Zeitintervallen tO-tl, t1-t2,..,t9-t10,.. ergeben sich, wie nachfolgend beschrieben, folgende Signalisierungszustände bei den zu übertragenden Daten innerhalb eines Kanal-Zeitschlitzes Rmn: 5In the time intervals tO-tl, t1-t2, .., t9-t10, .., as described below, the following signaling states result for the data to be transmitted within a channel time slot Rmn: 5

Zeitintervall tO-tl:Time interval tO-tl:

In dem zu betrachtenden Kanal-Zeitschlitz Rmn werden zum Zeitpunkt tO keine Daten übertragen. Deshalb sind kein Anforderungsbit A, Quittierungsbit E sowie kein Übernahmesignal M von Monitordaten io gesetzt. Am Ausgang AD der Schaltungseinheit KL liegt eine "Zustands”-Bitfolge ZB 000 an.No data is transmitted in the channel time slot Rmn to be considered at time tO. Therefore, no request bit A, acknowledgment bit E and no takeover signal M of monitor data io are set. A “status” bit sequence ZB 000 is present at the output AD of the circuit unit KL.

Zeitintervalle fl-t2, t2-t3:Time intervals fl-t2, t2-t3:

Im Kanal-Zeitschlitz Rmn wird zum Zeitpunkt t1 ein Anforderungsbit A gesetzt. Die Signalfolgen E, M 15 und ZB verändern ihren Zustand nicht. Zum Zeitpunkt t2 wird aufgrund des Anforderungsbits A ein Quittierungsbit E gesetzt. Mit dem Setzen des Quittierungsbits E wird das Übernahmesignal M gesetzt, wobei die Monitordaten des Kanal-Zeitschlitzes Rmn in einen Ausgabespeicher SMS, der in der Ausgabeeinheit A angeordnet ist, zwischengespeichert werden. Als "Zustands"-Bitfolge ZB wird in der Schaltungseinheit KL die ”Zustands”-Bitfolge ZB 001 erzeugt. 20A request bit A is set in the channel time slot Rmn at time t1. The signal sequences E, M 15 and ZB do not change their state. At time t2, an acknowledgment bit E is set on the basis of the request bit A. When the acknowledgment bit E is set, the takeover signal M is set, the monitor data of the channel time slot Rmn being temporarily stored in an output memory SMS which is arranged in the output unit A. The “status” bit sequence ZB 001 is generated in the circuit unit KL as the “status” bit sequence ZB. 20th

Zeitintervall t3-t4:Time interval t3-t4:

Zum Zeitpunkt t3 wird das Anforderungsbit A im Kanal-Zeitschlitz Rmn zurückgenommen. Das Quittierungsbit E bleibt während des Zeitintervalles gesetzt. 25 Als "Zustands "-Bitfolge ZB wird von der Schaltungseinheit KL die Bitfolge 010 zur Zwischenspeicherung an das Speicherelement R abgegeben.At time t3, request bit A in channel time slot Rmn is withdrawn. The acknowledgment bit E remains set during the time interval. 25 As the "status" bit sequence ZB, the circuit sequence KL outputs the bit sequence 010 to the memory element R for temporary storage.

Zeitintervall t4-t7: 30 Zum Zeitpunkt t4 erfolgt ein erneutes Setzen des Anforderungsbits A. Bedingt durch die Übertragungsprozeduren wird zum Zeitpunkt t5 das Quittierungsbit E zurückgenommen, gleichzeitig erfolgt ein neues Setzen des Quittierungsbits E zum Zeitpunkt t6. Während des Zeitintervalles t6-t7 erfolgt das Setzen des Übernahmesignals M. Die "Zustands"-Bitfolgen sind in den Intervallen t4-t5: 011, t5-t6: 100 und in dem Intervall t5-t6: 001. 35Time interval t4-t7: 30 At time t4, the request bit A is set again. Due to the transmission procedures, the acknowledgment bit E is withdrawn at the time t5, at the same time the acknowledgment bit E is set again at the time t6. The takeover signal M is set during the time interval t6-t7. The "state" bit sequences are in the intervals t4-t5: 011, t5-t6: 100 and in the interval t5-t6: 001. 35

Zeitintervall t7-t10:Time interval t7-t10:

Nachdem in den Zeitintervallen t7-t8 und t8-t9 kein neues Setzen des Anforderungssignals A im Kanal-Zeitschlitz Rmn erfolgt, wird das Ende der Datenübertragung in dem Kanal-Zeitschlitz Rmn erkannt und von 40 der Schaltungseinheit KL durch eine "Zustand"-Bitfolge 101 vermerkt.After no new setting of the request signal A in the channel time slot Rmn takes place in the time intervals t7-t8 and t8-t9, the end of the data transmission in the channel time slot Rmn is recognized and by the circuit unit KL by means of a "state" bit sequence 101 noted.

Fig.6 zeigt schematisch eine zyklische Belegung der Speicherelemente RSm1.....RSm32 mit "Zu- stands"-Bitfolgen ZB. Der Übersichtlichkeit halber ist die Anzahl der Speicherelemente RS auf 32 Speicherplätze begrenzt. Zum Zeitpunkt tm sei beispielsweise die "Zustands"-Bitfolge ZB 000 im Speicherplatz RSm32 zwischengespeichert, der Speicherplatz RSm1 wird mit der "Zustands"-Bitfolge 011 belegt. Zum 45 Zeitpunkt tm +1 wird mit der "Zustands"-Bitfolge 000 aus dem Speicherregister RSm32 der zweite Eingang ER der Schaltungseinheit KL beaufschlagt. Aufgrund des am ersten Eingang ED der Schaltungseinheit KL zyklisch anliegenden Kanal-Zeitschlitzes Rmn (z.B. Kanal-Zeitschlitz I) und der dazugehörigen "Zustands"-Bitfolge ZB am zweiten Eingang ER der Schaltungseinheit KL bildet die Schaltungseinheit KL eine erneute "Zustands"-Bitfolge ZB 001. Diese "Zustands"-Bitfolge ZB, zugehörig zum Kanal-Zeitschlitz I, wird im so Speicherplatz RSm1 abgelegt. Nach einer Periode von 31 Kanal-Zeitschlitzen (dritte Darstellung (tm + 31)) befindet sich die "Zustands"-Bitfolge im Speicherelement RSm32 des Schieberegisters R. Zum Zeitpunkt t-(m + 32) wird die "Zustands"-Bitfolge ZB wieder in die Schaltungseinheit KL eingelesen und eine neue dem Übertragungszustand der im Kanal-Zeitschlitz I übertragenen Daten angepaßte "Zustands"-Bitfolge ZB erzeugt. Dieser Übertragungszustand wird dann in einer neuen "Zustands"-Bitfolge im Speicherplatz RSm1 55 zwischengespeichert. 56 shows schematically a cyclic assignment of the memory elements RSm1 ..... RSm32 with "status" bit sequences ZB. For the sake of clarity, the number of memory elements RS is limited to 32 memory locations. For example, at time tm, the "status" bit sequence ZB 000 is temporarily stored in the memory location RSm32, the memory location RSm1 is occupied with the "status" bit sequence 011. At the point in time tm +1, the "status" bit sequence 000 from the memory register RSm32 is applied to the second input ER of the circuit unit KL. On account of the channel time slot Rmn (for example channel time slot I) which is cyclically present at the first input ED of the circuit unit KL and the associated "status" bit sequence ZB at the second input ER of the circuit unit KL, the circuit unit KL forms a new "status" - Bit sequence ZB 001. This "status" bit sequence ZB, belonging to the channel time slot I, is stored in the memory location RSm1. After a period of 31 channel time slots (third representation (tm + 31)), the "state" bit sequence is in the memory element RSm32 of the shift register R. At time t- (m + 32) the "state" bit sequence becomes For example, it is read back into the circuit unit KL and a new "state" bit sequence ZB, which is adapted to the transmission state of the data transmitted in the channel time slot I, is generated. This transmission state is then buffered in a new "state" bit sequence in the memory location RSm1 55. 5

Claims

1. Circuit arrangement for processing data signals, with a circuit unit that has a first and a second input and a first and a second output, wherein the first 5 input is supplied with a data stream and the second input via a The feedback branch containing the memory unit is connected to the second output and is loaded with a status bit sequence which occurs there, characterized in that the data stream supplied to the first input (ED) of the circuit unit (KL) is from a plurality of data sources (B1, ... , Bn) and transmitted via one or more time-division multiplexing devices (MUX) in one or more transmission frames (UE1 ..... UEm), each with a plurality of channel time slots (R1 ..... Rn) Dl, ..., Dn), and that the storage device (SR) arranged in the feedback branch (RKZ) has a number of storage locations n (RSmn), which is at least as large as the product of the number (m) of transmission frames (UE1 ..... UEm) and the number (n) of channel time slots (R1 ..... Rn) a transmission frame (UEm), so that the T5 memory device (SR) is set up to temporarily store all status bit sequences (ZB) occurring at the second output (AD) of the circuit unit (KL) during the duration of a transmission frame cycle.

2. Circuit arrangement according to claim 1, characterized in that the memory device (SR) 20 in the feedback branch (RKZ) is a shift register (R).

3. Circuit arrangement according to claim 1, characterized in that the memory device (SR) in the feedback branch (RKZ) is a read-write memory (RAM).

4. A circuit arrangement according to claim 1, characterized in that a control unit (SE) is provided, at the input of which a clock signal (TR) is present, the control unit (SE) corresponding to the number of channel time slots (Rml, ..., Rmn ) generates a scanning signal (EN1 ..... ENn).

5. Circuit arrangement according to claim 1, characterized in that an output unit (A) 30 is provided which consists of an output register (AR) and an output memory (SMS), the memory processing of which can be carried out according to the FIFO mode.

6. Circuit arrangement according to claim 1, characterized in that the circuit unit (KL) is formed from combinatorial logic elements. 35

7. Circuit arrangement according to one of claims 1 to 6, characterized in that the circuit unit (KL) with the at a further input (EEC) applied scanning signal (EN1 ENn) each one in the channel time slot (Rml ..... Rmn ) set, a transmission process characterizing bit (A) scans, upon detection of the set characterizing bit (A) outputs an acknowledgment signal 40 (E) and monitor data (M) of the respective channel time slot (Rmn) in the output memory (SMS) of the output unit (A) enters and a state characterizing a transmission procedure with a bit sequence (ZB) per channel time slot (Rm1, ..., Rmn) at its second output (AD). 45 Including 5 sheets of drawings 50 6 55