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Anordnung zur Multiplikation einer Impulsfolgefrequenz
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;Frequenzteiler, die dekadisch einstellbar sind und mit Hilfe von Wahlschaltern eine bestimmte, in Prozenten der Eingangsfrequenz ausrückbare Ausgangsfrequenz liefern, sind an sich bekannt. Man benutzt dazu Zähldekaden, die aus im allgemeinen vier bistabilen Elementen bestehen. u. zw. pro Dezimale der gewünschten Einstellung eine. Jede Zählkette wird nach Einlauf einer bestimmten Impulsanzahl zurückgestellt und über Wahlschalter, die voreingestellt werden, wird eine bestimmte Anzahl von den die Zähldekaden durchlaufenden Impulsen auf eine Ausgangssammelleitung gegeben (deutsche Auslegeschrift Nr. 1100 084).
Der Aufwand für eine solche Anordnung ist im allgemeinen sehr gross ; ihr Vorteil liegt darin, dass nicht nur die pro Zeiteinheit gelieferte Anzahl von Impulsen konstant ist, sondern auch eine annähernd gleichmässige Verteilung erreicht wird. Oft ist die letztgenannte Eigenschaft jedoch nicht erforderlich ; es reicht völlig, intermittierend zu arbeiten.
Es lag daher der Erfindung die Aufgabe zugrunde,
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intermittierendem Betrieb eine möglichsteinfache MultiplikatorschaltungGemäss der Erfindungwird diese gestellte Aufgabe bei einer durch die deutsche Auslegeschrift 1041280 bekanntgewordenen Anordnung zur Multiplikation einer Impulsfolgefrequenz, bei welcher die der gewünschtenMultiplikationentsprechendeImpulsanzahlmittels einer von einer Wahlschaltungund einer Zählschal- tung gesteuerten Torschaltung zum Ausgang durchgeschaltet wird, dadurch gelost, dass die einlaufenden Im- pulse oder Impulse einer Hilfsimpulsquelle, die durch die einlaufenden Impulse periodisch dem Multiplikatoreingang zugeführt werden, einer Flip-Flop-Stufe zugeleitet werden,
welche diese Impulse sowohl an ein Tor als auch an die erste Zähldekade einer aus mehreren Dekaden bestehenden Zählanordnung weitergibt, dass die Ausgänge der ersten Zähldekade über einen Codewandler mit untereinander parallelgeschalteten Wahlschaltern für die einzelnen Dezimalen verbunden sind, und dass die Ausgänge der Wahlschalter über eine von den weiteren Dekaden der Zählanordnung gesteuerten Logik an eine Torsteuerschaltung geschaltet sind, die das Ausgangstor des Multiplikators öffnet oder schliesst.
Es werden also durch die erfindungsgemässe Anordnung periodisch aus einer Impulsfolge durch die gewünschte Voreinstellung eine Anzahl von Impulsen abgezählt und nur diese über eine Torschaltung weitergeleitet. Die Erfindung wird an Hand der nachstehenden Ausführungsbeispiele erläutert, wob. ei zu- gleich weitere, zur Ausgestaltung der Erfindung gehörende Merkmale aufgezeigt werden. Es zeigen Fig. 1 ein Ausführungsbeispiel mit benutzter Hilfsfrequenz. Fig. 2 ein weiteres Ausführungsbeispiel, in dem die Ausgangsimpulse direkt von der gegebenen, zu multiplizierenden Impulsfolgefrequenz gewonnen werden.
In Fig. l wird eine Hilfsfrequenz f. die im Generator l erzeugt wird, über ein Tor 2 einem Trigger 3 zugeleitet, der über seinen um 1800 phasenverschobenen Ausgang eine Zähldekade 4. die zehn Zählschritte umfasst, ansteuert und über ein weiteres Tor 5 die Ausgangsimpulse an der Klemme 6
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plikationsfaktors dient, ausgewählt, nach Ablauf der eingestellten Impulszahl wieder geschlossen.
Eine zweite Zähldekade 11 mit elf Zählschritten, die der ersten Zähldekade nachgeschaltet ist, sorgt in Verbindung mit den logischen Schaltungen 13, 14, 16 und 17 für die Umschaltung auf den zweiten Wahlschalter 12, der zur Einstellung der zweiten Dezimale des gewünschten Multiplikationsfak- tors dient, bei jedem elften Durchlauf der ersten Dekade 4 : am Ausgang des UND-Gatters 13 steht ein Signal an, wenn die Dekade auf dem elften Schritt angekommen ist ; dieses Signal wird über das ODER-Glied 14 dem negierten Eingang des UND-NICHT-Gliedes 17 zugeführt, wodurch der Schalter 10 von der Torsteuerstufe 9 abgeschaltet wird. An Stelle des Schalters 10 wird dabei über das UND-Glied 16 der Schalter 12 an die Torsteuerstufe 9 gelegt.
An die Zähldekade 11 ist eine weitere Zähldekade 18 mit zehn Zählschritten angeschlossen.
Wird diese Zähldekade 18 einmal durchlaufen, so gelangt bei der Rückstellung in den Zählerstand 0 ein Ausgangsimpuls auf den Speicher-Flip-Flop 19. Beim Umstossen der Stufe 19 gelangt ein Ausgangsimpuls einmal auf das ODER-Glied 14, andermal aufdas UND-Glied 15. Das UND-Glied 15 bewirkt die Durchschaltung vom Wahlschalter 20, der zur Einstellung der dritten Dezimale des ge- wünschen Multiplikationsfaktors dient, zur Torsteuerstufe 9. Vom ODER-Glied 14 geht das Signal
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auf den negierten Eingang des UND-NICHT-Gliedes n und sperrt daher die Verbindung vommale Eingänge und einen negierten Eingang besitzt.
Da zugleich auch am negierten Eingang Signal anliegt, schaltetdieses UND-NICHT-Glied nicht, d. h. der Wahlschalter 12 bleibt, ebenso wie der Wahlschalter 10, von der Torsteuerstufe 9 getrennt.
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Gleichzeitig werden vom Speicher-Flip-Flop 19 bei seiner Umschaltung durch den Ausgangsimpuls des Zählers 18 die beiden Tore 21 und 22 umgesteuert, u. zw. so, dass 21 schliesst und 22 öffnet. Durch das Schliessen des Tores 21 kann der Übertrag der ersten Dekade 4 nicht mehr auf die Dekade 11 weitergegeben werden, so dass die zweite Dekade 11 und die dritte Dekade 18 für den jetzt folgenden Zählvorgang gesperrt bleiben.
Der nächste Übertragsimpuls der Dekade 4 (d. h., es wird dann der insgesamt 111. Durchlauf dieserDekade 4 beendet) wird über das Tor 22 einmal einer Torsteuerstufe 23 und andermal dem Rückstelleingang des Speicher-Flip-Flop 19 zugeführt. Durch das Umschalten von 23 wird das Tor 2 geschlossen und somit die Einzählung von Impulsen des Generators 1 gestoppt, während gleichzeitig der Zähler durch Rückstellung der Stufe 19 auf den Ausgangszustand gebracht wird. Damit ist ein Zählvorgangbeendet. Ineinem solchen Zählzyklus werden also 1110 Perioden des Generators 1 ver-
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während eines Zähldurchlaufes erreicht).
An den Eingang 24 wird nun die Impulsfolge mit der zu multiplizierenden Impulsfolgefrequenz f2 gelegt. Pro eingehenden Impuls wird ein Zählzyklus über die Umsteuerung der Kippstufe 23 eingeleitet, wobei jetzt die Bedingung gestellt werden muss, dass bis zum Eintreffen des nächsten Impulses dieser Impulsfolge der Generator 1 die genannten 1110 Perioden erzeugt hat, damit ein Zählvorgang
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In Fig. 2 ist eine Ausführung des Frequenzmultiplikators dargestellt, die davon Gebrauch macht, dass proDurchlauf der ersten Zähldekade maximal 9 Impulse weitergegeben werden. Diese erste Zählkette 104 ist deshalb mit nur 9 Zählschritten ausgerüstet. Die zweite Zähldekade 111 entspricht der zweiten Zähldekade 11 des Ausführungsbeispiels nach Fig. l. Sie besitzt wieder 11 Zählschritte. Die dritte Dekade 118 ist gegenüber der Fig. 1 wiederum leicht geändert und besitzt diesmal 11 Zählschritte, womit eine gesonderte Speicherstufe in Fig. 1 (die Stufe 19) gespart-wird. Es entsprechen die Elemente 103,105,109,110,112,120,117,116,115,114,113,121 und 122 in ihrer Wirkungsweise den analogen Elementen 3,5, 9, 10, 12, 20,17, 16, 15,14, 13,21 und 22 nach Fig. 1.
Der Codewandler 108 entspricht ebenfalls dem Codewandler b, nur dass es sich hier um einen Codewandler, den 9 Zählschritten von 104 entsprechend, handelt, der aus dem Tetradencode der Zähldekade 104 den Code eins aus neun herstellt.
Während in Fig. 1 bei der Rückstellung der Zähldekade 18 ein Ausgangssignal über die Stufe 19 aufdasUND-Glied 15, ODER-Glied 14 unddennegiertenEingangdesUND-NICHT-Gliedes 16 gegeben wird. wird im zweiten Ausführungsbeispiel beim Vorliegen des elften Zählzustandes der Zähldekade 118 übereineUND-Schaltung 125 einentsprechendesSignalandasODER-Glied 114, das UND-Glied
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122 an, wobei Tor 121 ebenfalls geschlossen und Tor 122 geöffnet wird.
Wiederum wie im ersten Ausführungsbeispielwird durch das Schliessen des Tores 121 der Zählvorgang der Dekaden. 118 und 111 unterbrochen ; der nächste Übertragsimpuls der ersten Zähldekade 104 wird über das nun geöffnete Tor 122 auf den Eingang der Dekade 118 geleitet und stellt diese auf Null (diese Zähldekade befand sich ja im elften Zustand, wobei, da sie 11 Zählschritte hat, sie durch den nächsten Impuls in die Nullstellung geschaltet wird). Der dadurch am Ausgang der Zähldekade 118 auftretende Übertragsimpuls stellt die Stufe 119 wieder zurück.
Gleichzeitig bis zu diesem Schaltvorgang sind 999 Impulse der 103 zugeleiteten Eingangsfrequenz verarbeitet worden.
Im Unterschied zum ersten Ausführungsbeispiel zu Fig. 1 ist hier keine zusätzliche Hilfsfrequenz benutzt, sondern es wird unmittelbar von der gegebenen zu multiplizierenden Impulsfolgefrequenz ausge-
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gangen. Diese wird an der Klemme 124 zugeleitet und über das Tor 102 der Triggerstufe 103 zugeführt. Dabei wird von der Voraussetzung ausgegangen, dass diesmal nur eine Multiplikation mit Faktoren kleiner als l erreicht werden soll. Wie erwähnt, waren nach der Rückstellung des Flip-Flops 119 durch den Übertragsimpuls des Zählers 118 999 Impulse verarbeitet. Da dies einem Arbeitszyklus - also 100% =1000 ! oo-entspricht, muss aus der einen Frequenz einimpuls ausgeblendet werden.
Dies wird mit Hilfe derTorsteuerstufe 126 unddertore 102und127 erreicht. DieTorsteuerstufe 126 wird nach Beendi- gung des Zählzyklus über den Übertragsimpuls des Zählers 118 umgestellt und sperrt das bis dahin geöffnete Tor 102, während es das Tor 127 öffnet. Der nächste an 124 einlaufende Impuls wird daher auf den Rückstelleingang der Stufe 126 geleitet, steuert diese um und schliesst damit wieder Tor 12*7 und öffnet Tor 102. Damit ist ein Impuls aus der einlaufenden Impulsfolge ausgeblendet.
PATENTANSPRÜCHE :
1. Anordnung zur Multiplikation einer Impulsfolgefrequenz, bei welcher die der gewünschten Multiplikation entsprechende Impulsanzahl mittels einer von einer Wahlschaltung und einer Zählschaltung gesteuerten Torschaltung zum Ausgang durchgeschaltet wird, dadurch gekennzeichnet, dass die einlaufenden Impulse oder Impulse einer Hilfsimpulsquelle, die durch die einlaufenden Impulse periodisch dem Multiplikatoreingang zugeführt werden einer Flip-Flop-Stufe (3 ; 103) zugeleitet werden, welche diese Impulse sowohl an ein Tor (5 ; 105) als auch an die erste Zähldekade (4 ; 104) einer aus mehreren Dekaden (4, 11, 18 ;
104, 111, 118) bestehenden Zählanordnung weitergibt, dass die Ausgänge der ersten Zähldekade
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; 108) mit untereinander parallelgeschalteten Wahlschaltern (10, 12. 20 ;steuerschaltung (9 ; 109) geschaltetsind, die das Ausgangstor (5 ; 105) des Multiplikators öffnet oder schliesst.
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Arrangement for multiplying a pulse repetition frequency
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Frequency dividers that can be set in decadic form and that deliver a specific output frequency that can be disengaged as a percentage of the input frequency using selector switches are known per se. One uses counting decades, which generally consist of four bistable elements. u. or one for each decimal of the desired setting. Each counting chain is reset after a certain number of pulses has been received and a certain number of the pulses running through the counting decades is sent to an output bus line via selector switches that are preset (German Auslegeschrift No. 1100 084).
The cost of such an arrangement is generally very great; Their advantage is that not only is the number of pulses delivered per unit of time constant, but an approximately even distribution is also achieved. However, the latter property is often not required; it is enough to work intermittently.
The invention was therefore based on the object
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intermittent operation a multiplier circuit that is as simple as possible According to the invention, this problem is solved in an arrangement for the multiplication of a pulse repetition frequency made known by the German patent application 1041280, at which the number of pulses corresponding to the desired multiplication is switched through to the output by means of a gate circuit controlled by a selector circuit and a counter circuit Pulses or pulses from an auxiliary pulse source, which are periodically fed to the multiplier input by the incoming pulses, are fed to a flip-flop stage,
which forwards these pulses both to a gate and to the first counting decade of a counting arrangement consisting of several decades, that the outputs of the first counting decade are connected via a code converter with selector switches connected in parallel for the individual decimals, and that the outputs of the selector switches via one of the further decades of the counting arrangement controlled logic are connected to a gate control circuit which opens or closes the output gate of the multiplier.
With the arrangement according to the invention, a number of pulses are periodically counted from a pulse train by the desired presetting and only these are passed on via a gate circuit. The invention is explained with reference to the following exemplary embodiments, whereby. At the same time, further features belonging to the embodiment of the invention are shown. 1 shows an exemplary embodiment with an auxiliary frequency used. 2 shows a further embodiment in which the output pulses are obtained directly from the given pulse repetition frequency to be multiplied.
In Fig. 1, an auxiliary frequency f. which is generated in the generator 1, is fed via a gate 2 to a trigger 3, which controls a counting decade 4 comprising ten counting steps via its output, which is phase shifted by 1800, and controls the output pulses at terminal 6 via a further gate 5
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multiplication factor is used, selected, closed again after the set number of pulses has expired.
A second counting decade 11 with eleven counting steps, which follows the first counting decade, in conjunction with the logic circuits 13, 14, 16 and 17, switches to the second selector switch 12, which is used to set the second decimal of the desired multiplication factor , with every eleventh pass of the first decade 4: a signal is present at the output of the AND gate 13 when the decade has reached the eleventh step; this signal is fed to the negated input of the AND-NOT element 17 via the OR element 14, whereby the switch 10 is switched off by the gate control stage 9. Instead of the switch 10, the switch 12 is connected to the gate control stage 9 via the AND element 16.
A further counting decade 18 with ten counting steps is connected to the counting decade 11.
If this counting decade 18 is run through once, an output pulse is sent to the memory flip-flop 19 when it is reset to the counter status 0. When step 19 is knocked over, an output pulse is sent once to the OR element 14 and then to the AND element 15. The AND element 15 switches through the selector switch 20, which is used to set the third decimal of the desired multiplication factor, to the gate control stage 9. The signal comes from the OR element 14
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to the negated input of the AND-NOT element n and therefore blocks the connection of vommale inputs and a negated input.
Since a signal is also present at the negated input, this AND-NOT element does not switch, i.e. H. the selector switch 12, like the selector switch 10, remains separate from the gate control stage 9.
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At the same time, the two gates 21 and 22 are reversed by the memory flip-flop 19 when it is switched by the output pulse of the counter 18, u. between so that 21 closes and 22 opens. By closing the gate 21, the carryover of the first decade 4 can no longer be passed on to the decade 11, so that the second decade 11 and the third decade 18 remain blocked for the next counting process.
The next carry pulse of decade 4 (i.e. the total of the 111th cycle of this decade 4 is then ended) is fed once to a gate control stage 23 via gate 22 and to the reset input of memory flip-flop 19 on the other. Switching over 23 closes gate 2 and thus stops the counting of pulses from generator 1, while at the same time the counter is reset to its initial state by resetting stage 19. This ends a counting process. In such a counting cycle, 1110 periods of generator 1 are
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reached during a counting run).
The pulse sequence with the pulse sequence frequency f2 to be multiplied is now applied to input 24. For each incoming pulse, a counting cycle is initiated by reversing the flip-flop 23, whereby the condition must now be set that the generator 1 has generated the 1110 periods mentioned by the arrival of the next pulse of this pulse sequence, thus a counting process
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2 shows an embodiment of the frequency multiplier which makes use of the fact that a maximum of 9 pulses are passed on per cycle of the first counting decade. This first counting chain 104 is therefore equipped with only 9 counting steps. The second counting decade 111 corresponds to the second counting decade 11 of the exemplary embodiment according to FIG. It has 11 counting steps again. The third decade 118 is again slightly changed compared to FIG. 1 and this time has 11 counting steps, which saves a separate memory stage in FIG. 1 (stage 19). The elements 103,105,109,110,112,120,117,116,115,114,113,121 and 122 correspond in their mode of operation to the analog elements 3, 5, 9, 10, 12, 20, 17, 16, 15, 14, 13, 21 and 22 according to FIG. 1.
The code converter 108 also corresponds to the code converter b, except that it is a code converter, corresponding to the 9 counting steps of 104, which produces the code one out of nine from the tetrad code of the counting decade 104.
While in Fig. 1, when the counting decade 18 is reset, an output signal is given via the stage 19 to the AND element 15, the OR element 14 and the negated input of the AND-NOT element 16. In the second exemplary embodiment, when the eleventh counting state of the counting decade 118 is present, a corresponding signal is sent to the OR element 114, the AND element, via an AND circuit 125
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122, gate 121 is also closed and gate 122 is opened.
Again, as in the first exemplary embodiment, the closing of gate 121 starts the counting of the decades. 118 and 111 interrupted; The next carry pulse of the first counting decade 104 is passed via the now open gate 122 to the input of decade 118 and sets it to zero (this counting decade was in the eleventh state, and since it has 11 counting steps, it is activated by the next pulse in the zero position is switched). The carry pulse thus occurring at the output of the counting decade 118 resets the stage 119 again.
At the same time up to this switching process, 999 pulses of the 103 input frequency have been processed.
In contrast to the first exemplary embodiment to FIG. 1, no additional auxiliary frequency is used here, but it is derived directly from the given pulse repetition frequency to be multiplied.
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went. This is fed to terminal 124 and fed to trigger stage 103 via gate 102. This is based on the assumption that this time only a multiplication with factors smaller than 1 is to be achieved. As mentioned, after the reset of the flip-flop 119 by the carry pulse of the counter 118 999 pulses were processed. Since this is a work cycle - i.e. 100% = 1000! oo-corresponds, one pulse must be faded out from one frequency.
This is accomplished with the aid of gate control stage 126 and gates 102 and 127. After the end of the counting cycle, the gate control stage 126 is switched over via the carry pulse of the counter 118 and blocks the gate 102 that was open until then while the gate 127 opens. The next pulse arriving at 124 is therefore sent to the reset input of stage 126, reversing it and thus closing gate 12 * 7 again and opening gate 102. This means that one pulse is masked out of the incoming pulse train.
PATENT CLAIMS:
1. Arrangement for multiplying a pulse repetition frequency, in which the number of pulses corresponding to the desired multiplication is switched through to the output by means of a gate circuit controlled by a selector circuit and a counting circuit, characterized in that the incoming pulses or pulses of an auxiliary pulse source which are periodically generated by the incoming pulses Multiplier input are fed to a flip-flop stage (3; 103) which sends these pulses to a gate (5; 105) as well as to the first counting decade (4; 104) of one of several decades (4, 11, 18 ;
104, 111, 118) existing counting arrangement passes on that the outputs of the first counting decade
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; 108) with selector switches (10, 12, 20; control circuit (9; 109) connected in parallel to one another, which open or close the output gate (5; 105) of the multiplier.