<Desc/Clms Page number 1>
Einrichtung zur Einspeicherung von Serieninformationen
Es ist bekannt. Serieninformationen, z. B. Impulstelegramme im Binär-Code als Parallelinformationen in eine Kette von Speichern einzuspeichern, denen UND-Gatter zur Erzeugung von Speicherimpulsen vorgeschaltet sind. Jedes dieser UND-Gatter ist mit einem seiner beiden Eingänge an eine für alle Gatter gemeinsame Leitung geschaltet, der die Impulse der Serieninformation zugeführt werden ; die zweiten Eingänge der Gatter sind in der Reihenfolge der zugehörigen Speicher an die Ausgänge einer Fortschalteeinrichtung geschaltet, die im Rhythmus der Impulse der Seiteninformation einen Ausgang nach dem andem an eine Auslösespannung legt.
Hiedurch wird immer an jenen Speicher ein Speicherimpuls geliefert, dessen vorgeschaltetes Gatter gleichzeitig sowohl einen Auslöseimpuls als auch einen Impuls der Serieninformation erhält. Nach Ab-
EMI1.1
ihrerAnordnungmit den Informationen"l"Impuls gegeben wurde bzw. eine Impulspause geherrscht hat.
Bei einer bekannten Einrichtung dieser Art dienen zur fortlaufenden Anschaltung der Auslösespannung an die einzelnen Gatter Zeitverzögerungsglieder, was den Nachteil hat, dass die Impulse der Serieninformation genau eine bestimmte Impulsfrequenz aufweisen müssen, da es ansonsten, wenn der Synchronismus zwischen den Impulsen der Serieninformation und den Auslöseimpulsen verlorengeht, zur Einspeicherung falscher Informationen kommt.
Gegenstand der Erfindung ist eine Einrichtung zur Einspeicherung von aus Lang- und Kurzimpulsen bestehenden Serieninformationen als Parallelinformationel1 in eine Kette von Speicherzellen mit vorgeschalteten UND-Gattern zur Erzeugung von Speicher- bzw. Löschimpulsen bei Koinzidenz der Impulse der Serieninformation mit Auslöseimpulsen, die von einer im Rhythmus der Impulse der Serieninformation betätigten Fortschalteeinrichtung der Reihe nach den Gattern der Speicherkette zugeführt werden.
Die erfindungsgemässe Speichereinrichtung gestattet gegenüber den bekannten Ausführungen dieser Art die Einspeicherung von Impulstelegrammen mit beliebiger Impulsfrequenz ; sie ist gekennzeichnet durch eine sowohl auf Langimpulse als auch Kurzimpulse ansprechende Fortschalteeinrichtung, deren Auslöseimpulse gegenüber den Impulsen der Serieninformation eine Verzögerung aufweisen, die länger als die Dauer der Kurzimpulse und kürzer als die Dauer der Langimpulse ist, so dass nur die Langimpulse zur Koinzidenz mit den Auslöseimpulsen gelangen und dadurch gespeichert werden.
Hiedurch wird erzielt, dass an den UND-Gattern die von der Fortschalteeinrichtung gelieferten Auslöseimpulse nur mit den Signalimpulsen (Langimpulsen) zugleich wirksam werden und dabei Speicherimpulse auslösen, während die Auslöseimpulse zufolge ihrer Verzögerung erst nach den Synchronisierimpulsen (Kurzimpulsen) auftreten und daher unwirksam bleiben.
Gemäss einem weiteren Merkmal der Erfindung können zwecks Erzielung einer komplementären Parallelinformation den zum Empfang der Impulse der Serieninformation dienenden Eingängen der UND-Gat-
<Desc/Clms Page number 2>
ter ein gemeinsames oder einzelne zugeordnete Negationsglieder vorgeschaltet sein.
Ein Ausführungsbeispiel der Erfindung ist in Fig. l der Zeichnungen dargestellt. Es handelt sich hiebei um eine Einrichtung zur Umsetzung einer Serieninformation in eine analoge Spannung.
Die Impulse der Serieninformation werden über die Leitung 1 einem Verzögerungsglied 2 zugeführt, das mit seinen Ausgangsimpulsen einen Wähler 3 steuert, derart, dass im Rhythmus der Aus- gangsimpulse des Verzögerungsgliedes 2 der Reihe nach an die Ausgänge AI... A4 des Wählers 3 eine Auslösespannung gelegt wird. Von den Ausgängen AI... A4 führen Verbindungsleitungen zu zugeordneten UND-Gattern Gl... G4, deren Ausgänge an je einen der Eingänge zugeordneter Informa-
EMI2.1
S4 (Kippstufen)gänge der UND-Gatter sind über eine gemeinsame Verbindungsleitung 4 mit der Übertragungsleitung 1 verbunden und erhalten über diesen Verbindungsweg alle Impulse der Serieninformation.
Zufolge der Verzögerung durch das Verzögerungsglied 2 wird die Auslösespannung über den jeweils eingeschalteten Ausgang AI... A4 immer erst dann geliefert, wenn der betreffende-Synchronisier- impuls schon abgeklungen ist, so dass Synchronisierimpulse und Auslöseimpulse niemals gleichzeitig an ein UND-Gatter gelangen und dadurch einen Speicherimpuls auslösen können. In diesem Fall erhält der betreffende Speicher durch den Auslöseimpuls die Information "0".
Beim Empfang von Signalimpulsen wirkt sich jedoch die Verzögerung der Auslöseimpulse nicht in dieser Weise aus, da die Dauer der Signalimpulse die Verzögerungszeit überschreitet. In der Zeit, in der an einem der UND-Gatter Gl... G4 sowohl eine Signalspannung als auch eine Auslösespannung anliegen, wird an den zugehörigen Speicher ein Speicherimpuls übertragen, so dass er nunmehr die Informa- tion"l"eingespeichert hat.
Nach Empfang der ganzen Serieninformation sind somit die Speicher Sl... S4 in derReihenfolge der Signal-und Synchronisierimpulse mit den Informationen "1" bzw. "0" versehen. Diese Parallel- information lässt sich beispielsweise mittels eines Digital-Analog-Wandlers 5 in eine analoge Spannung an den Klemmen 6 umwandeln, die beispielsweise zu Regelzwecken ausgewertet werden kann.
In manchen Anwendungsfällen kann es erwünscht sein, die Serieninformation durch eine komplemen-
EMI2.2
<Desc/Clms Page number 3>
Parallelinformation abzubilden,Negationsgliedern auch solche verwenden, die, wie in Fig. 5 dargestellt, mehreren Gattern gemeinsam zugeordnet sind.
EMI3.1
Anordnung ausgestattet werden.
Als Wähler 3 eignet sich jede beliebige, durch Fremdimpulse weiterschaltbare Einrichtung, z. B.
Stufenschalter, Schieberegisterund insbesondere Ringzähler, die sowohl mit Röhren als auch mit Transistoren oder aber auch mit Ferriten ausgestattet sein können.
PATENT ANSPRÜCHE :
1. Einrichtung zur Einspeicherung von aus Lang-und Kurzimpulsen bestehenden Serieninformationen als Parallelinformationen in eine Kette von Speicherzellen mit vorgeschalteten UND-Gattern zur Erzeugung von Speicher- bzw. Löschimpulsen bei Koinzidenz der Impulse der Serieninformation mit Auslöseimpulsen, die von einer im Rhythmus der Impulse der Serieninformation betätigten Fortschalteeinrichtung der Reihe nach den Gattern der Speicherkette zugeführt werden, gekennzeichnet durch eine sowohl auf Langimpulse als auch Kurzimpulse ansprechende Fortschalteeinrichtung (2, 3), deren Auslöseimpulse gegenüber den Impulsen der Serieninformation eine Verzögerung aufweisen, die länger als die Dauer der Kurzimpulse und kürzer als die Dauer der Langimpulse ist,
so dass nur die Langimpulse zur Koinzidenz mit den Auslöseimpulsen gelangen und dadurch gespeichert werden.
**WARNUNG** Ende DESC Feld kannt Anfang CLMS uberlappen**.
<Desc / Clms Page number 1>
Device for storing series information
It is known. Series information, e.g. B. to store pulse telegrams in binary code as parallel information in a chain of memories, which are preceded by AND gates for generating memory pulses. Each of these AND gates has one of its two inputs connected to a line common to all gates, to which the pulses of the series information are fed; the second inputs of the gates are connected in the order of the associated memory to the outputs of an incrementing device which applies one output after the other to a triggering voltage in the rhythm of the pulses of the side information.
As a result, a memory pulse is always delivered to the memory whose upstream gate receives both a trigger pulse and a pulse of the series information at the same time. After leaving
EMI1.1
their arrangement with the information "l" was given a pulse or there was a pulse pause.
In a known device of this type, time delay elements are used for the continuous connection of the trigger voltage to the individual gates, which has the disadvantage that the pulses of the series information must have exactly a certain pulse frequency, otherwise, if the synchronism between the pulses of the series information and the trigger pulses is lost, incorrect information is stored.
The invention relates to a device for storing series information consisting of long and short pulses as Parallelinformationel1 in a chain of memory cells with upstream AND gates for generating storage or erasing pulses when the pulses of the series information coincide with trigger pulses that are generated by a rhythm of the pulses of the serial information actuated incrementing device are supplied in sequence to the gates of the memory chain.
In contrast to the known designs of this type, the memory device according to the invention permits the storage of pulse telegrams with any pulse frequency; It is characterized by a progressive device that responds to both long and short pulses, the trigger pulses of which have a delay compared to the pulses of the serial information that is longer than the duration of the short pulses and shorter than the duration of the long pulses, so that only the long pulses coincide with the Trigger pulses arrive and are thus saved.
This ensures that the trigger pulses supplied by the incremental device only become effective at the same time as the signal pulses (long pulses) at the AND gates and trigger storage pulses, while the trigger pulses, due to their delay, only occur after the synchronization pulses (short pulses) and therefore remain ineffective.
According to a further feature of the invention, in order to achieve complementary parallel information, the inputs of the AND gate which serve to receive the pulses of the series information
<Desc / Clms Page number 2>
ter be preceded by a common or individually assigned negation element.
An embodiment of the invention is shown in Fig. 1 of the drawings. This is a device for converting serial information into an analog voltage.
The pulses of the serial information are fed via line 1 to a delay element 2, which controls a selector 3 with its output pulses, so that in the rhythm of the output pulses of the delay element 2 one after the other to the outputs AI ... A4 of the selector 3 Tripping voltage is applied. Connecting lines lead from the outputs AI ... A4 to assigned AND gates Gl ... G4, the outputs of which are connected to information assigned to one of the inputs.
EMI2.1
S4 (flip-flops) gears of the AND gates are connected to the transmission line 1 via a common connecting line 4 and receive all the pulses of the serial information via this connection path.
As a result of the delay caused by the delay element 2, the triggering voltage is only supplied via the respectively switched on output AI ... A4 when the relevant synchronization pulse has already decayed, so that synchronization pulses and trigger pulses never reach an AND gate at the same time and this can trigger a memory pulse. In this case, the relevant memory receives the information "0" from the trigger pulse.
When receiving signal pulses, however, the delay in the trigger pulses does not have this effect, as the duration of the signal pulses exceeds the delay time. During the time in which both a signal voltage and a trigger voltage are applied to one of the AND gates Gl... G4, a memory pulse is transmitted to the associated memory so that it has now stored the information "1".
After the entire series of information has been received, the memories S1 ... S4 are provided with the information "1" or "0" in the order of the signal and synchronization pulses. This parallel information can be converted, for example, by means of a digital-to-analog converter 5 into an analog voltage at the terminals 6, which voltage can be evaluated for control purposes, for example.
In some applications it may be desirable to have the series information with a complementary
EMI2.2
<Desc / Clms Page number 3>
To map parallel information, negation terms also use those which, as shown in FIG. 5, are commonly assigned to several gates.
EMI3.1
Arrangement.
Any device that can be switched on by external pulses, e.g. B.
Step switches, shift registers and, in particular, ring counters, which can be equipped with both tubes and transistors or else with ferrites.
PATENT CLAIMS:
1. Device for storing series information consisting of long and short pulses as parallel information in a chain of memory cells with upstream AND gates to generate memory or erase pulses when the pulses of the series information coincide with trigger pulses, which are generated by one in the rhythm of the pulses Serial information actuated incrementing device are fed sequentially to the gates of the memory chain, characterized by an incremental device (2, 3) which responds to both long pulses and short pulses, the trigger pulses of which have a delay compared to the pulses of the series information which is longer than the duration of the short pulses and shorter than the duration of the long pulses,
so that only the long pulses coincide with the trigger pulses and are thus stored.
** WARNING ** End of DESC field may overlap beginning of CLMS **.