Изобретение относитс к импульсной технике, оно предназначено, в частноств, дл применени в синтезаторах и измери тел х частоты. Известен умножэтель частоты по ос-новному авт. свид. 6 53О462, содержащий последовательно соединенные первый счетчик и делитель частоты, входы которых объединены и через линию за- дежки подключены к входной шине и ко входу запоминающего устройства, входы которого соединены с выходами чеек второго счетчика, счетный вход которого соединён с выходом опорного гене атора , вход записи кода - с выходом второй линии задержки, а выходы - со входами схемы И, выход которой подключен ко входу второй линии задержки и выхсшной шине 1. Недостатком описанного устройства вл етс наличие ошибки Умножени , в результате которой период выходных им хульсов может отличатьс от пействитель ного периода на величину периода импульсов опорного генератора. Цель изобретени - повышение точности умножени . Поставленна цель достигаетс тем, что в умножитель частоты, содержащий первый счетчик и делитель частоты, вхоЬы которых объединены и через линшо задержки подключены к входной шине и ко входу запоминающего устройства, друтие входы которого соединены с выходами чеек первого счетчика, опорный генератор , выходы которого подключены ко входам второго счетчика и делител частоты , и дополнительна лини задержки, прдключенна; к выходу элемента совпадени и ко второму входу второго счетчиtca , выходы чеек которого соединены с Ёыхо ами элемента совпадени , а входы чеек - с выходами запоминающего устройства , введены последовательно соединенные дополнительньгй делитель частоты, триггер, допо нЕтепьный элемент совпааени и элемент ИЛИ, причем входы ус WHcSSKH Нул дополнительного делител частоты и триггера соединены со вхЬдом первого счетчика, счетный вкод дополнител ноЬо делител часто ы соединён с выходом опорного генератора, выход делител частоты - со вторым входом элемента ИЛИ,выход которого подключен к счетному входу первого счетчика, а вто- дополнительного апёШдаасовпа дёни соединен с входной шийой. i На чертеже изображена структурна cxeWia умножител частоты., Он содержит опорный генератор 1, делитель 2 частоты, дополнительный делитель 3 частоты ; первый счетчик 4, запоминающее устройство 5, второй счетчик 6, элемент 7 сб)6Т1адейи , дополнительный элемент 8 совпадени , линию за держки 9, триггер 10, входную шину 11 дополнительную линию задержки 12, элемент ИЛИ 13, выходную шину 14. Умножитель работает следующим образом . Входной импульс через линию задерж .ки 9Ус анавливает на нуль первый счетч чик 4, делители 2 и 3 частоты и триггер 10 и гфойзводит Запись кода в счет . чике 4 в запоминающее устройство 5. Причем эта запись производитс раньше, чем будет установлен на нуль счетчик 4 что обеспечиваетс линией задержки 9. ЙШужеб1 Ь1бйх6да опорного генератора 1 поступают йа входы делителей 2 и 3. На выходе делител$5 2 импульсы по вп roWi epee чйслр перибДбв генератора 1 равное коэффициенту умножени К. Эти импульсы через элемент ИЛИ 13 поступают на BXCW счетчика 4 и нак&Ш1Ивак)тс в нем. В общем случае « - ™ гдё г 7; Чйсл6 импульсов в ЖК1 заиервод входных импульсов, )5 вхбань1Г импульсов на шине 11, причём, очевидно, что в счетчик может только цела часть п . Примем, что от предыдущего цикла работы число п -10 бШгб тй 5Кё 1запйсаН6 в запоминающем устройстве 5 и во втором счетчике 6, ИгАпуЛьсы Ьпорногб Генератора I, поступающие на вычитающий вход счетчика 6; зпШньшаюткбд в Шм Код числа в счетчике Д с его выхода пр даетс на входы элемента 7 совпадени . Когда код в счетчике 6 станет равным нулю, на выходе элемента 7 совпадени по вл етс импульс, который через дополнительную линию задержки 12 вновь записывает код из запоминающего устройства 5 в счетчик 6. Этот же импульс элемента 7 совпадени поступает на выходную шину 14 умножител частоты. С момента равенства кода в счетчике 6 нулю снова производитс выборка кода из счетчика 6 до по влени нового импульса на выходной шине, 14 и т. д. На шине 14 обраЗуетс последователь- . ность импульсов. Период этих импульсов, очевидно, равен т -К SblJt 1| К ВХ / , Д i: оп опорного генератора 1. Так как из числа п А Т „ в счетчик 4 может быть записано только целое число, максимальна ошибка составл ет 1 импульс, что соотв етствует дл периода выходных импульсов значению -А- . т,ГОП. Так как импульсы опорного генератора 1 поступают также на вход дополнительного делител 3 частоты с коэффициентом делени , равньхм удвоенному коэффициенту умножени , на выходе этого йелител импульсы следуют в два раза чаще импульсов на выходе делител 2 частоты. С выхода делител 3 импульсы поступают на счетный вход триггера 10, на выходе которого образуютс пр мо- угольные импульсы типа меандр. В момент прихода последнего импульса с делител 2 в счетчик 4 триггер Ю перебрасываетс в нулевое состо ние и на Вход дополнительного элемента 8 совпадений поступает запрещающий сигнал. Егухй в течение этого полупериода импульсов с выхода триггера 10 на шине 11 по витс входной импуль ;, он не пройдет через дополнительный элемент 8 совпадени и не запишетс в счетчик 4. В момент времени, соответствующий второй половине периода выходных импуль сов триггера 10 ( это врем раВноA-Tg i) импульс с делител 3 перебрасывает триггер 10 в единично,е состо ние и на 9ХОД дополнительного элемента 8 совпадени поступает разрешающий сигнал. Если импульс на шине 11 по витс в течение полу периода, то, псютупа на вход дополнительного элемента 8 совпадени , он по вл етс на его выходе и на выходе элемента ИЛИ 13. В счетчике 4 теперь записываетс п +1 импульсов . и выборка из счетчика 6 производитс от числа о +1. Период выходных импульсов становитс равным )«;-7сД +Д ). образом, если входной импульс на шинеThe invention relates to a pulse technique, it is intended, in particular, for use in synthesizers and measuring frequency bodies. Known frequency multiplier on the main ed. swith 6 53О462, containing a serially connected first counter and a frequency divider, the inputs of which are connected and connected via the release line to the input bus and to the input of the storage device, the inputs of which are connected to the outputs of the cells of the second counter, the counting input of which is connected to the output of the reference generator, the code entry input is with the output of the second delay line, and the outputs are with the inputs of the AND circuit, the output of which is connected to the input of the second delay line and the output bus 1. The disadvantage of the described device is the presence of a multiplication error, as a result of which the period of the output of their puls may differ from the actual period by the value of the period of the pulses of the reference generator. The purpose of the invention is to increase the accuracy of multiplication. The goal is achieved by the fact that the frequency multiplier containing the first counter and the frequency divider, whose inputs are connected, are connected to the input bus and to the memory input, the inputs of which are connected to the outputs of the cells of the first counter, the reference oscillator, whose outputs are connected to the inputs of the second counter and frequency divider, and an additional delay line, connected; to the output of the coincidence element and to the second input of the second counter, the outputs of the cells of which are connected to the Yohoes of the coincidence element, and the inputs of the cells to the outputs of the storage device, are entered in series with the additional frequency divider, trigger, additional non-coincident element of coincidence and the OR element, and the inputs WHcSSKH The zero of the additional frequency divider and the trigger is connected to the input of the first counter, the counting code of the additional divider is often connected to the output of the reference oscillator, the output of the frequency divider is connected to the second the input of the OR element, the output of which is connected to the counting input of the first counter, and the second additional connection of the day is connected to the input line. i The drawing shows a structural multiplier cxeWia frequency., It contains a reference oscillator 1, a divider 2 frequencies, an additional divider 3 frequencies; first counter 4, memory 5, second counter 6, element 7 sb) 6T1adei, additional element 8 coincidence, line 9, trigger 10, input bus 11 additional delay line 12, element OR 13, output bus 14. The multiplier works as follows in a way. The input impulse through the delay line 9U pushes the first counter 4, the dividers 2 and 3 frequencies and the trigger 10, and writes the code into the account to zero. 4 in memory 5. Moreover, this record is made earlier than the counter 4 is set to zero, which is provided by the delay line 9. Jusher B1bh6da of the reference generator 1 receives the inputs of the dividers 2 and 3. At the output of the divider are $ 5 2 impulses in roWi epee cheyslr peribDBv generator 1 equal to the multiplication factor of K. These pulses through the element OR 13 arrive at the BXCW counter 4 and the & ShvIvak) ts in it. In general, “- ™ where g 7; The number of pulses in LCD 1 intercepts the input pulses,) 5 of which there are pulses on the bus 11, and it is obvious that only a part of n can be in the counter Let us assume that from the previous cycle of operation, the number n -10 bSgb tj 5Ky 1 zapaysaN6 in the storage device 5 and in the second counter 6, IgApu Lsy of the P rotor of the Generator I, arriving at the subtracting input of the counter 6; The code of the number in the counter D from its output is given to the inputs of the coincidence element 7. When the code in the counter 6 becomes zero, a pulse appears at the output of the coincidence element 7, which through an additional delay line 12 again writes the code from the memory 5 to the counter 6. The same pulse of the coincidence element 7 arrives at the output frequency multiplex bus 14. From the moment that the code is equal in the counter 6 to zero, the code is again sampled from counter 6 until a new pulse appears on the output bus, 14, etc. A sequence is formed on bus 14. impulses. The period of these pulses is obviously equal to m -K SblJt 1 | K BX /, D i: the reference oscillator 1. Since only an integer can be written to the counter 4, the maximum error is 1 pulse, which corresponds to the value -A- for the period of the output pulses. t, GOP. Since the pulses of the reference generator 1 also arrive at the input of an additional divider 3 frequency with a division factor equal to twice the multiplication factor, at the output of this body the pulses follow twice as often as the pulses at the output of the divider 2 frequency. From the output of the divider 3, the pulses arrive at the counting input of the trigger 10, at the output of which right angle pulses form. At the moment of the arrival of the last pulse from the divider 2 into the counter 4, the trigger Y is shifted to the zero state and an inhibitory signal arrives at the Input of an additional element 8 of coincidence. During this half-cycle of pulses from the output of trigger 10 on bus 11, the input pulse will not pass; it will not pass through additional element 8 and will not be written to counter 4. At the time corresponding to the second half of the period of output pulses of trigger 10 (this time Equivalent A-Tg i) the impulse from divider 3 throws trigger 10 into one, its state and an enable signal arrives at the 9th input of additional matching element 8. If the impulse on bus 11 occurs during the half period, then the input to the additional element 8 coincidence appears at its output and at the output of the element OR 13. In the counter 4, n + 1 pulses are now recorded. and the sample from counter 6 is derived from about +1. The period of the output pulses becomes equal to) "; - 7sD + D). way, if the input pulse on the bus