RU2540833C1

RU2540833C1 - Multiplex digital correlator

Info

Publication number: RU2540833C1
Application number: RU2013143333/08A
Authority: RU
Inventors: Андрей Олегович Богомолов; Виктор Александрович Коновалов; Павел Михайлович Сулима
Original assignee: Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации
Priority date: 2013-09-24
Filing date: 2013-09-24
Publication date: 2015-02-10

Abstract

FIELD: electricity.

SUBSTANCE: device comprises OR gates, a trigger, registers, shift registers, a clock generator, a modulo-two sum gate, a programmable counter, a controller, counters.

EFFECT: reducing time interval required for synchronization of control channel of a dynamic multiplexor with time or code division of the channels due to parallel detection of control commands in the channel and namely a stuff word, commands for channels switching on/off, commands of channels activity at dynamic change in synchronization cycle of the control channel.

2 dwg

Description

Изобретение относится к технике цифровой связи и может быть использовано для синхронизации канала управления динамического мультиплексора с временным или кодовым разделением каналов.The invention relates to digital communication technology and can be used to synchronize the control channel of a dynamic multiplexer with time or code division of channels.

Известен переменный коррелятор (патент RU №02111538, МПК⁶ G06G 7/19), который обеспечивает повышение эффективности обработки для системы связи с растянутым диапазоном частот за счет управляемого изменения длины корреляции, устройство содержит средство управления длиной корреляции для изменения предварительно установленной длины корреляции, при этом средство накопления выполнено с возможностью накопления смешанных данных до числа, соответствующего установленной длине корреляции.A variable correlator is known (patent RU No. 02111538, IPC ⁶ G06G 7/19), which provides an increase in processing efficiency for a communication system with an extended frequency range due to a controlled change in the correlation length, the device contains means for controlling the correlation length to change the preset correlation length, when this accumulation means is configured to accumulate mixed data up to a number corresponding to the set correlation length.

Недостатком известного устройства является невозможность отслеживать одновременно четыре команды канала управления динамического мультиплексора с временным или кодовым разделением каналов, а именно синхрослово, команду включения канала, команду выключения канала, команду активности канала, что определяет достаточно длительный интервал времени вхождения в синхронизм.A disadvantage of the known device is the inability to simultaneously monitor four commands of the control channel of a dynamic multiplexer with time or code division of channels, namely, a sync word, a command to turn on a channel, a command to turn off a channel, a command for channel activity, which determines a sufficiently long time interval for synchronization.

Известен коррелятор цифровой последовательности (патент США №3598979, MUK⁶ G06G 7/19), позволяющий для цифровой последовательности длины n, записанной в один регистр, произвести сравнение с цифровой последовательностью той же длины, записанной в другой регистр, цифровые последовательности сравниваются поэлементно.A known digital sequence correlator (US patent No. 3598979, MUK ⁶ G06G 7/19), which allows for a digital sequence of length n written in one register to compare with a digital sequence of the same length written in another register, the digital sequences are compared element by element.

Недостатком известного устройства является отсутствие возможности отслеживать одновременно несколько команд управления динамического мультиплексора с временным или кодовым разделением каналов, что определяет достаточно длительный интервал времени вхождения в синхронизм.A disadvantage of the known device is the inability to simultaneously track several control commands of a dynamic multiplexer with time or code division of channels, which determines a sufficiently long time interval for entering synchronism.

Наиболее близким по технической сущности к заявляемому изобретению является выбранный в качестве прототипа мультиплексирующий цифровой коррелятор (патент США №4660164, МПК⁶ G06F 15/336), который позволяет множеству корреляторов, работающих параллельно, производить одновременное сравнение и формировать общее решение корреляции для цифровой последовательной передачи данных в отношении исходных данных.The closest in technical essence to the claimed invention is a multiplexing digital correlator selected as a prototype (US patent No. 4660164, IPC ⁶ G06F 15/336), which allows multiple correlators working in parallel to simultaneously compare and form a common correlation solution for digital serial transmission data in relation to the source data.

Недостатком известного устройства является невозможность отслеживать одновременно команды канала управления, имеющие переменную длину, что определяет достаточно длительный интервал времени вхождения в синхронизм.A disadvantage of the known device is the inability to simultaneously monitor the control channel commands having a variable length, which determines a sufficiently long time interval for entering synchronism.

Целью изобретения является сокращение интервала времени входа в синхронизм канала управления динамического мультиплексора с временным или кодовым разделением каналов за счет параллельного обнаружения команд канала управления, а именно синхрослова, команд включения и выключения каналов, команд активности каналов при динамическом изменении длины цикла синхронизации канала управления.The aim of the invention is to reduce the time interval for entering into synchronism of a control channel of a dynamic multiplexer with time or code division of channels due to the parallel detection of control channel commands, namely, a sync word, channel on and off commands, channel activity commands when dynamically changing the control channel synchronization cycle length.

Цель достигается тем, что в известное устройство, содержащее генератор тактовой частоты, первый регистр сдвига, второй регистр сдвига, третий регистр сдвига и четвертый регистр сдвига, согласно изобретению введены первая схема ИЛИ, вторая схема ИЛИ, третья схема ИЛИ, четвертая схема ИЛИ, триггер, первый регистр, второй регистр, третий регистр, четвертый регистр, первая схема сложения по модулю два, вторая схема сложения по модулю два, третья схема сложения по модулю два, четвертая схема сложения по модулю два, программируемый счетчик, контроллер, пятая схема ИЛИ, шестая схема ИЛИ, седьмая схема ИЛИ, восьмая схема ИЛИ, первый счетчик, второй счетчик, третий счетчик, четвертый счетчик, причем первым входом устройства в целом является первый вход триггера, вторым входом устройства в целом является второй вход триггера, третьим входом устройства в целом является второй вход генератора тактовой частоты, четвертым входом устройства в целом является шестой вход контроллера, выходом устройства в целом является четвертый выход контроллера, при этом первый выход триггера подключен к первому входу первой схемы сложения по модулю два, второй выход триггера подключен к первому входу второй схемы сложения по модулю два, третий выход триггера подключен к первому входу третьей схемы сложения по модулю два, четвертый выход триггера подключен к первому входу четвертой схемы сложения по модулю два, причем ко второму входу первой схемы сложения по модулю два подсоединен выход первого регистра сдвига, ко второму входу второй схемы сложения по модулю два подсоединен выход второго регистра сдвига, ко второму входу третьей схемы сложения по модулю два подсоединен выход третьего регистра сдвига, ко второму входу четвертой схемы сложения по модулю два подсоединен выход четвертого регистра сдвига, при этом выход первой схемы сложения по модулю два подключен к первому входу четвертого счетчика, выход второй схемы сложения по модулю два подключен к первому входу третьего счетчика, выход третьей схемы сложения по модулю два подключен к первому входу второго счетчика, выход четвертой схемы сложения по модулю два подключен к первому входу первого счетчика, причем третьи входы первого счетчика, второго счетчика, третьего счетчика, четвертого счетчика соединены с вторым выходом генератора тактовой частоты, а ко вторым входам первого счетчика, второго счетчика, третьего счетчика, четвертого счетчика подключены выходы пятой схемы ИЛИ, шестой схемы ИЛИ, седьмой схемы ИЛИ, восьмой схемы ИЛИ, соответственно, при этом к первым входам пятой схемы ИЛИ, шестой схемы ИЛИ, седьмой схемы ИЛИ, восьмой схемы ИЛИ подсоединен выход программируемого счетчика, который также соединен с пятым входом контроллера и первыми входами первой схемы ИЛИ, второй схемы ИЛИ, третьей схемы ИЛИ, четвертой схемы ИЛИ, ко вторым входам пятой схемы ИЛИ, шестой схемы ИЛИ, седьмой схемы ИЛИ, восьмой схемы ИЛИ подключен второй выход контроллера, который подключен также к первому входу программируемого счетчика, первому входу генератора тактовой частоты и ко вторым входам первой схемы ИЛИ, второй схемы ИЛИ, третьей схемы ИЛИ, четвертой схемы ИЛИ и вторым входам первого регистра, второго регистра, третьего регистра, четвертого регистра, к первым входам которых подключен третий выход контроллера, при этом ко вторым входам первого регистра сдвига, второго регистра сдвига, третьего регистра сдвига и четвертого регистра сдвига подключены соответственно выходы первой схемы ИЛИ, второй схемы ИЛИ, третьей схемы ИЛИ и четвертой схемы ИЛИ, причем к первым входам первого регистра сдвига, второго регистра сдвига, третьего регистра сдвига и четвертого регистра сдвига, подключены соответственно выходы первого регистра сдвига, второго регистра сдвига, третьего регистра сдвига и четвертого регистра сдвига, при этом выходы первого счетчика, второго счетчика, третьего счетчика, четвертого счетчика соединены с первым, вторым, третьим и четвертым входами контроллера, причем первый выход контроллера соединен с третьим входом программируемого счетчика, ко второму входу которого подключен третий выход генератора тактовой частоты, первый выход которого соединен с третьими входами первого регистра сдвига, второго регистра сдвига, третьего регистра сдвига и четвертого регистра сдвига.The goal is achieved by the fact that in the known device containing a clock, a first shift register, a second shift register, a third shift register and a fourth shift register, according to the invention, a first OR circuit, a second OR circuit, a third OR circuit, a fourth OR circuit, a trigger , the first register, the second register, the third register, the fourth register, the first addition circuit modulo two, the second addition circuit modulo two, the third addition circuit modulo two, the fourth addition circuit modulo two, programmable counter, counter Ller, fifth OR circuit, sixth OR circuit, seventh OR circuit, eighth OR circuit, first counter, second counter, third counter, fourth counter, with the first input of the device as a whole being the first input of the trigger, the second input of the device as a whole is the second input of the trigger , the third input of the device as a whole is the second input of the clock generator, the fourth input of the device as a whole is the sixth controller input, the output of the device as a whole is the fourth controller output, while the first trigger output is connected to the first input of the first addition circuit modulo two, the second output of the trigger is connected to the first input of the second addition circuit modulo two, the third output of the trigger is connected to the first input of the third addition circuit modulo two, the fourth output of the trigger is connected to the first input of the fourth addition modulo two moreover, the output of the first shift register is connected to the second input of the first addition circuit modulo two, the output of the second shift register is connected to the second input of the second addition circuit modulo two, and the second input of the third circuit The output of the third shift register is connected to the second input of the fourth addition circuit. The module is connected to the second input of the fourth shift register. The output of the first addition modulo two is connected to the first input of the fourth counter. The output of the second addition modulo two is connected to the first input of the third counter, the output of the third addition circuit modulo two is connected to the first input of the second counter, the output of the fourth addition circuit modulo two is connected to the first input of the first counter, and the third the moves of the first counter, second counter, third counter, fourth counter are connected to the second output of the clock, and the outputs of the fifth OR, sixth OR, seventh OR, eighth are connected to the second inputs of the first counter, second counter, third counter, fourth counter OR circuit, respectively, with the first inputs of the fifth OR circuit, sixth OR circuit, seventh OR circuit, eighth OR circuit connected to the output of a programmable counter, which is also connected to the fifth input of the controller and the first inputs by the first OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit, the second controller output is connected to the second inputs of the fifth OR circuit, the sixth OR circuit, the seventh OR circuit, the eighth circuit OR, and the first input of the programmable counter, the first the input of the clock generator and to the second inputs of the first OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit and the second inputs of the first register, second register, third register, fourth register, to the first inputs of which the third output is connected to the scooter, while the outputs of the first OR circuit, the second OR circuit, the third OR circuit and the fourth OR circuit are connected respectively to the second inputs of the first shift register, the second shift register, the third shift register and the fourth shift register, and to the first inputs of the first shift register, the second the shift register, the third shift register and the fourth shift register, respectively connected outputs of the first shift register, the second shift register, the third shift register and the fourth shift register, while the outputs of the first a counter, a second counter, a third counter, a fourth counter are connected to the first, second, third and fourth inputs of the controller, the first output of the controller connected to the third input of the programmable counter, the second input of which is connected to the third output of the clock, the first output of which is connected to the third the inputs of the first shift register, the second shift register, the third shift register and the fourth shift register.

Сопоставительный анализ технического решения с устройством, выбранным в качестве прототипа, показывает, что новизна технического решения заключается в ведении в заявленное устройство новых схемных элементов: первой схемы ИЛИ, второй схемы ИЛИ, третьей схемы ИЛИ, четвертой схемы ИЛИ, триггера, первого регистра, второго регистра, третьего регистра, четвертого регистра, первой схемы сложения по модулю два, второй схемы сложения по модулю два, третьей схемы сложения по модулю два, четвертой схемы сложения по модулю два, программируемого счетчика, контроллера, пятой схемы ИЛИ, шестой схемы ИЛИ, седьмой схемы ИЛИ, восьмой схемы ИЛИ, первого счетчика, второго счетчика, третьего счетчика, четвертого счетчика.A comparative analysis of the technical solution with the device selected as a prototype shows that the novelty of the technical solution consists in maintaining new circuit elements in the claimed device: the first OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit, trigger, the first register, the second register, third register, fourth register, first modulation scheme two, second modulation scheme two, third modulation scheme two, fourth modulation scheme two, fourth programmable ika, controller, fifth OR gate, a sixth OR circuit, the OR circuit seventh, eighth OR circuit, the first counter, the second counter, the third counter, the fourth counter.

Таким образом, заявляемое техническое решение соответствует критерию изобретения «новизна».Thus, the claimed technical solution meets the criteria of the invention of "novelty."

Анализ известных технических решений в исследуемой и смежных областях позволяет сделать вывод о том, что введенные функциональные узлы известны. Однако введение их в мультиплексирующий цифровой коррелятор с указанными связями придает этому устройству новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют сократить время входа в синхронизм канала управления динамического мультиплексора с временным или кодовым разделением каналов.Analysis of known technical solutions in the studied and related fields allows us to conclude that the introduced functional units are known. However, their introduction into a multiplexing digital correlator with the indicated connections gives this device new properties. The introduced functional units interact in such a way that they reduce the time to enter the synchronism of the control channel of a dynamic multiplexer with time or code division of channels.

Таким образом, техническое решение соответствует критерию "изобретательский уровень", т.к. оно для специалиста явным образом не следует из уровня техники.Thus, the technical solution meets the criterion of "inventive step", because it does not explicitly follow from the prior art for a specialist.

Изобретение может быть использовано для синхронизации каналов управления динамических мультиплексоров с временным и кодовым разделением каналов в каналообразующей аппаратуре цифровых линий связи.The invention can be used to synchronize control channels of dynamic multiplexers with time and code division of channels in channel-forming equipment of digital communication lines.

Таким образом, изобретение соответствует критерию "промышленная применимость".Thus, the invention meets the criterion of "industrial applicability".

На фиг.1 представлена структурная блок-схема мультиплексирующего цифрового коррелятора,Figure 1 presents a structural block diagram of a multiplexing digital correlator,

на фиг.2 - временные диаграммы функционирования мультиплексирующего цифрового коррелятора.figure 2 - timing diagrams of the operation of the multiplexing digital correlator.

Мультиплексирующий цифровой коррелятор (фиг.1) содержит первую схему ИЛИ 1, вторую схему ИЛИ 2, третью схему ИЛИ 3, четвертую схему ИЛИ 4, генератор тактовой частоты 5, триггер 6, первый регистр 7, первый регистр сдвига 8, второй регистр 9, второй регистр сдвига 10, третий регистр 11, третий регистр сдвига 12, четвертый регистр 13, четвертый регистр сдвига 14, первую схему сложения по модулю два 15, вторую схему сложения по модулю два 16, третью схему сложения по модулю два 17, четвертую схему сложения по модулю два 18, программируемый счетчик 19, контроллер 20, пятую схему ИЛИ 21, шестую схему ИЛИ 22, седьмую схему ИЛИ 23, восьмую схему ИЛИ 24, первый счетчик 25, второй счетчик 26, третий счетчик 27, четвертый счетчик 28, причем первым входом устройства в целом является первый вход триггера 6, вторым входом устройства в целом является второй вход триггера 6, третьим входом устройства в целом является второй вход генератора тактовой частоты 5, четвертым входом устройства в целом является шестой вход контроллера 20, выходом устройства в целом является четвертый выход контроллера 20, при этом первый выход триггера 6 подключен к первому входу первой схемы сложения по модулю два 15, второй выход триггера подключен к первому входу второй схемы сложения по модулю два 16, третий выход триггера подключен к первому входу третьей схемы сложения по модулю два 17, четвертый выход триггера подключен к первому входу четвертой схемы сложения по модулю два 18, причем ко второму входу первой схемы сложения по модулю два 15 подсоединен выход первого регистра сдвига 8, ко второму входу второй схемы сложения по модулю два 16 подсоединен выход второго регистра сдвига 10, ко второму входу третьей схемы сложения по модулю два 16 подсоединен выход третьего регистра сдвига 12, ко второму входу четвертой схемы сложения по модулю два 17 подсоединен выход четвертого регистра сдвига 14, при этом выход первой схемы сложения по модулю два 15 подключен к первому входу четвертого счетчика 28, выход второй схемы сложения по модулю два 16 подключен к первому входу третьего счетчика 27, выход третьей схемы сложения по модулю два 17 подключен к первому входу второго счетчика 26, выход четвертой схемы сложения по модулю два 18 подключен к первому входу первого счетчика 25, причем третьи входы первого счетчика 25, второго счетчика 26, третьего счетчика 27, четвертого счетчика 28 соединены с вторым выходом генератора тактовой частоты 5, а ко вторым входам первого счетчика 25, второго счетчика 26, третьего счетчика 27, четвертого счетчика 28 подключены выходы пятой схемы ИЛИ 21, шестой схемы ИЛИ 22, седьмой схемы ИЛИ 23, восьмой схемы ИЛИ 24, соответственно, при этом к первым входам пятой схемы ИЛИ 21, шестой схемы ИЛИ 22, седьмой схемы ИЛИ 23, восьмой схемы ИЛИ 24 подсоединен выход программируемого счетчика 19, который также соединен с пятым входом контроллера 20 и первыми входами первой схемы ИЛИ 1, второй схемы ИЛИ 2, третьей схемы ИЛИ 3, четвертой схемы ИЛИ 4, ко вторым входам пятой схемы ИЛИ 21, шестой схемы ИЛИ 22, седьмой схемы ИЛИ 23, восьмой схемы ИЛИ 24 подключен второй выход контроллера 20, который подключен также к первому входу программируемого счетчика 19, первому входу генератора тактовой частоты 5 и ко вторым входам первой схемы ИЛИ 1, второй схемы ИЛИ 2, третьей схемы ИЛИ 3, четвертой схемы ИЛИ 4 и вторым входам первого регистра 7, второго регистра 9, третьего регистра 11, четвертого регистра 13, к первым входам которых подключен третий выход контроллера 20, при этом ко вторым входам первого регистра сдвига 8, второго регистра сдвига 10, третьего регистра сдвига 12 и четвертого регистра сдвига 14 подключены соответственно выходы первой схемы ИЛИ 1, второй схемы ИЛИ 2, третьей схемы ИЛИ 3 и четвертой схемы ИЛИ 4, причем к первым входам первого регистра сдвига 8, второго регистра сдвига 10, третьего регистра сдвига 12 и четвертого регистра сдвига 14 подключены соответственно выходы первого регистра сдвига 7, второго регистра сдвига 9, третьего регистра сдвига 11 и четвертого регистра сдвига 13, при этом выходы первого счетчика 25, второго счетчика 26, третьего счетчика 27, четвертого счетчика 28 соединены с первым, вторым, третьим и четвертым входами контроллера 20, причем первый выход контроллера 20 соединен с третьим входом программируемого счетчика 19, ко второму входу которого подключен третий выход генератора тактовой частоты 5, первый выход которого соединен с третьими входами первого регистра сдвига 8, второго регистра сдвига 10, третьего регистра сдвига 12 и четвертого регистра сдвига 14.The multiplexing digital correlator (Fig. 1) contains a first OR 1 circuit, a second OR 2 circuit, a third OR 3 circuit, a fourth OR 4 circuit, a clock generator 5, a trigger 6, a first register 7, a first shift register 8, a second register 9, the second shift register 10, the third register 11, the third shift register 12, the fourth register 13, the fourth shift register 14, the first addition circuit modulo two 15, the second addition circuit modulo two 16, the third addition circuit modulo two 17, the fourth addition circuit modulo two 18, programmable counter 19, controller 20, fifth th circuit OR 21, sixth circuit OR 22, seventh circuit OR 23, eighth circuit OR 24, first counter 25, second counter 26, third counter 27, fourth counter 28, the first input of the device as a whole is the first input of trigger 6, the second input of the device as a whole is the second input of trigger 6, the third input of the device as a whole is the second input of the clock 5, the fourth input of the device as a whole is the sixth input of the controller 20, the output of the device as a whole is the fourth output of the controller 20, while the first output of the trigger is 6 p connected to the first input of the first addition circuit modulo two 15, the second output of the trigger connected to the first input of the second addition circuit modulo two 16, the third output of the trigger connected to the first input of the third addition circuit modulo two 17, the fourth output of the trigger connected to the first input of the fourth the modulus of addition is two 18, and the output of the first shift register 8 is connected to the second input of the first addition of modulo 15, the output of the second shift of 10 is connected to the second input of the second addition circuit modulo 16 to the second the input of the third addition circuit modulo two 16 is connected to the output of the third shift register 12, to the second input of the fourth addition circuit modulo two 17 the output of the fourth shift register 14 is connected, while the output of the first addition circuit modulo two 15 is connected to the first input of the fourth counter 28 , the output of the second addition circuit modulo two 16 is connected to the first input of the third counter 27, the output of the third addition circuit modulo two 17 is connected to the first input of the second counter 26, the output of the fourth addition circuit modulo two 18 is connected to the input of the first counter 25, and the third inputs of the first counter 25, the second counter 26, the third counter 27, the fourth counter 28 are connected to the second output of the clock 5, and to the second inputs of the first counter 25, the second counter 26, the third counter 27, the fourth the counter 28 connected the outputs of the fifth circuit OR 21, the sixth circuit OR 22, the seventh circuit OR 23, the eighth circuit OR 24, respectively, while the first inputs of the fifth circuit OR 21, the sixth circuit OR 22, the seventh circuit OR 23, the eighth circuit OR 24 programmable output connected box 19, which is also connected to the fifth input of the controller 20 and the first inputs of the first circuit OR 1, the second circuit OR 2, the third circuit OR 3, the fourth circuit OR 4, to the second inputs of the fifth circuit OR 21, the sixth circuit OR 22, the seventh circuit OR 23, the eighth OR circuit 24 is connected to the second output of the controller 20, which is also connected to the first input of the programmable counter 19, the first input of the clock 5 and the second inputs of the first circuit OR 1, the second circuit OR 2, the third circuit OR 3, the fourth circuit OR 4 and the second inputs of the first register 7, the second reg Istra 9, third register 11, fourth register 13, to the first inputs of which the third output of the controller 20 is connected, while the outputs of the first circuit are connected respectively to the second inputs of the first shift register 8, the second shift register 10, the third shift register 12 and the fourth shift register 14 OR 1, the second circuit OR 2, the third circuit OR 3 and the fourth circuit OR 4, and the outputs of the first registers are connected to the first inputs of the first shift register 8, the second shift register 10, the third shift register 12 and the fourth shift register 14 the shift register 7, the second shift register 9, the third shift register 11 and the fourth shift register 13, while the outputs of the first counter 25, second counter 26, third counter 27, fourth counter 28 are connected to the first, second, third and fourth inputs of the controller 20, moreover, the first output of the controller 20 is connected to the third input of the programmable counter 19, the second output of which is connected to the third output of the clock generator 5, the first output of which is connected to the third inputs of the first shift register 8, second shift register 10, t its shift register 12 and the fourth shift register 14.

Предлагаемое устройство работает следующим образом. Процесс синхронизации динамического мультиплексора с временным или кодовым разделением каналов включает в себя три стадии: поиск цикловой синхронизации канала управления, подтверждение цикловой синхронизации канала управления, обнаружение цикловой синхронизации канала управления после ошибки.The proposed device operates as follows. The process of synchronizing a dynamic multiplexer with time or code division of channels includes three stages: searching for cyclic synchronization of the control channel, confirmation of cyclic synchronization of the control channel, detection of cyclic synchronization of the control channel after an error.

Поиск цикловой синхронизации канала управления сводится к обнаружению циклового синхрослова на известной длине цикла синхронизации.The search for cyclic synchronization of the control channel is reduced to detecting a cyclic sync word at a known length of the synchronization cycle.

Поиск циклового синхрослова (или, например, команды активности нулевого канала, выступающей в качестве синхрослова) необходимо вести с допущением о возможном включении и (или) выключении каналов в процессе поиска, т.е. с допущением о возможном изменении длины цикла синхронизации в процессе поиска.The search for a cyclic sync word (or, for example, a zero-channel activity command acting as a sync word) must be carried out with the assumption that channels can be turned on and / or off during the search, i.e. with the assumption of a possible change in the length of the synchronization cycle in the search process.

Вторым допущением, которое необходимо делать при поиске циклового синхрослова, является возможное изменение длины и вида цифровых последовательностей циклового синхрослова, команды включения канала, команды выключения канала, команды активности канала, обусловленных отличиями в алгоритме управления для разных версий (моделей, модификаций) мультиплексора.The second assumption that must be made when searching for a cyclic sync word is a possible change in the length and type of digital sequences of a cyclic sync word, a channel enable command, a channel turn off command, a channel activity command, due to differences in the control algorithm for different versions (models, modifications) of the multiplexer.

Мультиплексирующий цифровой коррелятор входит в состав устройства синхронизации канала управления и предназначен для обнаружения циклового синхрослова, команды включения канала, команды выключения канала, команды активности канала в условиях описанных допущений.The multiplexing digital correlator is a part of the control channel synchronization device and is designed to detect a cyclic sync word, a channel enable command, a channel turn off command, a channel activity command under the conditions of the described assumptions.

На вход триггера 6 мультиплексирующего цифрового коррелятора подается цифровая последовательность принимаемого сигнала (фиг.1).At the input of the trigger 6 of the multiplexing digital correlator, a digital sequence of the received signal is fed (Fig. 1).

На вход процессора 20 вводится синхрослово, команда активности канала, команда включения канала, команда выключения канала.A sync word, a channel activity command, a channel enable command, a channel turn off command are input to the input of the processor 20.

Процессор 20 рассчитывает длину синхрослова, длину команды активности канала, длину команды включения канала, длину команды выключения канала.The processor 20 calculates a sync word length, a channel activity command length, a channel enable command length, a channel disable command length.

Сигнал тактовой синхронизации подается на вход триггера 6 и генератора частоты 5. Изменение фазы сигнала тактовой частоты используется для синхронизации всей схемы мультиплексирующего цифрового коррелятора (фиг.2).The clock synchronization signal is fed to the input of the trigger 6 and the frequency generator 5. The phase change of the clock signal is used to synchronize the entire circuit of the multiplexing digital correlator (figure 2).

Первый регистр 7, второй регистр 9, третий регистр 11, четвертый регистр 13, первый регистр сдвига 8, второй регистр сдвига 10, третий регистр сдвига 12, четвертый регистр сдвига 14 имеют длину, большую или равную длине команды канала управления.The first register 7, second register 9, third register 11, fourth register 13, first shift register 8, second shift register 10, third shift register 12, fourth shift register 14 have a length greater than or equal to the length of the control channel command.

Процессор 20 записывает синхрослово в первый регистр 7, команду включения канала во второй регистр 9, команду выключения канала в регистр третий регистр 11, команду активности канала в регистр четвертый регистр 13, устанавливает значение программируемого счетчика 19 равным длине команды канала управления. Процессор 20 запускает генератор частоты 5, подав на его вход инверсное значение команды RESET2.The processor 20 writes a sync word to the first register 7, the command to turn on the channel to the second register 9, the command to turn off the channel to the register third register 11, the channel activity command to the register fourth register 13, sets the value of the programmable counter 19 to the command channel length. The processor 20 starts the frequency generator 5 by applying the inverse value of the RESET2 command to its input.

Генератор частоты 5 подает сигнал тактовой частоты CLK+90 (фиг.2) на сумматор 25, сумматор 26, сумматор 27, сумматор 28, запуская их, сигнал тактовой частоты CLK+180 (фиг.2) на первый регистр сдвига 8, на второй регистр сдвига 10, на третий регистр сдвига 12, на четвертый регистр сдвига 14, запуская схему.The frequency generator 5 provides a clock signal CLK + 90 (figure 2) to the adder 25, adder 26, adder 27, adder 28, starting them, the clock signal CLK + 180 (figure 2) to the first shift register 8, to the second shift register 10, to the third shift register 12, to the fourth shift register 14, starting the circuit.

Данные из первого регистра 7, второго регистра 9, третьего регистра 11, четвертого регистра 13 записываются в первый регистр сдвига 8, второй регистр сдвига 10, третий регистр сдвига 12, четвертый регистр сдвига 14, соответственно, сигнал тактовой частоты CLK+270 (фиг.2) подается на программируемый счетчик 19, запуская его.Data from the first register 7, second register 9, third register 11, fourth register 13 are recorded in the first shift register 8, the second shift register 10, the third shift register 12, the fourth shift register 14, respectively, the clock signal CLK + 270 (Fig. 2) served on a programmable counter 19, starting it.

Программируемый счетчик 19 производит счет тактов до значения, равного длине команды канала управления, после чего подает сигнал RESET 1 на следующие схемы ИЛИ: ИЛИ 1, ИЛИ 2, ИЛИ 3, ИЛИ 4, ИЛИ 21, ИЛИ 22, ИЛИ 23, ИЛИ 24, останавливая их, на процессор 20, сигнализируя об окончании счета.Programmable counter 19 counts the clock cycles to a value equal to the command length of the control channel, and then sends a RESET 1 signal to the following OR circuits: OR 1, OR 2, OR 3, OR 4, OR 21, OR 22, OR 23, OR 24, stopping them, on the processor 20, signaling the end of the account.

Процессор 20 анализирует значения VALUE 1, VALUE 2, VALUE 3, VALUE 4, полученные от сумматора 25, сумматора 26, сумматора 27, сумматора 28, соответственно. Процессор 20 принимает решение об обнаружении одной из команд канала управления: синхрослова, команды активности канала, команды включения канала, команды выключения канала. Если синхрослово обнаружено дважды, то процессор 20 подает команду RESET2 на первый регистр 7, второй регистр 9, третий регистр 11, четвертый регистр 13, генератор частоты 5, программируемый счетчик 19, схемы ИЛИ: ИЛИ 1, ИЛИ 2, ИЛИ 3, ИЛИ 4, ИЛИ 21, ИЛИ 22, ИЛИ 23, ИЛИ 24, останавливая устройство, иначе принимает решение об анализе новой цифровой последовательности, запуская генератор частоты 5.The processor 20 analyzes the values of VALUE 1, VALUE 2, VALUE 3, VALUE 4 received from the adder 25, adder 26, adder 27, adder 28, respectively. The processor 20 decides to detect one of the control channel commands: a sync word, channel activity command, channel enable command, channel turn off command. If it is detected twice, then processor 20 sends a RESET2 command to first register 7, second register 9, third register 11, fourth register 13, frequency generator 5, programmable counter 19, OR circuits: OR 1, OR 2, OR 3, OR 4 , OR 21, OR 22, OR 23, OR 24, stopping the device, otherwise it decides to analyze a new digital sequence by starting the frequency generator 5.

Заявляемое устройство обнаруживает в параллельном режиме синхрослово, команды включения и выключения каналов, команды активности каналов, что позволяет пересчитывать длину цикла синхронизации канала управления при включении и (или) выключении канала. В противном случае для синхронизации канала управления необходимо было бы ждать один полный цикл передачи команд канала управления без включений и выключений каналов, что в условиях активной коммутации каналов значительно увеличило время в хождения в цикловый синхронизм.The inventive device detects in parallel mode the sync word, the command on and off the channel, the command activity of the channels, which allows you to recalculate the length of the synchronization cycle of the control channel when the channel is turned on and / or off. Otherwise, for synchronization of the control channel, it would be necessary to wait for one complete cycle of transmission of commands of the control channel without turning the channels on and off, which, in the conditions of active switching of channels, significantly increased the time it takes to cycle synchronism.

Таким образом, достигнут положительный эффект, заключающийся в сокращении временя входа в синхронизм канала управления динамического мультиплексора с временным или кодовым разделением каналов в условиях активной коммутации каналов мультиплексором.Thus, a positive effect was achieved, consisting in reducing the time of entry into the synchronism of the control channel of the dynamic multiplexer with time or code division of channels in the conditions of active switching of channels by the multiplexer.

Для реализации заявляемого устройства использованы известные элементы и схемы, выпускаемые зарубежной промышленностью.To implement the inventive device used known elements and circuits produced by foreign industry.

В качестве генератора тактовой частоты 5 использован генератор частоты Clock Generator для ПЛИС Virtex-5 компании Xilinx Inc., США.As a clock generator 5, a Clock Generator for Virtex-5 FPGAs from Xilinx Inc., USA was used.

В качестве программируемого счетчика 19 использован восьмиразрядный двоичный счетчик CB8CLE с параллельной синхронной загрузкой, асинхронным сбросом и входом разрешения счета для ПЛИС Virtex-5 компании Xilinx Inc., США.As programmable counter 19, an eight-bit CB8CLE binary counter with parallel synchronous loading, asynchronous reset and count resolution input for Virtex-5 FPGAs from Xilinx Inc., USA, was used.

Контроллер 20 реализован на известном процессоре РРС-440 ПЛИС Virtex-5 компании Xilinx Inc., США.The controller 20 is implemented on the well-known processor PPC-440 FPGA Virtex-5 company Xilinx Inc., USA.

Первая схема ИЛИ 1, вторая схема ИЛИ 2, третья схема ИЛИ 3, четвертая схема ИЛИ 4, триггер 6, первый регистр - 7, первый регистр сдвига - 8, второй регистр - 9, второй регистр сдвига - 10, третий регистр - 11, третий регистр сдвига - 12, четвертый регистр - 13, первая схема сложения по модулю два 15, вторая схема сложения по модулю два 16, третья схема сложения по модулю два 17, четвертая схема сложения по модулю два 18, пятая схема ИЛИ 21, шестая схема ИЛИ 22, седьмая схема ИЛИ 23, восьмая схема ИЛИ 24, первый счетчик - 25, второй счетчик - 26, третий счетчик - 27, четвертый счетчик - 28 реализованы на ПЛИС Virtex-5 компании Xilinx Inc., США.The first scheme is OR 1, the second scheme is OR 2, the third scheme is OR 3, the fourth scheme is OR 4, trigger 6, the first register is 7, the first shift register is 8, the second register is 9, the second shift register is 10, the third register is 11, the third shift register is 12, the fourth register is 13, the first addition scheme is modulo two 15, the second addition scheme is modulo two 16, the third addition scheme is modulo two 17, the fourth addition scheme is modulo two 18, the fifth is OR 21, the sixth is OR 22, seventh circuit OR 23, eighth circuit OR 24, first counter 25, second counter 26, third counter 27, fourth counter to - 28 are implemented on FPGA Virtex-5 company Xilinx Inc., USA.

Claims

A multiplexing digital correlator comprising a clock, a first shift register, a second shift register, a third shift register and a fourth shift register, characterized in that the first OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit, the trigger, the first register , the second register, the third register, the fourth register, the first addition circuit modulo two, the second addition circuit modulo two, the third addition circuit modulo two, the fourth addition circuit modulo two, programmable counter, controller, fifth OR, sixth OR, seventh OR, eighth OR, first counter, second counter, third counter, fourth counter, the first input of the device as a whole is the first input of the trigger, the second input of the device as a whole is the second input of the trigger, the third the input of the device as a whole is the second input of the clock generator, the fourth input of the device as a whole is the sixth controller input, the output of the device as a whole is the fourth controller output, while the first trigger output is connected to the first One modulus two is the first addition circuit, the second trigger output is connected to the first input of the modulo two second circuit, the trigger trigger is connected to the first input of the third modulation circuit two, the fourth trigger output is connected to the first input of the fourth modulation circuit two, moreover, the output of the first shift register is connected to the second input of the first addition circuit modulo two, the output of the second shift register is connected to the second input of the second addition circuit modulo two, to the second input of the third addition circuit about module two, the output of the third shift register is connected, to the second input of the fourth addition circuit modulo two is connected to the output of the fourth shift register, while the output of the first addition circuit modulo two is connected to the first input of the fourth counter, the output of the second addition circuit modulo two is connected to the first the input of the third counter, the output of the third addition circuit modulo two is connected to the first input of the second counter, the output of the fourth addition circuit modulo two is connected to the first input of the first counter, and the third inputs are not the second counter, the second counter, the third counter, the fourth counter are connected to the second output of the clock, and the outputs of the fifth OR, sixth OR, seventh OR, eighth circuits are connected to the second inputs of the first counter, second counter, third counter, fourth counter OR, respectively, while the first inputs of the fifth OR circuit, sixth OR circuit, seventh OR circuit, eighth OR circuit are connected to a programmable counter output, which is also connected to the fifth input of the controller and the first inputs of the first the second OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit, the second output of the controller is connected to the second inputs of the fifth OR circuit, the sixth OR circuit, the seventh OR circuit, the eighth OR circuit, which is also connected to the first input of the programmable counter, the first input clock generator and to the second inputs of the first OR circuit, the second OR circuit, the third OR circuit, the fourth OR circuit and the second inputs of the first register, second register, third register, fourth register, to the first inputs of which the third output of the controller is connected RA, while the outputs of the first OR circuit, the second OR circuit, the third OR circuit, and the fourth OR circuit, respectively, are connected to the second inputs of the first shift register, the second shift register, the third shift register, and the fourth shift register, and to the first inputs of the first shift register, the outputs of the second shift register, the third shift register and the fourth shift register respectively connect the outputs of the first shift register, the second shift register, the third shift register and the fourth shift register, while the outputs of the first counter , the second counter, the third counter, the fourth counter are connected to the first, second, third and fourth inputs of the controller, and the first output of the controller is connected to the third input of the programmable counter, to the second input of which the third output of the clock generator is connected, the first output of which is connected to the third inputs the first shift register, the second shift register, the third shift register and the fourth shift register.