一方が非同期型の場合は、クロック発生回路１０Ｂとクロック発生回路４０とが略同じ発振周波数であったとしても、若干の誤差により、一方の基本クロックの周波数が他方の基本クロックの周波数に比べて若干進むか又は遅れることになる。
例えば、一方が１％進む場合は、基本クロックの１００クロックにつき１クロックずつ進むことになり、基本クロックの１００クロックに１回だけ周期的に変化開始タイミング（立上り）の同調が発生する。それに伴って、ピーク成分の合成による高周波ノイズが周期的に発生することになる。
実施例２では、クロックモニタ部３０がクロック発生回路４０の低速クロックＣＬＫ−ＡＳを監視しておき、複数種類の低速クロックの変化開始タイミングの同調が発生する前に、分周カウンタ２０ａの分周比を変更（増分又は減分）することにより、同調によるピーク成分の合成を回避するものである。
このクロックモニタ生成部３０は、概説すれば、通常使用時におけるＥＭＩ状態を確認して問題となる周波数を検出すること、周波数から問題となる動作ブロックを決定すること、該当ブロックの分周カウンタの設定値を変更すること、変更後1回のみ分周カウンタの分周比を変更することの４つの機能を行っている。
次に、クロックモニタ部３０の具体的な構成を説明する。
When one of them is an asynchronous type, even if the clock generation circuit 10B and the clock generation circuit 40 have substantially the same oscillation frequency, the frequency of one basic clock is compared with the frequency of the other basic clock due to a slight error. Slightly advance or delay.
For example, when one of the clocks advances by 1%, the clock advances by one clock for every 100 clocks of the basic clock, and tuning of the change start timing (rising) occurs periodically only once every 100 clocks of the basic clock. Along with this, high frequency noise due to synthesis of peak components is periodically generated.
In the second embodiment, the clock monitor unit 30 monitors the low-speed clock CLK-AS of the clock generation circuit 40, and before the synchronization of the change start timings of the plurality of types of low-speed clocks is generated, the frequency dividing counter 20a divides the frequency. By changing the ratio (increment or decrement ), synthesis of peak components by tuning is avoided.
In summary, the clock monitor generation unit 30 confirms the EMI state during normal use to detect the problematic frequency, determines the problematic operation block from the frequency, and determines the frequency division counter of the block. Four functions are performed: changing the set value and changing the division ratio of the division counter only once after the change.
Next, a specific configuration of the clock monitor unit 30 will be described.
図９および図１０は、実施例２におけるケース２の場合（低速クロックＣＬＫ−ＡＳが低速クロックＣＬＫ−Ｓよりも１％進んだ、ＣＬＫ−ＡＳ=２×（ＣＬＫ−Ｓ）×９９％の場合）の動作を説明するためのタイミングチャートであり、特に図９はｕｐ制御に至る前の状態のタイミングチャートを示し、図１０はｕｐ制御の状態のタイミングチャートを示す。次に、図９を参照して、ケース２（ｕｐ制御）の場合の具体的な動作を説明する。
9 and 10 show the case 2 in the second embodiment (when the low-speed clock CLK-AS is 1% ahead of the low-speed clock CLK-S, and CLK-AS = 2 × (CLK-S) × 99%). ) is a timing chart for explaining the operation of, in particular Fig. 9 shows a timing chart of the state before reaching the up control, FIG. 10 shows the timing chart of the state of the up control. Next, a specific operation in case 2 (up control) will be described with reference to FIG.
クロック発生回路１０Ｃは、基本クロック発生回路１１と、２種類（又は２系統）の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２を発生するための高速クロック発生回路５０と、低速クロック発生回路の一例の分周回路４とを含む。基本クロック発生回路１１は図１と同様のものであり、分周回路４は図１５と同様のものが用いられる。
高速クロック発生回路５０は、基本クロック発生回路２から供給される基本クロックＭＡＩＮ−ＣＬＫに基づいて、２種類の高速クロックＣＬＫ−Ｈ１，ＣＬＫ−Ｈ２を発生して、回路ブロック５Ａ，５Ｂにそれぞれ供給する。すなわち、高速クロック発生回路５０は、回路ブロック５Ａに高速クロックＣＬＫ−Ｈ１を供給するための設定値レジスタ５１ａ，制御イネーブル生成部５２ａ，制御部５３ａおよびＡＮＤゲート５４ａを含む第１の回路系と、回路ブロック５Ｂに高速クロックＣＬＫ−Ｈ２を供給するための設定値レジスタ５１ｂ，制御イネーブル生成部５２ｂ，制御部５３ｂおよびＡＮＤゲート５４ｂを含む第２の回路系とからなる。
第１の回路系の制御イネーブル生成部５２ａ，制御部５３ａと、第２の回路系の制御イネーブル生成部５２ｂ，制御部５３ｂとは、回路ブロック５Ａ，５Ｂの動作単位となる８クロック又は１６クロックの高速クロックの固まりのうち、１つ目のクロックの動作開始タイミングが重ならないように、一方の高速クロック（例えばＣＬＫ−Ｈ１）の単位で所定数だけずらせて（又は飛ばして）発生するものである。
The clock generation circuit 10C is an example of a basic clock generation circuit 11, a high-speed clock generation circuit 50 for generating two types (or two systems) of high-speed clocks CLK-H1 and CLK-H2, and a low-speed clock generation circuit. Peripheral circuit 4. The basic clock generation circuit 11 is the same as that shown in FIG. 1, and the frequency dividing circuit 4 is the same as that shown in FIG.
The high-speed clock generation circuit 50 generates two types of high-speed clocks CLK-H1 and CLK-H2 based on the basic clock MAIN-CLK supplied from the basic clock generation circuit 2, and supplies them to the circuit blocks 5A and 5B, respectively. To do. That is, the high-speed clock generating circuit 50 includes a first circuit system including the circuit block 5A because the setting value register 51a to supply high-speed clock CLK-H1, the control enable generator unit 52a, the control unit 53a and the AND gate 54a consists setting value register 51b of order to supply the high-speed clock CLK-H2 in the circuit block 5B, control enable generator 52 b, a second circuit system including a control unit 53b and an aND gate 54b.
The control enable generation unit 52a and control unit 53a of the first circuit system and the control enable generation unit 52b and control unit 53b of the second circuit system are 8 clocks or 16 clocks which are operation units of the circuit blocks 5A and 5B. Generated by shifting (or skipping) a predetermined number of units of one high-speed clock (for example, CLK-H1) so that the operation start timing of the first clock does not overlap. It is.
（付記４）
同調状態検出手段（３０）は、
第１の低速クロック信号の変化開始時を検出する第１のエッジ検出部（３１ａ）と、
第２の低速クロック信号の変化開始時を検出する第２のエッジ検出部（３１ｂ）と、
第１のエッジ検出部によって検出された第１の低速クロック信号のエッジと第２のエッジ検出部によって検出された第２の低速クロック信号のエッジとの差分が所定範囲内になったことを検出する差分検出手段（３２，３３，３４ａ，３４ｂ）とを含み、
周期変更手段は、差分検出手段の出力に応答して、第１のクロック発生手段に作用して、第１の低速クロック信号の周期を基本クロックの所定数に相当する期間だけずらせるように変更する、付記３に記載のＥＭＩ対策回路。
(Appendix 4)
The tuning state detection means (30)
A first edge detector (31a) for detecting the start of change of the first low-speed clock signal;
A second edge detector (31b) for detecting the start of change of the second low-speed clock signal;
Detecting that the difference between the edge of the first low-speed clock signal detected by the first edge detector and the edge of the second low-speed clock signal detected by the second edge detector is within a predetermined range. difference detecting means for (32,33,34a, 34b) and a,
The period changing means operates in response to the output of the difference detecting means to act on the first clock generating means so as to shift the period of the first low-speed clock signal by a period corresponding to a predetermined number of basic clocks. The EMI countermeasure circuit according to appendix 3.