Claims (2)
입력 데이타를 임의로 조절된 클럭에 동기시켜 재생하는 제1플립플롭수단과, 상기 제1플립플롭수단으로부터 재생된 데이타의 에러 유, 무를 검출하는 에러검출수단과, 상기 에러검출수단에서 얻어진 에러발생분포에 따라 데이타 재생시스템의 전체 동작을 제어하는 중앙처리수단과, 상기 중앙처리수단으로부터 출력된 임의의 조절 신호에 따라 입력 클럭의 위상을 조절하여 상기 제1플립플롭수단에 입력하는 제1클럭조절수단과, 상기 에러검출 수단의 에러 검출에 따른 중앙처리수단의 최적 조절신호에 따라 입력 클럭의 위상을 조절하여 출력하는 제2클럭 조절수단과, 상기 제2클럭조절수단으로부터 위상조절된 클럭에 동기시켜 입력 데이타를 재생 출력하는 제2플립풀롭수단으로 구성함을 특징으로 한 데이타 재생 시스템.First flip-flop means for reproducing the input data in synchronization with an arbitrarily adjusted clock, error detection means for detecting the presence or absence of error of the data reproduced from the first flip-flop means, and an error occurrence distribution obtained by the error detection means. Central processing means for controlling the overall operation of the data reproducing system according to the present invention, and first clock adjusting means for adjusting a phase of an input clock according to an arbitrary control signal output from the central processing means and inputting it to the first flip-flop means. And second clock adjusting means for adjusting and outputting a phase of an input clock according to an optimum control signal of the central processing means according to the error detection of the error detecting means, and synchronizing with a clock clocked from the second clock adjusting means. And a second flip-flop means for reproducing and outputting input data.
제1항에 있어서, 중앙처리수단은 프로그램을 내장하고 있는 주변수단과, 상기 주변수단의 프로그램 수행에 따라 임의의 클럭위상 조절신호를 발생하고 에러검출수단의 에러검출에 따른 데이타의 에러발생분포를 인식, 기억하여 최적의 위상지연값을 결정하는 마이콤과, 상기 마이콤의 임의 클럭위상 조절신호를 각각 아날로그신호로 변환하는 제1, 제2디지탈/아날로그 변환수단과, 상기 데이타의 에러검출에 따른 마이콤의 최적 클럭위상 조절신호를 각각 아날로그신호로 변환하는 제3, 제4디지탈/아날로그 변환수단으로 구성함을 특징으로 한 데이타 재생 시스템The data processing apparatus according to claim 1, wherein the central processing means generates an arbitrary clock phase adjustment signal in accordance with the peripheral means in which the program is embedded, and the program of the peripheral means, and distributes the error occurrence distribution of the data according to the error detection of the error detection means. A microcomputer for recognizing and storing an optimum phase delay value, first and second digital / analog converting means for converting an arbitrary clock phase adjustment signal of the microcomputer into an analog signal, and a microcomputer according to error detection of the data. And a third and fourth digital / analog converting means for converting the optimum clock phase control signal of the analog signal into an analog signal, respectively.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.