KR20210120058A - Manufacturing method of optoelectronic semiconductor chip and bonding wafer used therefor - Google Patents

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KR20210120058A
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밍신 천
쭌허 샤오
셴량 정
즈탕 쑹
웨이리 류
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푸졘 징안 옵토일렉트로닉스 컴퍼니 리미티드
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Abstract

본 발명은 광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼를 제공한다. 웨이퍼 재료는 사파이어, 실리콘 카바이드, 갈륨 비소 등과 같은 에피택시(epitaxy)용 웨이퍼를 포함한다. 이 방법은 종래의 웨이퍼를 마더 웨이퍼, 서브 웨이퍼로 나누고, 적절한 본딩 기술을 사용하여 마더 웨이퍼와 서브 웨이퍼를 본딩한 후, 에피택시 시 약 1000℃의 고온과 응력으로 인한 휨 변화를 견딜 수 있으며, 에피택시 후에는 비물리적 파괴 방식을 사용하여 본딩을 해제할 수 있다. 마더 웨이퍼는 재사용할 수 있으며, 서브 웨이퍼와 에피택시층은 두께를 감소시키지 않거나 또는 두께를 소량으로 감소시킨 후 칩 제조 공정에 직접 사용하므로, 대형 에피택시 웨이퍼의 원재료와 칩 가공 원가 문제를 해결하고, 파장 균일성이 더 좋은 에피택시 웨이퍼를 얻을 수 있다. The present invention provides a method for manufacturing an optoelectronic semiconductor chip and a bonding wafer used therefor. Wafer materials include epitaxy wafers such as sapphire, silicon carbide, gallium arsenide, and the like. This method divides the conventional wafer into a mother wafer and a sub-wafer, bonds the mother wafer and the sub-wafer using an appropriate bonding technique, and can withstand a high temperature of about 1000 ° C during epitaxy and warpage changes due to stress, After the epitaxy, the bonding can be released using non-physical destruction methods. The mother wafer can be reused, and the sub-wafer and epitaxial layer do not reduce the thickness or reduce the thickness to a small amount and then use it directly in the chip manufacturing process, thus solving the problem of raw material and chip processing cost of large-scale epitaxial wafers. , an epitaxial wafer with better wavelength uniformity can be obtained.

Description

광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼Manufacturing method of optoelectronic semiconductor chip and bonding wafer used therefor

본 발명은 광전 반도체칩의 제조 방법에 관한 것으로, 구체적으로 에피택시용 본딩 웨이퍼에 관한 것이다.The present invention relates to a method of manufacturing an optoelectronic semiconductor chip, and more particularly, to a bonding wafer for epitaxy.

단결정 사파이어, 실리콘 카바이드, 갈륨 비소 결정체는 전형적인 에피택시 재료이며, 우수한 광전 효과를 가지며, LED, 전력 디바이스에 광범위하게 이용되고 있다. 사파이어, 실리콘 카바이드, 갈륨 비소 등 결정체는 성장할 때 모두 대량의 전기 에너지가 필요하다. 또한 웨이퍼 크기가 클수록, 결정체 재료의 수율이 낮아지고, 반도체 기판 웨이퍼가 점차적으로 4인치에서 6인치 또는 8인치로 전환되면서 원가도 상대적으로 높아진다.Single crystal sapphire, silicon carbide, and gallium arsenide crystals are typical epitaxial materials, have excellent photoelectric effects, and are widely used in LEDs and power devices. Crystals such as sapphire, silicon carbide, and gallium arsenide all require a large amount of electrical energy to grow. Also, the larger the wafer size, the lower the yield of the crystalline material, and the higher the cost as the semiconductor substrate wafer is gradually converted from 4 inches to 6 inches or 8 inches.

결정체는 절단, 연마, 폴리싱, 클리닝 등 여러 공정을 거쳐 웨이퍼가 된다. 에피택시 성장 후, 칩의 제조 공정은 칩의 크기를 줄이기 위해 모두 전체 칩의 두께를 감소시켜야 한다. 칩의 두께는 일반적으로 웨이퍼의 1/3 이하이다. 즉, 반 이상의 결정체는 마지막에 시닝 머신(thinning machine)을 이용하여 연마해야 하므로, 결정체 재료의 낭비가 매우 크다.The crystal becomes a wafer through various processes such as cutting, polishing, polishing, and cleaning. After epitaxial growth, the chip manufacturing process must reduce the thickness of the entire chip in order to reduce the size of the chip. The thickness of the chip is usually less than 1/3 of the wafer. That is, since more than half of the crystals need to be polished using a thinning machine at the end, the waste of the crystal material is very large.

웨이퍼 두께는 에피택시 파장의 균일성에 영향을 미치는 핵심 요소 중 하나이며, 두께가 두꺼울수록 에피택시층의 응력으로 인해 발생하는 휨의 정도를 줄이고, 나아가 파장 균일성을 향상시킬 수 있다. 칩의 크기를 줄이고, 패키징 재료의 낭비를 줄이기 위해, 칩의 두께가 점점 얇아지므로, 웨이퍼 기판의 두께가 얇아질 것을 요구한다. 웨이퍼가 두꺼울수록 칩 제조 공정도 더 많은 비용을 들여 두께를 감소시켜야 하며, 이에 따라 결정체 재료가 많이 낭비된다.The wafer thickness is one of the key factors affecting the uniformity of the epitaxial wavelength, and as the thickness increases, the degree of warpage caused by the stress of the epitaxial layer can be reduced, and further, the wavelength uniformity can be improved. In order to reduce the size of the chip and reduce the waste of packaging materials, since the thickness of the chip is gradually reduced, the thickness of the wafer substrate is required to be reduced. The thicker the wafer, the more expensive the chip manufacturing process must be to reduce the thickness, which wastes a lot of crystalline material.

본 발명은 배경 기술의 기술적 문제에 대한 해결 방법을 제공한다. 본 발명은 광전 반도체칩의 제조 방법을 공개하며, 상기 방법은, 기존의 성장 기판을 마더 웨이퍼와 서브 웨이퍼로 나누고, 상기 마더 웨이퍼와 서브 웨이퍼는 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함한다. 적합한 본딩 매체를 선택하여 마더 웨이퍼, 서브 웨이퍼 또는 이들 모두에 한 층의 본딩 매체 박막을 성장시키되, 바람직하게는 이들 중 하나의 표면에 한 층의 본딩 매체를 성장시키며, 특히 마더 웨이퍼에 중간층으로서 본딩 매체를 성장시키는 것을 추천한다. 중간층은 이산화규소, 질화 알루미늄, 질화 갈륨 중의 하나 또는 임의의 조합을 포함한다. The present invention provides a solution to the technical problem of the background art. The present invention discloses a method for manufacturing an optoelectronic semiconductor chip, wherein the existing growth substrate is divided into a mother wafer and a sub-wafer, wherein the mother wafer and the sub-wafer include sapphire, silicon carbide or gallium arsenide. A suitable bonding medium is selected to grow a thin film of bonding medium on the mother wafer, sub-wafer or both, preferably growing one layer of bonding medium on the surface of one of them, especially for bonding as an intermediate layer to the mother wafer. It is recommended to grow the medium. The intermediate layer includes one or any combination of silicon dioxide, aluminum nitride, and gallium nitride.

본딩 설계로서, 300℃ 내지 1000℃ 진공 고온 환경에서 마더 웨이퍼와 서브 웨이퍼의 본딩을 진행하며, 본딩 매체는 본딩면에 위치한다. 비교적 얇은 서브 웨이퍼는 반도체 에피택시 공정 후, 비파괴적인 디본딩 방식으로 본딩 매체를 파괴 후 분리하여, 마더 웨이퍼와 분리된 서브 웨이퍼 및 서브 웨이퍼 상의 반도체 에피택시층은 계속하여 칩 제조 공정에 이용된다. 하측의 비교적 두꺼운 마더 웨이퍼는 클리닝 후 고온 소둔을 진행하여 에피택시 성장으로 인해 누적된 응력을 해소하고, 소둔 후의 마더 웨이퍼는 재사용될 수 있다.As a bonding design, bonding of the mother wafer and the sub-wafer is carried out in a vacuum high-temperature environment of 300° C. to 1000° C., and the bonding medium is located on the bonding surface. The relatively thin sub-wafer is separated after breaking the bonding medium in a non-destructive debonding manner after the semiconductor epitaxial process, and the sub-wafer separated from the mother wafer and the semiconductor epitaxial layer on the sub-wafer are continuously used in the chip manufacturing process. The lower relatively thick mother wafer is cleaned and then subjected to high-temperature annealing to relieve stress accumulated due to epitaxial growth, and the mother wafer after annealing can be reused.

상기 마더 웨이퍼와 상기 서브 웨이퍼의 두께 설계로서, 최종 칩 두께에 따라 서브 웨이퍼 두께를 설계하고, 서브 웨이퍼 두께는 최종 칩의 기판 두께보다 약간 두껍거나 같을 수 있다. 수율을 향상시키기 위해, 마더 웨이퍼의 두께를 두껍게 주문할 것을 제안한다. 기존의 웨이퍼 두께 규격에서 서브 웨이퍼 두께를 빼면 마더 웨이퍼의 최소 두께가 된다. 상기 마더 웨이퍼는 양면이 모두 거친면인 웨이퍼이어야 하며, 금강사, 탄화붕소, 실리콘 카바이드 등과 같은 고경도 미세 분말을 이용하여 양면을 연마하여 안정된 거친면을 형성하고, 와이어 절단에 의해 발생한 휨(WARP) 부분을 평탄화 한다. 또는 상기 마더 웨이퍼의 표면은 황색광, 현상, 에칭 등과 관련된 기술로 형성된 거친면이다. 에피택시 성장이 발생할 서브 웨이퍼의 표면을 정면으로 정의하고, 정면과 마주하는 다른 면을 후면이라고 정의하며, 후면은 마더 웨이퍼와 마주하여 본딩된다. 서브 웨이퍼 정면은 에피택시 수준의 폴리싱면이어야 하고, 후면과 마더 웨이퍼는 동일하게 거친면 또는 폴리싱면이다. 본딩 전에는 03, N2로 플라즈마 클리닝 또는 화학 방식 세척을 진행하여 본딩 매체의 성장면을 활성화시켜야 하며, 활성화 처리용 시약은 과산화수소수, 암모니아수 또는 이들의 혼합물을 포함한다. 활성화 처리는 예를 들어 플라즈마를 이용하여 활성화를 진행하는 건식 처리일 수도 있다.As the thickness design of the mother wafer and the sub-wafer, the thickness of the sub-wafer is designed according to the thickness of the final chip, and the thickness of the sub-wafer may be slightly thicker than or equal to the thickness of the substrate of the final chip. In order to improve the yield, it is suggested to order a thicker mother wafer. If the sub-wafer thickness is subtracted from the existing wafer thickness standard, it becomes the minimum thickness of the mother wafer. The mother wafer should be a wafer with both sides rough, and a stable rough surface is formed by grinding both sides using high-hardness fine powder such as gold wire, boron carbide, silicon carbide, etc., and warpage (WARP) caused by wire cutting flatten the part. Alternatively, the surface of the mother wafer is a rough surface formed by a technique related to yellow light, development, etching, and the like. A surface of the sub-wafer on which epitaxial growth will occur is defined as a front surface, and the other surface facing the front surface is defined as a rear surface, and the back surface is bonded to the mother wafer to face it. The front side of the sub wafer must be an epitaxial level polishing surface, and the back side and the mother wafer are equally rough or polished. Before bonding, it is necessary to activate the growth surface of the bonding medium by performing plasma cleaning or chemical cleaning with 0 3 , N 2 , and the reagent for the activation treatment includes hydrogen peroxide, aqueous ammonia, or a mixture thereof. The activation treatment may be, for example, a dry treatment in which activation is performed using plasma.

상기 본딩 매체는 이산화규소(SiO2), 질화 알루미늄(AlN) 등의 박막일 수 있으며, 본딩 매체로 구성된 중간층은 균일한 본딩을 위해 일정한 두께(예를 들면 3~5㎛)를 가져야만, 에피택시 성장 시 1000℃ 고온과 에피택시층의 응력으로 인한 휨에 저항할 수 있다. 상기 본딩 조건은 고온, 진공의 본딩장치에서 진행되어야 한다. 상기 비파괴식의 디본딩 방법은 산성액 부식법이며,웨이퍼를 손상시키지 않고 본딩 매체를 부식 파괴한다. 상기 마더 웨이퍼의 재사용을 위해, 클리닝, 소둔 등 제조 공정을 거쳐 에피택시의 응력을 제거해야 한다. 마더 웨이퍼도 비교적 평평하여, 재사용에 유리하다. The bonding medium may be a thin film such as silicon dioxide (SiO 2 ), aluminum nitride (AlN), or the like, and the intermediate layer composed of the bonding medium must have a constant thickness (for example, 3 to 5 μm) for uniform bonding, epi It can resist bending due to high temperature of 1000℃ and stress of the epitaxial layer during taxi growth. The bonding conditions should be performed in a bonding apparatus of high temperature and vacuum. The non-destructive debonding method is an acid solution corrosion method, which corrodes and destroys the bonding medium without damaging the wafer. In order to reuse the mother wafer, it is necessary to remove the epitaxial stress through manufacturing processes such as cleaning and annealing. The mother wafer is also relatively flat, which is advantageous for reuse.

서브 웨이퍼의 두께는 최종 칩 두께보다 50~400㎛ 두껍도록 하여 두께 감소 조절 공간을 남기는 것이 바람직하다. 이로써, 마더 웨이퍼와 분리된 후, 에피택시층에서 떨어진 서브 웨이퍼의 일측에 대해 두께 감소를 진행할 수 있다. 프로세싱 윈도우를 확보하기 위해, 마더 웨이퍼의 두께는 마더 웨이퍼의 최소 두께보다 100~1000㎛ 정도 조금 더 두꺼울 수 있다. 서브 웨이퍼의 두께는 100~450㎛이며, 마더 웨이퍼의 두께는 300~1500㎛이다.The thickness of the sub wafer is preferably 50 to 400 μm thicker than the final chip thickness to leave a space for adjusting the thickness reduction. Accordingly, after being separated from the mother wafer, it is possible to reduce the thickness of one side of the sub-wafer away from the epitaxial layer. In order to secure a processing window, the thickness of the mother wafer may be slightly thicker than the minimum thickness of the mother wafer by 100 to 1000 μm. The thickness of the sub wafer is 100 to 450 μm, and the thickness of the mother wafer is 300 to 1500 μm.

바람직하게는, 서브 웨이퍼 정면의 폴리싱 거칠기는 0.08~0.2nm이고, 서브 웨이퍼의 후면과 마더 웨이퍼 양면의 거칠기는 0.1~1.2㎛이다.Preferably, the polishing roughness of the front surface of the sub wafer is 0.08 to 0.2 nm, and the roughness of the back surface of the sub wafer and both surfaces of the mother wafer is 0.1 to 1.2 μm.

바람직하게는, 본딩 매체로 구성된 중간층의 두께는 3~5㎛이다.Preferably, the thickness of the intermediate layer composed of the bonding medium is 3-5 μm.

바람직하게는, 본딩 조건으로서, 300~400℃ 진공 환경에서 100~250kg/cm2의 압력으로 마더 웨이퍼와 서브 웨이퍼를 10~40분 동안 본딩한다.Preferably, as bonding conditions, the mother wafer and the sub wafer are bonded for 10 to 40 minutes at a pressure of 100 to 250 kg/cm 2 in a vacuum environment of 300 to 400° C.

바람직하게는, 디본딩 방법으로서, 상온의 플루오린화 수소산(HF)으로 이산화규소 본딩 매체를 부식시킨다.Preferably, as the debonding method, the silicon dioxide bonding medium is etched with hydrofluoric acid (HF) at room temperature.

바람직하게는, 마더 웨이퍼의 재사용 방법으로서, 초음파 청정수로 클리닝하고, 회전 건조 후, 1350~1400℃의 고온 소둔로에서 소둔하여, 에피택시 생산의 잔류 응력을 제거한다.Preferably, as a method of reusing the mother wafer, cleaning with ultrasonic clean water, rotary drying, and annealing in a high-temperature annealing furnace at 1350 to 1400° C. to remove residual stress in epitaxy production.

바람직하게는, 일부 상황에서, 마더 웨이퍼는 제1 마더 웨이퍼와 제2 마더 웨이퍼를 포함할 수 있거나, 또는 둘 이상의 분리가능한 웨이퍼로 구성될 수 있다. Preferably, in some circumstances, the mother wafer may comprise a first mother wafer and a second mother wafer, or may consist of two or more separable wafers.

본 발명의 유익한 효과는 다음 사항을 포함한다.Advantageous effects of the present invention include the following.

본 발명은 종래의 웨이퍼를 마더 웨이퍼와 서브 웨이퍼로 나누고, 적절한 본딩 기술을 사용하여 마더 웨이퍼와 서브 웨이퍼를 본딩한 후, 에피택시 시 약 1000℃의 고온과 응력으로 인한 휨 변화를 견딜 수 있으며, 에피택시 후 비물리적 파괴 방식을 사용하여 본딩을 해제할 수 있다. 마더 웨이퍼는 재사용할 수 있으며, 서브 웨이퍼와 에피택시층은 두께를 감소시키지 않거나 또는 두께를 소량 감소시킨 후 칩 제조 공정에 직접 사용하므로, 대형 에피택시 웨이퍼의 원재료와 칩 가공 원가 문제를 해결하고, 파장 균일성이 더 좋은 에피택시 칩을 얻을 수 있다.The present invention divides the conventional wafer into a mother wafer and a sub-wafer, and after bonding the mother wafer and the sub-wafer by using an appropriate bonding technique, it can withstand a high temperature of about 1000° C. and warpage change due to stress during epitaxy, After epitaxy, bonding can be released using non-physical destruction methods. The mother wafer can be reused, and the sub-wafer and epitaxial layer are used directly in the chip manufacturing process without reducing the thickness or after reducing the thickness by a small amount, thereby solving the problem of raw material and chip processing cost of large epitaxial wafers, An epitaxy chip with better wavelength uniformity can be obtained.

반도체 부품의 생산 제조 원가를 절감하고, 대량 생산의 효율을 향상시키기 위해, 점점 대형 웨이퍼의 연구에 집중되고 있으며, 대형 웨이퍼는 공정 응력에 견딜 수 있는 더 좋은 성능이 필요하다. 본 발명은 마더 웨이퍼의 재사용 특성으로 인해, 마더 웨이퍼의 두께를 적절히 증가시킴으로써 대량 생산의 안정성을 유지할 수 있고, 예를 들면 에피택시 성장 시의 휨 문제를 줄여, 에피택시 성장의 균일성을 향상시키고, 생산 비용을 크게 증가시키지 않으므로, 대형 웨이퍼의 대량 생산 제조 공정에 있어서 큰 의미가 있다.In order to reduce the production cost of semiconductor components and improve the efficiency of mass production, the research of large-sized wafers is increasingly focused, and large-sized wafers require better performance to withstand process stress. Due to the reuse characteristics of the mother wafer, the present invention can maintain the stability of mass production by appropriately increasing the thickness of the mother wafer, for example, reduce the warpage problem during epitaxial growth, improve the uniformity of epitaxial growth, and , which does not significantly increase the production cost, which has great significance in the mass production manufacturing process of large wafers.

본 발명의 기타 특징 및 장점은 아래에서 상세하게 설명될 것이며, 일부 특징 및 장점은 상세한 설명을 통해 자명해지거나, 또는 본 발명을 실시함으로써 이해하게 될 것이다. 본 발명의 목적 및 기타 장점은 상세한 설명, 청구 범위 및 도면에서 특정한 구조를 통해 실현될 수 있다.Other features and advantages of the invention will be described in detail below, some of which will become apparent from the description, or will be understood by practice of the invention. The objectives and other advantages of the present invention may be realized through the specific structure in the detailed description, claims and drawings.

도면은 본 발명에 대한 추가적인 이해를 위해 제공하며, 상세한 설명의 일부분을 구성하며, 본 발명의 실시예와 함께 본 발명을 설명하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 또한, 도면의 데이터는 설명의 요약이며, 비율에 따라 그려진 것이 아니다.
도 1은 본딩 웨이퍼의 제조 공정 흐름이다.
도 2 내지 도 7은 광전 반도체 제품의 제조 공정 개략도 및 상응하는 본딩 웨이퍼 사진이다.BRIEF DESCRIPTION OF THE DRAWINGS The drawings are provided for a further understanding of the present invention, and form a part of the detailed description, and are only intended to explain the present invention together with embodiments of the present invention, and not to limit the present invention. In addition, the data in the drawings is a summary of the description and is not drawn to scale.
1 is a manufacturing process flow of a bonding wafer.
2 to 7 are schematic diagrams of the manufacturing process of optoelectronic semiconductor products and corresponding bonding wafer photographs.

이하 도면과 결합하여 본 발명의 구체적인 실시예를 상세히 설명한다. 그러나 이하 실시예예 관한 서술 및 설명은 본 발명의 보호범위에 대한 어떠한 한정도 구성하지 않는다.Hereinafter, specific embodiments of the present invention will be described in detail in conjunction with the drawings. However, the description and description of the embodiments below do not constitute any limitation on the protection scope of the present invention.

이해해야 할 것은, 본 발명에서 사용한 용어는 구체적인 실시예를 설명하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 이해해야 할 것은, 본 발명에서 사용된 "포함", "함유"라는 용어는, 설명되는 특징, 전체, 단계, 어셈블리 존재를 설명하기 위한 것이고, 하나 또는 하나 이상의 다른 특징, 전체, 단계, 어셈블리 및 /또는 이들 조합의 존재 또는 증가를 배제하지 않는다.It should be understood that the terminology used in the present invention is only for describing specific embodiments, and is not intended to limit the present invention. It is to be understood that the terms "comprising", "containing" as used herein, are intended to describe the presence of the described feature, whole, step, assembly, and/or one or more other features, whole, step, assembly and/or or the presence or increase of combinations thereof.

다르게 정의되지 않는 한, 본 발명에서 사용되는 모든 용어(기술용어 및 과학 용어 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 발명에서 사용되는 용어는, 본 설명서의 문맥 및 관련 분야에서의 이러한 용어의 의미와 일치한 의미를 갖는 것으로 이해되어야 하며, 본 발명에서 명확하게 정의한 것을 제외하고, 이상적이거나 매우 공식적인 의미로 이해되어서는 안 된다.Unless defined otherwise, all terms (including technical and scientific terms) used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. The terms used in the present invention should be understood to have meanings consistent with the meanings of these terms in the context of this specification and related fields, and are understood to have ideal or very formal meanings, except as clearly defined in the present invention. is not

도 1을 참조하면, 본 발명은 저비용, 고성능, 친환경 웨이퍼를 제조하기 위한 광전 반도체칩의 제조 방법을 제공한다. 본 발명의 본딩 방법을 이용하면, 대형의 사파이어, 실리콘 카바이드 또는 갈륨 비소 웨이퍼에 대해 비용면에서 매우 효율적이다. 상기 방법은 다음 단계를 포함한다. 동일 재료 또는 서로 다른 재료의 마더 웨이퍼(100)와 서브 웨이퍼(200)를 제공하고, 마더 웨이퍼(100)와 서브 웨이퍼(200) 중 어느 하나의 일면에 매체층을 증착시킨다. 매체층은 본딩 특성을 가지며, 매체층은 중간층(300)으로 사용된다. 매체층을 연마하여 클리닝하고, 암모니아수와 과산화수소수를 이용하여 중간층(300)에 대해 활성화 처리를 진행한다. 활성화 처리의 목적은 중간층(300) 표면에 히드록시기(-OH)의 형성을 촉진하는 것이며, 히드록시기는 웨이퍼 재료의 Al 또는 O에 대해 쿨롱 장력을 형성하여, 중간층과 마더 웨이퍼 및 서브 웨이퍼의 연결에 유리하다. 마더 웨이퍼(100)와 서브 웨이퍼(200)는 예비 정렬하고, 서로 정렬된 후, 핫 프레스 본딩 공정을 진행하여, 본딩 웨이퍼를 얻으며, 본딩 웨이퍼에 대해 테스트 후 클리닝한다.1, the present invention provides a method of manufacturing an optoelectronic semiconductor chip for manufacturing a low-cost, high-performance, eco-friendly wafer. Using the bonding method of the present invention is very cost effective for large sapphire, silicon carbide or gallium arsenide wafers. The method comprises the following steps. The mother wafer 100 and the sub-wafer 200 of the same material or different materials are provided, and a media layer is deposited on one surface of the mother wafer 100 and the sub-wafer 200 . The media layer has a bonding property, and the media layer is used as the intermediate layer 300 . The media layer is polished and cleaned, and an activation process is performed on the intermediate layer 300 using aqueous ammonia and hydrogen peroxide. The purpose of the activation treatment is to promote the formation of a hydroxyl group (-OH) on the surface of the intermediate layer 300, and the hydroxyl group forms a Coulomb tension with respect to Al or O of the wafer material, which is advantageous for the connection of the intermediate layer with the mother wafer and the sub-wafer. do. The mother wafer 100 and the sub-wafer 200 are pre-aligned, aligned with each other, and then subjected to a hot press bonding process to obtain a bonding wafer, and the bonding wafer is tested and cleaned.

다시 도 2 내지 도 4를 참고하여 상세히 말하자면, 마더 웨이퍼(100)와 서브 웨이퍼(200)를 제공하되, 양자의 재료 선택은 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함하나, 이에 한정되지 않는다. 후속되는 고온 본딩 공정을 진행하기 위하여, 웨이퍼 재료가 견딜 수 있는 고온 환경 온도는 1000℃보다 낮지 않아야 한다. 양자 사이에 각각 중간층(300)을 설치한다. 본 실시예에서는, 마더 웨이퍼(100)의 매끄럽지 않은 면(110), 및 매끄럽지 않은 면(100)과 마주하는 서브 웨이퍼(100)의 일면에 본딩 매체 재료 SiO2를 증착하여 중간층(300, 중간층은 도면에 미도시)을 형성하고, 중간층(300)에 대해 CMP(기계 화학적 폴리싱)를 진행한다. SiO2는 증착에 의해 침착시키는 방식으로 형성되므로, 폴리싱을 이용하여 중간층의 평탄도를 향상시켜야 하며, 이후 두 결과물을 활성화 처리한 후, 중간층(300)을 구비한 일면을 서로 대향시켜 본딩 공정을 진행한다. 실시예에서 예를 들면 마더 웨이퍼(100)의 두께는 300㎛ 내지 500㎛이며, 웨이퍼가 깨지는 것을 방지하기 위해, 마더 웨이퍼(100)의 두께는 웨이퍼 면적의 증가에 따라 두꺼워지는 추세를 가진다. 따라서, 8인치와 같은 대형 웨이퍼에서, 마더 웨이퍼(100)의 두께는 1500㎛에 도달할 수 있으며, 서브 웨이퍼(200)의 두께는 100㎛ 내지 450㎛이다. 본 발명의 구상에 따른 서브 웨이퍼(200)는 적어도 100㎛ 수준의 두께에 도달할 수 있다. 명확히 해야 할 점은, 웨이퍼 제조 기술의 발전에 따라, 본 발명을 이용한 기술방안은 더욱 얇은 서브 웨이퍼(200)를 얻을 수 있다.Referring again to FIGS. 2 to 4 in detail, a mother wafer 100 and a sub-wafer 200 are provided, but the material selection of both includes, but is not limited to, sapphire, silicon carbide, or gallium arsenide. In order to proceed with the subsequent high-temperature bonding process, the high-temperature environment temperature that the wafer material can withstand should not be lower than 1000°C. An intermediate layer 300 is provided between them, respectively. In this embodiment, the non-smooth side 110 of the mother wafer 100 and the bonding medium material SiO 2 are deposited on one side of the sub-wafer 100 facing the non-smooth side 100 to form the intermediate layer 300, the intermediate layer is (not shown in the drawing) is formed, and CMP (mechanical and chemical polishing) is performed on the intermediate layer 300 . Since SiO 2 is formed by deposition by deposition, it is necessary to improve the flatness of the intermediate layer by using polishing, and then, after activating the two results, the one surface provided with the intermediate layer 300 is opposed to each other to perform the bonding process. proceed In the embodiment, for example, the thickness of the mother wafer 100 is 300 μm to 500 μm, and in order to prevent the wafer from breaking, the thickness of the mother wafer 100 tends to become thicker as the wafer area increases. Therefore, in a large wafer such as 8 inches, the thickness of the mother wafer 100 may reach 1500 μm, and the thickness of the sub wafer 200 is 100 μm to 450 μm. The sub-wafer 200 according to the concept of the present invention may reach a thickness of at least 100 μm. It should be clarified that, according to the development of wafer manufacturing technology, the technical solution using the present invention can obtain a thinner sub-wafer 200 .

일부 실시예에서, 웨이퍼 표면의 청정도가 좋을수록, 성장된 본딩 매체의 품질도 더 좋아지고, 본딩의 효과도 더 좋아진다. 폴리싱 후 본딩 웨이퍼를 클리닝한다. 웨이퍼의 휨 정도(WARP), 평탄도(TTV) 등이 작을수록, 본딩 효과는 더 좋아지며, 심지어는 본딩 매체의 두께가 감소될 수 있다. 적합한 본딩 매체는 웨이퍼 재료의 결정 격자와의 정합도가 높아야 하며, 예를 들면 이산화규소(SiO2), 질화 알루미늄(AlN), 질화 갈륨(GaN) 등 박막 중의 1종 또는 이들의 임의의 조합이다. 마더 웨이퍼에 박막을 성장시키거나 또는 마더 웨이퍼(100)와 서브 웨이퍼(200)에 모두 박막을 성장시키고, 적합한 온도와 압력에서 본딩할 수 있다.In some embodiments, the better the cleanliness of the wafer surface, the better the quality of the grown bonding medium, and the better the bonding effect. After polishing, the bonding wafer is cleaned. The smaller the wafer warpage (WARP), flatness (TTV), etc., the better the bonding effect, and even the thickness of the bonding medium can be reduced. A suitable bonding medium should have a high degree of matching with the crystal lattice of the wafer material, for example , one of thin films such as silicon dioxide (SiO 2 ), aluminum nitride (AlN), gallium nitride (GaN), or any combination thereof. . The thin film may be grown on the mother wafer or the thin film may be grown on both the mother wafer 100 and the sub-wafer 200, and bonding may be performed at a suitable temperature and pressure.

본 발명에 의해 제공되는 실시예에서, 상기 실시예는 상기 방안을 기초로, 마더 웨이퍼(100)와 서브 웨이퍼(200)의 서로 마주하는 표면의 거칠기도 본딩 효과에 영향을 준다. 웨이퍼 표면이 거칠수록, 본딩 매체가 치밀하게 성장한다. 그러나 거칠기가 너무 크면, 반대로 공동이 쉽게 발생하여, 본딩 효과에 영향을 준다. 본 실시예에서, 거칠기를 0.1~1.2㎛로 제어한다.In the embodiment provided by the present invention, the embodiment is based on the above method, and the roughness of the mutually facing surfaces of the mother wafer 100 and the sub-wafer 200 also affects the bonding effect. The rougher the wafer surface, the denser the bonding medium grows. However, if the roughness is too large, conversely, cavities easily occur, affecting the bonding effect. In this embodiment, the roughness is controlled to 0.1 to 1.2 μm.

본 실시예에서, 본딩 시 마더 웨이퍼(100)와 서브 웨이퍼(200)의 정렬이 용이해지도록, 마더 웨이퍼(100)와 서브 웨이퍼(200)의 크기는 일치해야 하며, 직경은 ±0.1mm 범위 내이어야 한다. LED용 사파이어 웨이퍼는 발광 반도체 부품의 출광 효율을 증가시키기 위해, 노광, 현상, 식각 등 제조 공정을 통해 서브 웨이퍼(200)의 표면에 패턴(Patterned Sapphire Substrate, PSS)을 형성한다. 실시에서, 패터닝된 기판은 반사 및 에피택시 결정 격자 정합 이들 두 가지 측면에서, 발광 반도체 부품의 출광 효율을 효과적으로 향상시킨다. 웨이퍼의 본딩 과정은 상기 패턴을 형성하기 전에 진행하는 것이 바람직하며, 이로써 본딩 시의 압력으로 인해 패턴이 손상되는 것을 방지한다.In this embodiment, in order to facilitate the alignment of the mother wafer 100 and the sub-wafer 200 during bonding, the sizes of the mother wafer 100 and the sub-wafer 200 should match, and the diameter is within the range of ±0.1 mm. should be The sapphire wafer for LED forms a patterned sapphire substrate (PSS) on the surface of the sub-wafer 200 through manufacturing processes such as exposure, development, and etching in order to increase the light output efficiency of the light emitting semiconductor component. In practice, the patterned substrate effectively enhances the light output efficiency of the light emitting semiconductor component, both in terms of reflective and epitaxial crystal lattice matching. It is preferable that the bonding process of the wafer proceed before forming the pattern, thereby preventing the pattern from being damaged due to the pressure during bonding.

다른 일부 실시예에서는, 레이저 분리법과 같은 기타 물리적 파괴 방식과 다른 방식을 취한다. 상기 레이저 분리법은 웨이퍼 측면 주변에 하나의 깊은 홈을 형성하고 저온 환경에서 다시 절삭공구로 웨이퍼를 분리하는 방식이며, 이러한 파괴 방식은 많은 치핑이 발생하고, 마더 웨이퍼(100)의 재사용률이 낮다. 반면, 본 실시예는 본딩 매체를 산으로 에칭하는 방식으로 디본딩한다. 사파이어 웨이퍼를 예로 들면, 플루오린화 수소산을 사용하여 본딩 매체인 이산화규소를 부식시키고, 상온의 플루오린화 수소산으로 40분 동안 침지시키면 쉽게 분리할 수 있어, 반도체 부품의 에피택시층과 웨이퍼 본체에 영향을 주지 않는다.In some other embodiments, other methods of physical destruction, such as laser separation, are employed. The laser separation method is a method of forming a single deep groove around the side of the wafer and separating the wafer with a cutting tool again in a low temperature environment. On the other hand, this embodiment debonds the bonding medium by etching it with an acid. Taking a sapphire wafer as an example, hydrofluoric acid is used to corrode silicon dioxide, a bonding medium, and immersed in room temperature hydrofluoric acid for 40 minutes, so it can be easily separated, affecting the epitaxial layer of semiconductor components and the wafer body. do not give

도 5를 참조하면, 서브 웨이퍼(200)는 에피택시 형성에 이용되고, 본딩면에서 떨어진 서브 웨이퍼(200)의 일측은 에피택시층(210)을 형성하기 위한 매끄러운 면으로 형성되고, 에피택시층은 순서대로 N측 층, P측 층과 둘 사이에 위치하는 활성층을 포함하고, 예를 들면 MOCVD 금속 유기물 화학 기상 증착에 의해 반도체 재료를 증착한다.Referring to FIG. 5 , the sub-wafer 200 is used for epitaxial formation, and one side of the sub-wafer 200 away from the bonding surface is formed with a smooth surface for forming the epitaxial layer 210 , and the epitaxial layer is formed. Silver comprises an N-side layer, a P-side layer and an active layer positioned between the two in that order, and deposits the semiconductor material by, for example, MOCVD metal organic chemical vapor deposition.

도 6과 도 7을 참조하면, 에피택시층(210)을 형성한 후, 중간층(300)을 해제하고, 마더 웨이퍼(100)와 서브 웨이퍼(200)를 분리한다. 서브 웨이퍼(200)를 이용하여 칩 제조 공정을 계속 진행한다. 예를 들면 포토레지스트 에칭을 이용하여 서브 웨이퍼(200)에서 떨어진 에피택시층(210)의 일측에 칩 패턴을 형성하고, N측 층이 노출될 때까지 일부 P측 층을 제거하고, 다시 P측 층 및/또는 노출된 N측 층 표면에 절연 보호층 또는 투명 도전 확산층을 형성하고, 마지막으로 P측 층 및 노출된 N측 층에 연결된 칩 전극을 형성하여, 발광반도체 칩 구조체를 형성한다.6 and 7 , after the epitaxial layer 210 is formed, the intermediate layer 300 is released, and the mother wafer 100 and the sub wafer 200 are separated. The chip manufacturing process is continued using the sub-wafer 200 . For example, a chip pattern is formed on one side of the epitaxial layer 210 away from the sub-wafer 200 by using photoresist etching, some P-side layers are removed until the N-side layer is exposed, and again the P side An insulating protective layer or a transparent conductive diffusion layer is formed on the surface of the layer and/or the exposed N-side layer, and finally, a chip electrode connected to the P-side layer and the exposed N-side layer is formed to form a light emitting semiconductor chip structure.

또한, 분리된 마더 웨이퍼(100)에 대해 고온 소둔 후 다시 회수하여 이용함으로써, 다시 본딩 웨이퍼를 제조할 수 있다. 칩의 공정 요구를 충족시키기 위해 서브 웨이퍼(200)의 두께를 감소시킨다. 본 발명에서 서브 웨이퍼(200)의 감소 두께는 종래 기술에서 기판의 감소 두께보다 훨씬 작다. 750㎛ 두께의 웨이퍼 기판을 예로 들면, 본 발명은 약 200㎛의 웨이퍼 재료를 제거하면 100㎛의 칩 기판 웨이퍼를 얻을 수 있는 반면, 종래 기술은 650㎛을 제거해야 하며, 본 발명의 3배 이상을 제거해야 한다. 산업 생산에서는 일반적으로 연마 제거 방식을 이용하여 필요이상의 기판 재료를 제거하지만, 연마 공정으로 기판 재료를 제거하면 효율이 낮고, 연마휠이 소모된다. 즉, 공정 시간이 길어지고 연마휠과 같은 생산 비품의 손실을 악화시킨다. 따라서, 본 발명은 종래 기술에 비해 생산 원가를 절감하고, 두께 감소 시간을 단축시키며, 산업 폐기물 발생을 감소시키며, 예를 들어 6인치 이상의 대형 웨이퍼의 산업화 촉진에 대해 긍정적인 역할을 한다. In addition, by recovering and using the separated mother wafer 100 after high-temperature annealing, it is possible to manufacture a bonding wafer again. The thickness of the sub-wafer 200 is reduced to meet the processing requirements of the chip. In the present invention, the reduced thickness of the sub-wafer 200 is much smaller than the reduced thickness of the substrate in the prior art. Taking a 750 μm thick wafer substrate as an example, the present invention can obtain a 100 μm chip substrate wafer by removing about 200 μm of wafer material, whereas the prior art requires 650 μm to be removed, more than three times the present invention should be removed In industrial production, abrasive removal method is generally used to remove excess substrate material, but removing the substrate material by polishing process is inefficient and wears out the polishing wheel. In other words, the processing time is long and the loss of production equipment such as abrasive wheels is exacerbated. Therefore, the present invention reduces the production cost, shortens the thickness reduction time, reduces the generation of industrial waste, and plays a positive role in promoting the industrialization of, for example, large wafers of 6 inches or more compared to the prior art.

일부 실시예에서, 마더 웨이퍼(100)는 실제 두께 요구에 따라, 제1 마더 웨이퍼와 제2 마더 웨이퍼가 본딩된 구성을 포함하도록 추가로 설계되어, 웨이퍼를 하나씩 제거함으로써, 웨이퍼 기판의 두께 제어를 구현할 수 있다.In some embodiments, the mother wafer 100 is further designed to include a configuration in which the first mother wafer and the second mother wafer are bonded, according to the actual thickness requirement, so as to remove the wafers one by one, thereby controlling the thickness of the wafer substrate. can be implemented

이상은 단지 본 발명의 바람직한 실시형태일 뿐이다. 지적해야 할 것은, 본 분야의 통상의 기술자는 본 발명의 원리를 벗어나지 않으면서 일부 개량과 수정을 진행할 수도 있으며, 이러한 개량과 수정도 본 발명의 보호 범위 내에 속한다는 점이다.The above is merely a preferred embodiment of the present invention. It should be pointed out that those skilled in the art may make some improvements and modifications without departing from the principles of the present invention, and these improvements and modifications also fall within the protection scope of the present invention.

100-마더 웨이퍼
110-매끄럽지 않은 면
200-서브 웨이퍼
300-중간층
310-에피택시층100-mother wafer
110 - non-smooth side
200-sub wafer
300 - mezzanine
310 - Epitaxi Floor

Claims (21)

단계 1: 마더 웨이퍼와 서브 웨이퍼를 제공하고, 양자 사이에 중간층을 설치하여 본딩 웨이퍼로 본딩하는 단계;
단계 2: 서브 웨이퍼에 가까운 본딩 웨이퍼의 일측 표면에 에피택시층을 형성하는 단계;
단계 3: 중간층을 해제하여, 마더 웨이퍼와 서브 웨이퍼를 분리하는 단계를 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.Step 1: providing a mother wafer and a sub-wafer, and bonding an intermediate layer between the two to form a bonding wafer;
Step 2: forming an epitaxial layer on one surface of the bonding wafer close to the sub-wafer;
Step 3: A method of manufacturing an optoelectronic semiconductor chip, comprising the step of separating the mother wafer and the sub wafer by releasing the intermediate layer. 제1항에 있어서,
해제 후의 서브 웨이퍼와 에피택시층을 이용하여 칩 제조 공정을 계속 진행하고, 마더 웨이퍼는 재사용하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
A method of manufacturing an optoelectronic semiconductor chip, characterized in that the chip manufacturing process is continued using the sub-wafer and the epitaxial layer after release, and the mother wafer is reused. 제2항에 있어서,
해제 후의 마더 웨이퍼는 고온 소둔을 거쳐 재사용하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.3. The method of claim 2,
A method for manufacturing an optoelectronic semiconductor chip, characterized in that the mother wafer after release is reused through high-temperature annealing. 제1항에 있어서,
해제 후의 서브 웨이퍼는 에피택시층에서 떨어진 일측에서부터 두께를 감소시키는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
A method of manufacturing an optoelectronic semiconductor chip, characterized in that the sub-wafer after release is reduced in thickness from one side away from the epitaxial layer. 제1항에 있어서,
단계 1의 본딩 전, 마더 웨이퍼와 서브 웨이퍼의 서로 마주하는 일면에 각각 중간층을 형성하거나 또는 그중의 하나에 중간층을 형성하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
Before bonding in step 1, an intermediate layer is respectively formed on one surface of the mother wafer and the sub wafer facing each other, or an intermediate layer is formed on one of them, a method of manufacturing an optoelectronic semiconductor chip. 제1항에 있어서,
상기 마더 웨이퍼와 서브 웨이퍼는 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
The method of manufacturing an optoelectronic semiconductor chip, characterized in that the mother wafer and the sub wafer include sapphire, silicon carbide or gallium arsenide. 제1항에 있어서,
상기 서브 웨이퍼의 두께는 100㎛ 내지 450㎛인 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
A method of manufacturing an optoelectronic semiconductor chip, characterized in that the sub-wafer has a thickness of 100 μm to 450 μm. 제1항에 있어서,
상기 마더 웨이퍼의 두께는 300㎛ 내지 1500㎛인 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
The thickness of the mother wafer is 300㎛ to 1500㎛, characterized in that the manufacturing method of the optoelectronic semiconductor chip. 제1항에 있어서,
상기 마더 웨이퍼 및/또는 서브 웨이퍼가 견딜 수 있는 고온 환경 온도는 1000℃보다 낮지 않은 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
The method of manufacturing an optoelectronic semiconductor chip, characterized in that the high temperature environment temperature that the mother wafer and/or the sub wafer can withstand is not lower than 1000°C. 제1항에 있어서,
상기 중간층은 이산화규소, 질화 알루미늄 또는 질화 갈륨 중의 하나 또는 임의의 조합을 포함하는, 광전 반도체칩의 제조 방법.According to claim 1,
The intermediate layer comprises one or any combination of silicon dioxide, aluminum nitride, or gallium nitride. 제1항에 있어서,
상기 중간층은 에칭 공정에 의해 제거되는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
The method for manufacturing an optoelectronic semiconductor chip, characterized in that the intermediate layer is removed by an etching process. 제1항에 있어서,
상기 마더 웨이퍼는 적어도 제1 마더 웨이퍼와 제2 마더 웨이퍼로 구성되는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
The method for manufacturing an optoelectronic semiconductor chip, characterized in that the mother wafer is composed of at least a first mother wafer and a second mother wafer. 제1항에 있어서,
중간층에 대해 활성화 처리를 진행하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.According to claim 1,
A method of manufacturing an optoelectronic semiconductor chip, characterized in that the intermediate layer is subjected to an activation treatment. 제13항에 있어서,
활성화 처리의 시약은 과산화수소수, 암모니아수 또는 이들의 혼합물을 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법.14. The method of claim 13,
A method for manufacturing an optoelectronic semiconductor chip, characterized in that the reagent for the activation treatment comprises aqueous hydrogen peroxide, aqueous ammonia, or a mixture thereof. 제13항에 있어서,
활성화 처리는 플라즈마를 이용하여 활성화를 진행하는 건식 처리인 것을 특징으로 하는, 광전 반도체칩의 제조 방법.14. The method of claim 13,
Activation treatment is a method of manufacturing an optoelectronic semiconductor chip, characterized in that it is a dry treatment that proceeds activation using plasma. 광전 반도체칩을 제조하기 위한 성장 기판으로서의 본딩 웨이퍼에 있어서,
본딩 웨이퍼는 마더 웨이퍼, 서브 웨이퍼 및 이들 사이에 위치하는 중간층을 포함하는 것을 특징으로 하는, 본딩 웨이퍼.A bonding wafer as a growth substrate for manufacturing an optoelectronic semiconductor chip, the bonding wafer comprising:
A bonding wafer, characterized in that it comprises a mother wafer, a sub-wafer and an intermediate layer disposed therebetween. 제16항에 있어서,
상기 서브 웨이퍼의 두께는 100㎛ 내지 450㎛인 것을 특징으로 하는, 본딩 웨이퍼.17. The method of claim 16,
A bonding wafer, characterized in that the thickness of the sub-wafer is 100㎛ to 450㎛. 제16항에 있어서,
상기 마더 웨이퍼는 300㎛ 내지 1500㎛인 것을 특징으로 하는, 본딩 웨이퍼.17. The method of claim 16,
The mother wafer is a bonding wafer, characterized in that 300㎛ to 1500㎛. 제16항에 있어서,
상기 중간층의 두께는 3㎛ 내지 5㎛인 것을 특징으로 하는, 본딩 웨이퍼.17. The method of claim 16,
The intermediate layer has a thickness of 3 μm to 5 μm, characterized in that the bonding wafer. 제16항에 있어서,
상기 마더 웨이퍼에서 떨어진 상기 서브 웨이퍼의 일측 표면은 매끄러운 면인 것을 특징으로 하는, 본딩 웨이퍼.17. The method of claim 16,
A bonding wafer, characterized in that the one side surface of the sub-wafer away from the mother wafer is a smooth surface. 제16항에 있어서,
상기 마더 웨이퍼는 적어도 제1 마더 웨이퍼와 제2 마더 웨이퍼로 구성되는 것을 특징으로 하는, 본딩 웨이퍼.17. The method of claim 16,
The bonding wafer, characterized in that the mother wafer consists of at least a first mother wafer and a second mother wafer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102601702B1 (en) * 2022-10-31 2023-11-13 웨이브로드 주식회사 Method for manufacturing semiconductor light emitting devices using template for semiconductor growth
KR102649711B1 (en) * 2022-12-02 2024-03-20 웨이브로드 주식회사 Method for manufacturing ultra-thin type semiconductor die

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952151A (en) * 2020-07-28 2020-11-17 苏州赛万玉山智能科技有限公司 Semiconductor composite wafer and method of manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4126749B2 (en) * 1998-04-22 2008-07-30 ソニー株式会社 Manufacturing method of semiconductor device
US6689669B2 (en) * 2001-11-03 2004-02-10 Kulite Semiconductor Products, Inc. High temperature sensors utilizing doping controlled, dielectrically isolated beta silicon carbide (SiC) sensing elements on a specifically selected high temperature force collecting membrane
KR100511656B1 (en) * 2002-08-10 2005-09-07 주식회사 실트론 Method of fabricating nano SOI wafer and nano SOI wafer fabricated by the same
FR2917232B1 (en) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator PROCESS FOR MANUFACTURING A STRUCTURE FOR EPITAXY WITHOUT EXCLUSION AREA
KR20100033641A (en) * 2008-09-22 2010-03-31 주식회사 동부하이텍 Method for wafer recycling of semiconductor device
CN102486992A (en) * 2010-12-01 2012-06-06 比亚迪股份有限公司 Manufacturing method of semiconductor device
CN102184882A (en) * 2011-04-07 2011-09-14 中国科学院微电子研究所 Method for forming composite functional material structure
CN102956762A (en) * 2011-08-26 2013-03-06 郑朝元 Method and structure enabling III-V-group wafer to be reusable for epitaxial processes
US8940620B2 (en) * 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US9761493B2 (en) * 2014-01-24 2017-09-12 Rutgers, The State University Of New Jersey Thin epitaxial silicon carbide wafer fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102601702B1 (en) * 2022-10-31 2023-11-13 웨이브로드 주식회사 Method for manufacturing semiconductor light emitting devices using template for semiconductor growth
KR102649711B1 (en) * 2022-12-02 2024-03-20 웨이브로드 주식회사 Method for manufacturing ultra-thin type semiconductor die

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