KR20170065397A - 반도체 장치 - Google Patents

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semiconductor chip
trench
pattern
radial
protruding
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KR1020150171791A
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곽병수
민태홍
이인영
조태제
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삼성전자주식회사
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

반도체 칩을 고정하는 접착 물질의 흐름 조절(flow control)을 통해, 공정 능력 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 서로 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제1 면에 형성되는 제1 요철 패턴, 및 상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩과 연결되고, 상기 제1 요철 패턴의 적어도 일부와 중첩되는 제2 반도체 칩을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, 관통 비아를 포함하는 반도체 장치에 관한 것이다.
최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 비아(Through via)을 사용할 수 있다.
여러 개의 반도체 칩이 반도체 패키지에 사용됨으로 인해, 각각의 반도체 칩을 고정하데 사용되는 물질이 각각의 반도체 칩 사이를 잘 채울 수 있도록 하기 위한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 반도체 칩을 고정하는 접착 물질의 흐름 조절(flow control)을 통해, 공정 능력 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 서로 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면에 형성되는 제1 요철 패턴; 및 상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩과 연결되고, 상기 제1 요철 패턴의 적어도 일부와 중첩되는 제2 반도체 칩을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 요철 패턴은 상기 제1 반도체 칩 내에 형성되는 트렌치 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 트렌치 구조체는 상기 제1 반도체 칩의 상기 제1 면에 방사형으로 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 서로 인접하는 제1 모서리 및 제2 모서리를 포함하고, 상기 트렌치 구조체는 상기 제1 모서리를 향해 연장되는 제1 트렌치와, 상기 제2 모서리를 향해 연장되는 제2 트렌치를 포함하고, 상기 제1 트렌치와 상기 제2 트렌치는 서로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 제1 모서리 및 제2 모서리와, 상기 제1 모서리 및 상기 제2 모서리를 연결하는 변을 포함하고, 상기 트렌치 구조체는 방사형 트렌치와, 평행 트렌치를 포함하고, 상기 방사형 트렌치는 상기 제1 반도체 칩의 상기 제1 면에 방사형으로 형성되어 상기 제1 모서리 및 상기 제2 모서리를 향해 각각 연장되고, 상기 평행 트렌치는 상기 방사형 트렌치 사이에, 상기 제1 반도체 칩의 상기 제1 면의 상기 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 방사형 트렌치와, 상기 평행 트렌치는 서로 연결된다.
본 발명의 몇몇 실시예에서, 상기 평행 트렌치는 장측벽과 단측벽을 포함하고, 상기 평행 트렌치의 장측벽은 상기 제1 반도체 칩의 상기 제1 면의 상기 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고, 상기 트렌치 구조체는 상기 제1 변을 따라 형성되는 제1 트렌치와, 상기 제2 변을 따라 형성되는 제2 트렌치를 포함하고, 상기 제1 트렌치 및 상기 제2 트렌치는 각각 장측벽 및 단측벽을 포함하고, 상기 제1 트렌치의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 트렌치의 장측벽은 상기 제2 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 및 상기 제2 트렌치는 서로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 요철 패턴은 상기 제1 반도체 칩 내에 형성되는 제1 트렌치 및 제2 트렌치를 포함하고, 상기 제1 트렌치 및 상기 제2 트렌치는 각각 상기 제1 반도체 칩의 상기 제1 면의 중심 영역으로부터 상기 제1 반도체 칩의 상기 제1 면의 모서리를 향해 연장되고, 상기 모서리에서 멀어짐에 따라, 상기 제1 트렌치 및 상기 제2 트렌치 사이의 거리는 증가한다.
본 발명의 몇몇 실시예에서, 상기 제1 요철 패턴은 상기 제1 반도체 칩의 상기 제1 면으로부터 돌출된 돌출 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고, 상기 돌출 구조체는 상기 제1 변을 따라 연장되는 제1 돌출 패턴과, 상기 제2 변을 따라 연장되는 제2 돌출 패턴을 포함하고, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 장측벽과 단측벽을 포함하고, 상기 제1 돌출 패턴의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 돌출 패턴의 장측벽은 상기 제2 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 돌출 패턴과 상기 제2 돌출 패턴은 서로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 돌출 구조체는 상기 제1 변을 따라 연장되고, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴과 이격되는 제3 돌출 돌출을 더 포함하고, 상기 제3 돌출 패턴은 장측벽 및 단측벽을 포함하고, 상기 제3 돌출 패턴의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제3 돌출 패턴의 단측벽은 상기 제1 돌출 패턴의 단측벽과 마주본다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩은 관통 비아(TSV)를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제2 면 상에, 상기 제1 반도체 칩과 연결되는 제3 반도체 칩을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제2 면에 형성되는 제2 요철 패턴을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 관통 비아와, 서로 대향되는 제1 면 및 제2 면을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면에 형성되는 제1 요철 패턴; 상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 요철 패턴의 적어도 일부와 중첩되고, 서로 대향되는 제3 면 및 제4 면을 포함하는 제2 반도체 칩으로, 제2 반도체 칩은 제2 관통 비아를 포함하고, 상기 제3 면은 상기 제1 면과 마주보는 제2 반도체 칩; 및 상기 제2 반도체 칩의 상기 제4 면 상에, 관통 비아를 비포함하고, 상기 제2 반도체 칩과 연결되는 제3 반도체 칩을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩의 상기 제4 면에 형성되는 제2 요철 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 반도체 칩은 상기 제2 요철 패턴의 적어도 일부와 중첩된다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩의 상기 제3 면에 형성되는 제3 요철 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩의 측벽과, 상기 제3 반도체 칩의 측벽을 감싸는 고정재를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 고정재는 상기 제2 반도체 칩의 측벽의 적어도 일부를 감싸는 제1 고정막과, 상기 제3 반도체 칩의 측벽의 적어도 일부를 감싸는 제2 고정막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 고정막은 상기 제3 반도체 칩의 측벽과 비접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 관통 비아와, 상기 관통 비아와 연결되는 관통 비아 패드를 포함하는 제1 반도체 칩으로, 상기 관통 비아 패드는 상기 제1 반도체 칩의 제1 면 상에 형성되는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면과 대향되는 제2 면 상에, 상기 제1 반도체 칩과 연결되는 연결 단자; 상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩과 연결되는 제2 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이를 채우고, 상기 제2 반도체 칩의 둘레를 따라 형성되는 고정막; 및 상기 제1 반도체 칩의 상기 제1 면에, 상기 제1 반도체 칩 내에 형성되고, 상기 제1 반도체 칩의 상기 제1 면의 중심 영역으로부터 상기 제1 반도체 칩의 상기 제1 면의 모서리를 향해 연장되는 방사형 트렌치를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 상기 방사형 트렌치의 적어도 일부와 중첩된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고, 상기 제1 변을 따라 형성되는 제1 평행 트렌치와, 상기 제2 변을 따라 형성되는 제2 평행 트렌치를 더 포함하고, 상기 제1 평행 트렌치 및 상기 제2 평행 트렌치는 각각 장측벽 및 단측벽을 포함하고, 상기 제1 평행 트렌치의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 평행 트렌치의 장측벽은 상기 제2 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고, 상기 제1 변을 따라 연장되는 제1 돌출 패턴과, 상기 제2 변을 따라 연장되는 제2 돌출 패턴을 더 포함하고, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 장측벽과 단측벽을 포함하고, 상기 제1 돌출 패턴의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 돌출 패턴의 장측벽은 상기 제2 변을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 상기 제2 반도체 칩과 전체적으로 중첩된다.
본 발명의 몇몇 실시예에서, 상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 서로 비연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 제1 반도체 칩의 제2 면에 형성된 제1 요철 패턴을 설명하기 위한 도면이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 도 10의 B - B를 따라서 절단한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19a 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 제조하는 과정 중 반도체 칩을 고정하는 단계를 설명하기 위한 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치가 실장 기판에 실장된 예시적인 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 패키지 온 패키지(POP, Package On Package)의 예시적인 도면이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 예시적인 도면이다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 제1 반도체 칩의 제2 면에 형성된 제1 요철 패턴을 설명하기 위한 도면이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다.
참고적으로, 도 1에 도시된 제1 요철 패턴은 설명을 위한 개념적인 표시일 뿐이다.
도 1 내지 도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 반도체 칩(100)과, 제2 반도체 칩(200)과, 제1 요철 패턴(110)을 포함한다.
제1 반도체 칩(100) 및/또는 제2 반도체 칩(200)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다.
제1 반도체 칩(100) 및/또는 제2 반도체 칩(200)이 로직 칩일 경우, 제1 반도체 칩(100) 및/또는 제2 반도체 칩(200)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다.
제1 반도체 칩(100) 및/또는 제2 반도체 칩(200)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
또는, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 중 하나는 로직 칩이고, 다른 하나는 메모리 칩일 수도 있다.
제1 반도체 칩(100)은 서로 대향되는 제1 면(101)과 제2 면(102)을 포함할 수 있다. 제1 반도체 칩(100)은 제1 액티브 영역(105)을 포함할 수 있다.
제1 액티브 영역(105)은 제1 반도체 칩의 제1 면(101)에 형성될 수 있다. 제1 액티브 영역(105)은 트랜지스터, 다이오드 등의 회로 패턴 및 이를 전기적으로 연결하는 배선 구조체가 형성된 영역일 수 있다.
제1 반도체 칩(100)은 제1 관통 비아(Through Silicon Via)(120)를 포함할 수 있다. 제1 관통 비아(120)는 제1 반도체 칩의 제2 면(102)과 제1 반도체 칩의 제1 면(101) 사이에 연장될 수 있다.
도 1에서, 제1 관통 비아(120)는 제1 반도체 칩(100)을 전체적으로 관통하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 관통 비아(120)가 FEOL(front end of line) 공전 전에 형성되는지, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되는지, 아니면 BEOL(Back end of line) 공정 중 또는 후에 형성되는지에 따라, 제1 관통 비아(120)가 연장되는 모양이 상이할 수 있다.
또한, 도 1에서, 제1 반도체 칩(100) 내에 제1 관통 비아(120)는 3개 형성된 것으로 도시하였지만, 설명의 편이를 위한 것을 뿐, 이에 제한되는 것은 아니다.
제1 하부 패드(121)는 제1 반도체 칩의 제1 면(101)에 형성되고, 제1 상부 패드(122)는 제1 반도체 칩의 제2 면(102)에 형성될 수 있다. 제1 하부 패드(121)는 제1 액티브 영역(105)에 포함된 배선 구조체와 연결될 수 있고, 제1 상부 패드(122)는 제1 관통 비아(120)와 연결될 수 있다. 제1 상부 패드(122)는 관통 비아 패드일 수 있다.
제1 연결 단자(125)는 제1 하부 패드(121)와 연결될 수 있다. 제1 연결 단자(125)는 제1 반도체 칩(100)을 다른 반도체 칩 또는 실장 기판 등과 전기적으로 연결하는 역할을 할 수 있다.
제1 연결 단자(125)는 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니다. 제1 연결 단자(125)는 필라(pillar)와 솔더 볼이 결합된 솔더 범프 타입일 수 있음은 물론이다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩의 제2 면(102) 상에 배치되고, 제1 반도체 칩(100)과 연결될 수 있다.
제2 반도체 칩(200)은 서로 대향되는 제1 면(201)과 제2 면(202)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 액티브 영역(205)을 포함할 수 있다. 제2 반도체 칩의 제1 면(201)은 제1 반도체 칩의 제2 면(102)과 마주할 수 있다.
제2 액티브 영역(205)은 제2 반도체 칩의 제1 면(201)에 형성될 수 있다. 제2 액티브 영역(205)은 트랜지스터, 다이오드 등의 회로 패턴 및 이를 전기적으로 연결하는 배선 구조체가 형성된 영역일 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100)과 달리, 관통 비아를 포함하지 않을 수 있다.
제2 하부 패드(221)는 제2 반도체 칩의 제1 면(201)에 형성될 수 있다. 제2 반도체 칩(200)은 플립칩 형태로 제1 반도체 칩(100)과 연결될 수 있다. 제2 하부 패드(221)는 제2 액티브 영역(205)에 포함된 배선 구조체와 연결될 수 있다.
제2 연결 단자(225)는 제2 하부 패드(221)와 연결될 수 있다. 제2 연결 단자(225)는 제2 반도체 칩(200)과 제1 반도체 칩(100)을 전기적으로 연결하는 역할을 할 수 있다.
제2 연결 단자(225)는 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니고, 필라(pillar)와 솔더 볼이 결합된 솔더 범프 형태일 수 있다. 예를 들어, 제2 연결 단자(225)는 마이크로 범프(micro bump)일 수 있다.
제1 고정막(130)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 형성될 수 있다. 제1 고정막(130)은 제1 반도체 칩의 제2 면(102)과 제2 반도체 칩의 제1 면(201) 사이에 형성될 수 있다.
제1 고정막(130)은 제2 반도체 칩(200)의 측벽의 적어도 일부를 덮을 수 있다. 제1 고정막(130)은 도 19b에서 도시된 것과 같이, 제2 반도체 칩(200)의 둘레를 따라 형성될 수 있다.
제1 고정막(130)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 공간을 채우고, 제2 연결 단자(225)를 감싸고 있다. 제1 고정막(130)은 예를 들어, 비전도성 필름(NCF, Non Conductive Film)을 포함하거나, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드(silicone hybrid) 물질을 포함할 수 있다.
제1 요철 패턴(110)은 제1 반도체 칩의 제2 면(102)에 형성될 수 있다. 제1 요철 패턴(110)은 제1 반도체 칩의 제2 면(102)에 형성된 음각 패턴 및/또는 양각 패턴을 포함할 수 있다.
도 1 내지 도 3에서, 제1 요철 패턴(110)은 음각 패턴인 트렌치 구조체(110t)를 포함할 수 있다. 좀 더 구체적으로, 제1 요철 패턴(110)은 제1 반도체 칩의 제1 면(101)에, 제1 반도체 칩(100) 내에 형성되는 트렌치 구조체(110t)를 포함할 수 있다.
트렌치 구조체(110t)는 제2 반도체 칩(200)과 중첩될 수 있다. 좀 더 구체적으로, 트렌치 구조체(110t)의 적어도 일부는 제2 반도체 칩(200)과 수직적으로 중첩될 수 있다.
다르게 말하면, 제2 반도체 칩(200)은 트렌치 구조체(110t)의 적어도 일부 즉, 제1 요철 패턴(110)의 적어도 일부와 중첩될 수 있다. 즉, 도 2에서 도시된 것과 달리, 트렌치 구조체(110t)를 포함하는 제1 요철 패턴(110)은 전체적으로 제2 반도체 칩(200)과 중첩되는 제1 반도체 칩의 제2 면(102)에 형성될 수 있다.
도 2를 이용하여, 트렌치 구조체(110t)에 대해 설명한다.
트렌치 구조체(110t)는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)를 포함할 수 있다. 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)의 적어도 일부는 제2 반도체 칩(200)과 수직적으로 중첩될 수 있다.
좀 더 구체적으로, 제1 반도체 칩의 제2 면(102)은 서로 마주보는 제1 변(102a) 및 제2 변(102b)를 포함할 수 있다. 또한, 제1 반도체 칩의 제2 면(102)은 제1 변(102a) 및 제2 변(102b)가 서로 만나서 정의되는 제1 내지 제4 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 포함할 수 있다. 다르게 설명하면, 제1 반도체 칩의 제2 면(102)의 인접하는 제1 내지 제4 모서리(102c_1, 102c_2, 102c_3, 102c_4)을 연결하여 제1 변(102a) 또는 제2 변(102b)이 정의될 수 있다.
각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
여기서, 트렌치가 모서리를 향해 연장된다는 것은 트렌치가 정확히 모서리를 향해 연장되는 것뿐만 아니라, 모서리 근처를 향해 연장되는 것도 포함하는 의미이다. 또한, 트렌치가 모서리를 향해 연장되는지 여부는 본 발명의 기술 분야에 속하는 통상의 기술자가 쉽게 구별할 수 있다.
각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 장측벽(111a) 및 단측벽(111b)를 포함할 수 있다. 이 때, 본 발명의 기술 분야에 속하는 통상의 기술자는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4) 각각의 장측벽(111a) 및 단측벽(111b)를 쉽게 구별할 수 있다.
제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)의 각각의 장측벽(111a)은 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 제1 반도체 칩의 제2 면(102)의 제1 반도체 칩(100) 내에 방사형으로 형성될 수 있다. 예를 들어, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 중심으로 방사형으로 배치될 수 있다. 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)으로부터 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
도 2에서, 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)은 제1 상부 패드(122)가 모여 있는 영역인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 상부 패드(122)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)뿐만 아니라, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4) 사이에도 형성될 수 있음은 물론이다. 다만, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)를 포함하는 트렌치 구조체(110t)는 제1 상부 패드(122)와 이격되어 형성되어야 한다.
도 2에서 도시된 것과 달리, 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)은 제1 반도체 칩의 제2 면(102)의 기하학적 중심점을 포함하고, 면적을 갖는 임의의 영역일 수도 있다. 본 발명의 기술 분야에 속하는 통상의 기술자는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 쉽게 정의할 수 있다.
도 3에서, 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향하는 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 서로 연결되지 않을 수 있다.
예를 들어, 서로 인접하는 제1 반도체 칩의 제2 면(102)의 제1 및 제2 모서리(102c_1, 102c_2)를 향해 연장되는 제1 방사형 트렌치(111_1, 111_2)는 서로 연결되지 않을 수 있다.
하지만, 도 2에서 도시된 것과 달리, 서로 인접하는 제1 반도체 칩의 제2 면(102)의 제1 및 제2 모서리(102c_1, 102c_2)를 향해 연장되는 제1 방사형 트렌치(111_1, 111_2)는 연결되고, 서로 인접하는 제1 반도체 칩의 제2 면(102)의 제3 및 제4 모서리(102c_3, 102c_4)를 향해 연장되는 제1 방사형 트렌치(111_3, 111_4)는 연결될 수 있다. 이 때, 제1 방사형 트렌치의 일부(111_1, 111_2)와, 제1 방사형 트렌치의 나머지(111_3, 111_4)는 서로 연결되지 않을 수 있다.
즉, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4))는 V자 형태의 두 개의 트렌치를 포함할 수도 있다.
제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4))는 제1 반도체 칩의 제2 면(102)에 대칭적으로 형성될 수 있다. 즉, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4))는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)의 위와 아래에 대칭적으로 형성되거나, 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)의 좌와 우에 대칭적으로 형성될 수 있다.
여기에서, 대칭적으로 형성된다는 것은 정확히 대칭되는 모양으로 형성되는 것뿐만 아니라, 위치적으로 대칭되는 영역에 형성되는 것을 포함하는 의미이다.
예를 들어, 임의의 평면에 1 내지 4 분면을 정의한다. 이 때, 제1 패턴이 제1 분면에 형성되어 있고, 제2 패턴이 제2 분면에 제1 패턴과 유사한 모양으로 형성되어 있다고 가정한다. 이 때, 제2 패턴이 형성된 위치가 제1 패턴이 형성된 위치와 정확히 대칭되지 않는다고 하여도, 제2 패턴은 제1 패턴과 대칭적으로 형성된 것으로 볼 수 있다.
도 3에서, 제1 반도체 칩의 제2 면(102)은 평평하고 매끄러운 면인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 반도체 칩의 제2 면(102)은 도 3에서 도시된 것과 달리 거칠기를 가질 수 있다.
하지만, 제1 반도체 칩의 제2 면(102)이 거칠기를 갖는다고 하여도, 본 발명의 기술 분야에 속하는 통상의 기술자는 제1 반도체 칩의 제2 면(102)이 갖는 거칠기와 트렌치 구조체(110t)를 구별할 수 있다.
제조 공정 중, 제1 요철 패턴(110)은 제1 반도체 칩(100)과 제2 반도체 칩(200)를 고정하는 제1 고정막(130)의 흐름을 조절할 수 있다.
제1 고정막(130)의 흐름을 조절하여, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 사이에, 제1 고정막(130)이 채워지지 않는 부분이 발생하지 않도록 할 수 있다. 또한, 제1 고정막(130)의 흐름을 조절하여, 제1 고정막(130)이 제1 반도체 칩의 제2 면(102)을 과도하게 덮는 것을 방지할 수도 있다. 이에 대한 설명은 도 19a 내지 도 20을 이용하여 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고로, 도 4는 도 1의 제1 반도체 칩의 제2 면에 형성된 제1 요철 패턴을 설명하기 위한 도면이다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 트렌치 구조체(110t)는 제2 방사형 트렌치(112)를 더 포함할 수 있다.
제2 방사형 트렌치(112)는 서로 인접하는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4) 사이에 형성될 수 있다. 각각의 제2 방사형 트렌치(112)의 적어도 일부는 제2 반도체 칩(200)과 수직적으로 중첩될 수 있다.
제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4) 및 제2 방사형 트렌치(112)는 제1 반도체 칩의 제2 면(102)의 제1 반도체 칩(100) 내에 방사형으로 형성될 수 있다. 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4) 및 제2 방사형 트렌치(112)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 중심으로 방사형으로 배치될 수 있다.
제2 방사형 트렌치(112)는 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)가 아닌 제1 변(102a) 또는 제2 변(102b)를 향해 연장될 수 있다.
각각의 제2 방사형 트렌치(112)는 장측벽(112a) 및 단측벽(112b)를 포함할 수 있다. 제2 방사형 트렌치(112)의 각각의 장측벽(112a)은 제1 반도체 칩의 제2 면(102)의 제1 변(102a) 또는 제2 변(102b)를 향해 연장될 수 있다.
도 4에서, 제1 반도체 칩의 제2 면(102)의 제1 변(102a)를 향해 연장되는 제2 방사형 트렌치(112)의 개수는 제1 반도체 칩의 제2 면(102)의 제2 변(102b)를 향해 연장되는 제2 방사형 트렌치(112)의 개수와 다른 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 제1 반도체 칩의 제2 면(102)의 제1 변(102a)를 향해 연장되는 제2 방사형 트렌치(112)는 3개이고, 제1 반도체 칩의 제2 면(102)의 제2 변(102b)를 향해 연장되는 제2 방사형 트렌치(112)는 1개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
덧붙여, 도 4에서 도시된 것과 달리, 제1 모서리(102c_1)를 향해 연장되는 제1 방사형 트렌치(111_1) 및 제2 모서리(102c_2)를 향해 연장되는 제1 방사형 트렌치(111_2) 사이, 및 제3 모서리(102c_3)를 향해 연장되는 제1 방사형 트렌치(111_3) 및 제4 모서리(102c_4)를 향해 연장되는 제1 방사형 트렌치(111_4) 사이에만 제2 방사형 트렌치(112)가 형성될 수도 있다.
이와 반대로, 제1 모서리(102c_1)를 향해 연장되는 제1 방사형 트렌치(111_1) 및 제4 모서리(102c_4)를 향해 연장되는 제1 방사형 트렌치(111_4) 사이, 및 제2 모서리(102c_2)를 향해 연장되는 제1 방사형 트렌치(111_2) 및 제3 모서리(102c_3)를 향해 연장되는 제1 방사형 트렌치(111_3) 사이에만 제2 방사형 트렌치(112)가 형성될 수도 있다.
제2 방사형 트렌치(112)는 제1 반도체 칩의 제2 면(102)에 대칭적으로 형성될 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고로, 도 5는 도 1의 제1 반도체 칩의 제2 면에 형성된 제1 요철 패턴을 설명하기 위한 도면이다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 트렌치 구조체(110t)는 제1 평행 트렌치(113)를 더 포함할 수 있다.
제1 평행 트렌치(113)는 제1 모서리(102c_1)를 향해 연장되는 제1 방사형 트렌치(111_1) 및 제4 모서리(102c_4)를 향해 연장되는 제1 방사형 트렌치(111_4) 사이, 및 제2 모서리(102c_2)를 향해 연장되는 제1 방사형 트렌치(111_2) 및 제3 모서리(102c_3)를 향해 연장되는 제1 방사형 트렌치(111_3) 사이에 형성될 수 있다.
제1 평행 트렌치(113)는 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
좀 더 구체적으로, 제1 평행 트렌치(113)는 장측벽(113a) 및 단측벽(113b)를 포함할 수 있다. 제1 평행 트렌치의 장측벽(113a)은 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
제1 평행 트렌치(113)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 사이에 두고 형성될 수 있다. 또한, 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장되는 각각의 제1 평행 트렌치의 장측벽(113a)은 서로 마주볼 수 있다.
제1 평행 트렌치(113)는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)와 연결되지 않을 수 있다. 즉, 제1 평행 트렌치(113)는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)와 이격되어 형성될 수 있다.
제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)의 폭은 장측벽(111a) 사이의 제1 폭(W1)이고, 제1 평행 트렌치(113)의 폭은 장측벽(113a) 사이의 제2 폭(W2)일 수 있다.
도 5에서, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)의 폭(W1)은 제1 평행 트렌치(113)의 폭(W2)와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)의 폭(W1)은 제1 평행 트렌치(113)의 폭(W2)과 다를 수 있음은 물론이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 트렌치 구조체(110t)는 제2 평행 트렌치(114)를 더 포함할 수 있다.
제2 평행 트렌치(114)는 제1 모서리(102c_1)를 향해 연장되는 제1 방사형 트렌치(111_1) 및 제2 모서리(102c_2)를 향해 연장되는 제1 방사형 트렌치(111_2) 사이, 및 제2 모서리(102c_2)를 향해 연장되는 제1 방사형 트렌치(111_2) 및 제4 모서리(102c_4)를 향해 연장되는 제1 방사형 트렌치(111_4) 사이에 형성될 수 있다.
제2 평행 트렌치(114)는 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장될 수 있다.
좀 더 구체적으로, 제2 평행 트렌치(114)는 장측벽(114a) 및 단측벽(114b)를 포함할 수 있다. 제2 평행 트렌치의 장측벽(114a)은 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장될 수 있다.
제2 평행 트렌치(114)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 사이에 두고 형성될 수 있다. 또한, 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장되는 각각의 제2 평행 트렌치의 장측벽(114a)은 서로 마주볼 수 있다.
제2 평행 트렌치(114)는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)와 연결되지 않을 수 있다. 즉, 제1 평행 트렌치(113)는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)와 이격되어 형성될 수 있다.
또한, 제2 평행 트렌치(114)는 제1 평행 트렌치(113)와 이격되어 형성될 수 있다.
제1 평행 트렌치의 단측벽(113b)과 제2 평행 트렌치의 단측벽(114b) 사이에, 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)가 제1 반도체 칩의 제2 면(102)의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 제1 평행 트렌치(113)와 연결될 수 있다.
도 7에서, 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)의 위 및 아래에 형성된 트렌치 구조체(110t)는 예를 들어, H자 형태를 가는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 예를 들어, 제1 평행 트렌치(113)는 제1 모서리(102c_1)를 향해 연장되는 제1 방사형 트렌치(111_1) 및 제4 모서리(102c_4)를 향해 연장되는 제1 방사형 트렌치(111_4) 사이에 형성된 제1 평행 트렌치(113)는 각각의 제1 방사형 트렌치(111_1, 111_4)의 종단 부분과 연결될 수도 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고로, 도 8은 도 1의 제1 반도체 칩의 제2 면에 형성된 제1 요철 패턴을 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 트렌치 구조체(110t)는 보조 방사형 트렌치(115)을 더 포함할 수 있다.
보조 방사형 트렌치(115)은 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)에 인접하여 형성될 수 있다.
보조 방사형 트렌치(115)는 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
보조 방사형 트렌치(115)는 장측벽(115a) 및 단측벽(115b)를 포함할 수 있다. 보조 방사형 트렌치의 장측벽(115a)은 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
보조 방사형 트렌치(115)는 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)으로부터 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장되는 방사형 트렌치는 복수개일 수 있다.
보조 방사형 트렌치(115)는 인접하는 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)와 평행하게 형성되지 않을 수 있다.
예를 들어, 제1 모서리(102c_1)을 향해 연장되는 제1 방사형 트렌치(111_1)과, 보조 방사형 트렌치(115) 사이의 거리는 제1 모서리(102c_1)에서 멀어짐에 따라 변할 수 있다. 좀 더 구체적으로, 제1 모서리(102c_1)에서 멀어짐에 따라, 제1 방사형 트렌치(111_1)와 제1 방사형 트렌치(111_1)에 인접하는 보조 방사형 트렌치(115) 사이의 거리는 증가할 수 있다.
다르게 설명하면, 제1 모서리(102c_1)을 향해 연장되는 제1 방사형 트렌치(111_1)과, 보조 방사형 트렌치(115)는 제1 모서리(102c_1)를 향해 수렴되는 모양을 가질 수 있다.
도 8에서, 각각의 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)에 인접하여 형성되는 보조 방사형 트렌치(115)은 2개인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장되는 제1 방사형 트렌치(111_1, 111_2, 111_3, 111_4)는 형성되지 않는다.
트렌치 구조체(110t)는 제1 평행 트렌치(113)와 제2 평행 트렌치(114)를 포함할 수 있다. 제1 평행 트렌치(113) 및 제2 평행 트렌치(114)는 제1 반도체 칩의 제2 면(102)의 둘레를 따라서 형성될 수 있다.
제1 평행 트렌치(113) 및 제2 평행 트렌치(114)는 서로 연결되지 않을 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 도 10의 B - B를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 양각 패턴인 돌출 구조체(110p)를 포함할 수 있다. 돌출 구조체(110p)는 제1 반도체 칩의 제2 면(102)으로부터 돌출될 수 있다.
돌출 구조체(110p)는 제2 반도체 칩(200)과 중첩될 수 있다. 좀 더 구체적으로, 돌출 구조체(110p) 적어도 일부는 제2 반도체 칩(200)과 수직적으로 중첩될 수 있다.
다르게 말하면, 제2 반도체 칩(200)은 돌출 구조체(110p)의 적어도 일부 즉, 제1 요철 패턴(110)의 적어도 일부와 중첩될 수 있다.
돌출 구조체(110p)는 제1 돌출 패턴(116)과 제2 돌출 패턴(117)을 포함할 수 있다.
제1 돌출 패턴(116)은 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장되고, 제2 돌출 패턴(117)은 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장될 수 있다.
제1 돌출 패턴(116)은 장측벽(116a) 및 단측벽(116b)을 포함할 수 있다. 제1 돌출 패턴의 장측벽(116a)은 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
제1 돌출 패턴(116)은 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 사이에 두고 형성될 수 있다. 또한, 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장되는 각각의 제1 돌출 패턴의 장측벽(116a)은 서로 마주볼 수 있다.
제2 돌출 패턴(117)은 장측벽(117a) 및 단측벽(117b)을 포함할 수 있다. 제2 돌출 패턴의 장측벽(117a)은 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장될 수 있다.
제2 돌출 패턴(117)은 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)을 사이에 두고 형성될 수 있다. 또한, 제1 반도체 칩의 제2 면(102)의 제1 변(102a)을 따라 연장되는 각각의 제2 돌출 패턴의 장측벽(117a)은 서로 마주볼 수 있다.
제1 돌출 패턴(116)과 제2 돌출 패턴(117)은 연결되지 않을 수 있다. 즉, 제1 돌출 패턴(116)과 제2 돌출 패턴(117)은 이격되어 형성될 수 있다.
도 11에서, 돌출 구조체(110p)가 형성됨으로써, 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)도 돌출 구조체(110p)와 같이 제1 반도체 칩의 제2 면(102)으로부터 돌출될 수 있다.
도 10에서 도시된 것과 달리, 돌출 구조체(110p)는 제1 돌출 패턴(116) 또는 제2 돌출 패턴(117) 중 하나만을 포함할 수도 있다.
또한, 돌출 구조체(110p)는 전체적으로 제2 반도체 칩(200)과 수직적으로 중첩될 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 10 및 도 11을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 돌출 패턴(116)은 복수개의 서브 돌출 패턴(116_1, 116_2)를 포함할 수 있다. 즉, 제1 돌출 패턴(116)은 제1 서브 돌출 패턴(116_1)과, 제2 서브 돌출 패턴(116_2)를 포함할 수 있다.
제1 서브 돌출 패턴(116_1)과, 제2 서브 돌출 패턴(116_2)는 서로 간에 이격되어 있을 수 있다.
제1 서브 돌출 패턴(116_1)과, 제2 서브 돌출 패턴(116_2)은 각각 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
제1 서브 돌출 패턴의 장측벽(116_1a) 및 제2 서브 돌출 패턴의 장측벽(116_2a)는 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
또한, 제1 서브 돌출 패턴의 단측벽(116_1b) 및 제2 서브 돌출 패턴의 단측벽(116_2b)는 서로 마주볼 수 있다.
도 12에서, 제1 돌출 패턴(116)은 3개의 서브 돌출 패턴을 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 12에서 도시된 것과 달리, 제2 돌출 패턴(117)도 복수의 서브 돌출 패턴을 포함할 수 있음은 물론이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 10 및 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 트렌치 구조체(110t)와 돌출 구조체(110p)를 포함할 수 있다.
도 13에서, 돌출 구조체(110p)에 관한 설명은 도 10 및 도 11을 이용하여 설명한 것과 실질적으로 동일할 수 있으므로, 생략한다.
트렌치 구조체(110t)는 제1 반도체 칩의 제2 면(102)의 각각의 모서리(102c_1, 102c_2, 102c_3, 102c_4)를 향해 연장될 수 있다.
도 1 내지 도 13에서, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 음각 패턴인 트렌치 구조체(110t)를 포함할 수도 있고, 양각 패턴인 돌출 구조체(110p)를 포함할 수도 있고, 트렌치 구조체(110t) 및 돌출 구조체(110p)를 모두 포함할 수도 있다.
또한, 도 1 내지 도 13에서, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 제1 반도체 칩의 제2 면(102)에 대칭적으로 형성될 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 제1 반도체 칩의 제2 면(102)의 중심 영역(102r)의 일측에 형성되고, 타측에 형성되지 않을 수 있다.
도 14에서, 제1 요철 패턴(110)은 돌출 구조체(110p)를 포함할 수 있다. 좀 더 구체적으로, 돌출 구조체(110p)는 제1 돌출 패턴(116)을 포함할 수 있다.
제1 반도체 칩의 제2 면(102)의 중심 영역(102r)의 일측에만 형성된 제1 돌출 패턴의 장측벽(116a)은 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 따라 연장될 수 있다.
도 15에서, 제1 요철 패턴(110)은 트렌치 구조체(110t)를 포함할 수 있다. 좀 더 구조체적으로, 제1 요철 패턴(110)은 제3 방사형 트렌치(118)를 포함할 수 있다.
제3 방사형 트렌치(118)는 제1 반도체 칩의 제2 면(102)의 제2 변(102b)을 향해 연장될 수 있다. 이 때, 제3 방사형 트렌치(118)의 장측벽은 제1 반도체 칩의 제2 면(102)의 제1 변(102a)와 나란할 수 있다.
도 14 및 도 15에서, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 요철 패턴(110)은 제1 반도체 칩의 제2 면(102)에 대칭적으로 형성될 수 있다. 도 14 및 도 15에서 도시된 모양은 예시적인 모양일 뿐, 본 발명은 이에 제한되는 것은 아니다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 반도체 칩(300)을 더 포함할 수 있다.
또한, 제2 반도체 칩(200)은 제2 관통 비아(220)를 포함할 수 있다. 제2 관통 비아(220)는 제2 반도체 칩의 제2 면(202)과 제2 반도체 칩의 제1 면(201) 사이에 연장될 수 있다.
도 16에서, 제2 관통 비아(220)는 제2 반도체 칩(200)을 전체적으로 관통하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 16에서, 제2 반도체 칩(200) 내에 제2 관통 전극(220)은 3개 형성된 것으로 도시하였지만, 설명의 편이를 위한 것을 뿐, 이에 제한되는 것은 아니다.
제2 상부 패드(222)는 제2 반도체 칩의 제2 면(202)에 형성될 수 있다. 제2 상부 패드(222)는 제2 관통 비아(220)와 연결될 수 있다. 제2 상부 패드(222)는 관통 비아 패드일 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 배치될 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩의 제2 면(202) 상에 배치되고, 제2 반도체 칩(200)과 연결될 수 있다.
제3 반도체 칩(300)은 서로 대향되는 제1 면(301)과 제2 면(302)을 포함할 수 있다. 제3 반도체 칩(300)은 제3 액티브 영역(305)을 포함할 수 있다. 제3 반도체 칩의 제1 면(301)은 제2 반도체 칩의 제2 면(202)과 마주할 수 있다.
제3 액티브 영역(305)은 제3 반도체 칩의 제1 면(301)에 형성될 수 있다. 제3 액티브 영역(305)은 트랜지스터, 다이오드 등의 회로 패턴 및 이를 전기적으로 연결하는 배선 구조체가 형성된 영역일 수 있다.
제3 반도체 칩(300)은 제1 반도체 칩(100) 및 제2 반도체 칩(200)과 달리, 관통 비아를 포함하지 않을 수 있다.
제3 하부 패드(321)는 제3 반도체 칩의 제1 면(301)에 형성될 수 있다. 제3 하부 패드(321)는 제3 액티브 영역(305)에 포함된 배선 구조체와 연결될 수 있다.
제3 연결 단자(325)는 제3 하부 패드(321)와 연결될 수 있다. 제3 연결 단자(325)는 제3 반도체 칩(300)과 제2 반도체 칩(200)을 전기적으로 연결하는 역할을 할 수 있다.
제3 연결 단자(325)는 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니고, 필라(pillar)와 솔더 볼이 결합된 솔더 범프 형태일 수 있다. 예를 들어, 제2 연결 단자(225)는 마이크로 범프(micro bump)일 수 있다.
제3 반도체 칩(300)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다.
제2 고정막(230)은 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 형성될 수 있다. 제2 고정막(230)은 제2 반도체 칩의 제2 면(202)과 제3 반도체 칩의 제1 면(301) 사이에 형성될 수 있다.
제2 고정막(230)은 제2 반도체 칩(200)의 측벽의 적어도 일부를 덮을 수 있다. 제2 고정막(130)은 제3 반도체 칩(300)의 둘레를 따라 형성될 수 있다.
제2 고정막(230)은 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 공간을 채우고, 제3 연결 단자(325)를 감싸고 있다. 제2 고정막(230)은 예를 들어, 비전도성 필름(NCF, Non Conductive Film)을 포함하거나, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드(silicone hybrid) 물질을 포함할 수 있다.
제1 반도체 칩의 제2 면(102) 상의 제1 고정막(130) 및 제2 고정막(230)은 제2 반도체 칩(200)의 측벽과 제3 반도체 칩(300)의 측벽을 감싸는 고정재일 수 있다. 이 때, 제1 고정막(130)은 제2 반도체 칩(200)의 적어도 일부는 감쌀 수 있지만, 제3 반도체 칩(300)의 측벽과 접촉하지 않는다.
제2 반도체 칩의 제1 면(201)과, 제2 반도체 칩의 제2 면(202)과, 제3 반도체 칩의 제1 면(301)에, 제1 반도체 칩의 제2 면(102)에 형성된 제1 요철 패턴(110)과 같은 요철 패턴이 형성되지 않을 수 있다.
즉, 관통 비아를 포함하는 2개의 반도체 칩(100, 200)이 적층된 반도체 장치에서, 제1 반도체 칩(100)에는 요철 패턴이 형성되고, 제2 반도체 칩(200)에는 요철 패턴이 형성되지 않을 수 있다.
덧붙여, 도 16은 3개의 반도체 칩이 적층되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 관통 비아를 포함하는 3개 이상의 반도체 칩이 적층될 수 있다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 요철 패턴(210)을 더 포함할 수 있다.
제2 요철 패턴(210)은 제2 반도체 칩의 제2 면(202)에 형성될 수 있다. 제2 요철 패턴(210)은 제2 반도체 칩의 제2 면(202)에 형성된 음각 패턴 및/또는 양각 패턴을 포함할 수 있다. 제3 반도체 칩(300)은 제2 요철 패턴(210)의 적어도 일부와 중첩될 수 있다.
제2 요철 패턴(210)에 관한 설명은 도 1 내지 도 15를 이용하여 설명한 제1 요철 패턴(110)에 관한 설명과 유사할 수 있으므로, 이하 생략한다.
도 17에서 도시된 것과 달리, 제1 반도체 칩의 제2 면(102)에 제1 요철 패턴(110)이 형성되지 않고, 제2 반도체 칩의 제2 면(202)에만 제2 요철 패턴(210)이 형성될 수도 있다.
도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 요철 패턴(210) 및 제3 요철 패턴(240)을 더 포함할 수 있다.
제2 요철 패턴(210)은 제2 반도체 칩의 제2 면(202)에 형성될 수 있다. 제3 요철 패턴(240)은 제2 반도체 칩의 제1 면(201)에 형성될 수 있다. 즉, 제2 반도체 칩의 제1 면(201) 및 제2 면(202)에 모두 요철 패턴이 형성될 수도 있다.
제2 요철 패턴(210)은 제2 반도체 칩의 제2 면(202)에 형성된 음각 패턴 및/또는 양각 패턴을 포함할 수 있다. 제3 반도체 칩(300)은 제2 요철 패턴(210)의 적어도 일부와 중첩될 수 있다.
제3 요철 패턴(240)은 제2 반도체 칩의 제1 면(201)에 형성된 음각 패턴 및/또는 양각 패턴을 포함할 수 있다.
제2 요철 패턴(210) 및 제3 요철 패턴(240)에 관한 설명은 도 1 내지 도 15를 이용하여 설명한 제1 요철 패턴(110)에 관한 설명과 유사할 수 있으므로, 이하 생략한다.
도 18에서 도시된 것과 달리, 제3 반도체 칩의 제1 면(301)에도 요철 패턴이 형성될 수도 있다. 또한, 제1 반도체 칩의 제2 면(102)에 제1 요철 패턴(110)이 형성되지 않을 수도 있다.
도 19a 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 제조하는 과정 중 반도체 칩을 고정하는 단계를 설명하기 위한 도면이다.
참고적으로, 도 19a 및 도 19b는 접착막을 이용하여 반도체 칩을 고정하는 경우를 나타내고, 도 20은 언더필재 등을 이용하여 반도체 칩을 고정하는 경우를 나타낸다.
또한, 도 19a 내지 도 20은 하나의 반도체 칩에 다른 하나의 반도체 칩을 고정하는 것을 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도 19a 및 도 19b는 제1 반도체 칩을 포함하는 기판에 제2 반도체 칩을 고정하는 경우의 일부만을 도시한 것일 수도 있다. 또한, 도 20은 제1 반도체 칩 상에 복수의 제2 반도체 칩이 연결된 후, 고정하는 경우를 도시한 것일 수도 있다.
도 19a에서, 제1 반도체 칩(100) 상에, 프리 고정막(130P)를 포함하는 제2 반도체 칩(200)을 위치시킨다.
이어서, 도 19b에서, 지면을 통과하는 방향으로 힘(F)을 가해줌으로써, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에, 제1 고정막(130)이 형성될 수 있다.
이 때, 제2 반도체 칩(200)에 가해주는 힘(F)에 의해 프리 고정막(130P)이 움직이는 방향(D)는 방사형일 수 있다. 즉, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서 프리 고정막(130P)는 모든 방향으로 움직이면서 제1 반도체 칩(100)과 제2 반도체 칩(200)을 고정하는 제1 고정막(130)이 될 수 있다.
이와 같은 경우, 프리 고정막(130P)이 움직이는 방향(D)이 방사형이므로, 제1 반도체 칩(100)에 형성된 제1 요철 패턴(도 2의 110)은 대칭적으로 형성될 필요가 있다. 제1 요철 패턴이 대칭적으로 형성됨으로써, 프리 고정막(130P)의 움직임을 균일하게 제어할 수 있기 때문이다.
이와 달리, 도 20에서, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 고정하기 위해 프리 고정막(130P)의 움직이는 방향(D)이 일방향일 수도 있다.
언더필재와 같은 프리 고정막(130P)가 제1 방향(M)으로 제공될 경우, 프리 고정막(130P)는 한쪽 방향으로만 흘러 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 고정막(130)이 형성될 수 있다.
이와 같은 경우, 프리 고정막(130P이 한쪽 방향으로 과도하게 움직이거나, 움직이지 않는 것을 방지하기 위해, 제1 요철 패턴이 비대칭적으로 형성될 수도 있다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치가 실장 기판에 실장한 예시적인 도면이다.
도 21을 참고하면, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 제1 실장 기판(400) 상에 순차적으로 적층될 수 있다.
제1 실장 기판(400)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다.
제1 연결 단자(125)는 제1 실장 기판(400)에 형성된 본딩 패드(401)과 연결될 수 있다.
본딩 패드(401)는 외부 장치와 연결되는 외부 단자와 전기적으로 연결될 수 있고, 제1 반도체 칩(100) 및 제2 반도체 칩(200)에 전기적 신호를 공급할 수 있다. 또는, 본딩 패드(401) 중 적어도 하나는 예를 들어, 그라운드 패드일 수 있고, 제1 실장 기판(400) 내의 접지라인과 전기적으로 연결될 수도 있다.
제4 연결 단자(402)는 제1 실장 기판(400)과 연결될 수 있다. 또한, 제3 고정막(330)은 제1 반도체 칩(100)과 제1 실장 기판(400) 사이에 형성되고, 제1 연결 단자(125)를 감쌀 수 있다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 패키지 온 패키지(POP, Package On Package)의 예시적인 도면이다.
상부 반도체 패키지(10)는 제1 관통 비아(120)을 포함하는 제1 반도체 칩(100)과, 제1 반도체 칩(200)과 연결된 제2 반도체 칩(200)을 포함할 수 있다.
또한, 상부 반도체 패키지(10)는 제1 반도체 칩(100)과 연결된 제1 실장 기판(400)을 포함할 수 있다.
하부 반도체 패키지(20)는 제2 실장 기판(500)과, 제2 실장 기판(500)과 연결된 제4 반도체 칩(50)을 포함할 수 있다.
상부 반도체 패키지(10)와 하부 반도체 패키지(20)는 예를 들어, 도전성의 범프에 의해 전기적으로 연결될 수 있다.
도 22에서, 상부 반도체 패키지(10)는 두 개의 반도체 칩을 포함하고, 하부 반도체 패키지(20)는 하나의 반도체 칩을 포함하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 22에서 도시된 것과 달리, 제1 관통 비아(120)을 포함하는 제1 반도체 칩(100)과, 제1 반도체 칩(200)과 연결된 제2 반도체 칩(200)은 상부 반도체 칩(10)이 아닌 하부 반도체 패키지(20)에 포함될 수도 있다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 패키지의 예시적인 도면이다.
도 23을 참고하면, 제1 관통 비아(120)을 포함하는 제1 반도체 칩(100)과, 제1 반도체 칩(200)과 연결된 제2 반도체 칩(200)은 인터포저(interposer) 기판(450)에 실장될 수 있다.
또한, 제4 반도체 칩(50)도 인터포저 기판(450)에 실장될 수 있다. 제1 반도체 칩(100)은 인터포저 기판(450)을 통해 제4 반도체 칩(50)과 전기적으로 연결될 수 있다.
제1 반도체 칩(100)과, 제2 반도체 칩(200)과, 제4 반도체 칩(50)이 실장된 인터포저 기판(450)은 제1 실장 기판(400)과 다시 연결될 수 있다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 반도체 장치를 포함하는 반도체 패키지는 신뢰성이 우수하므로, 반도체 패키지는 가혹한 조건에서 전자 장치(1000)를 사용하더라도 동작 신뢰성을 담보할 수 있다. 전자 장치는 도 24에 도시된 휴대폰에 한정되는 것이 아니며, 예를 들어, 모바일 전자 기기, 노트북 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 메모리 스틱, 메모리 카드 등 다양한 전자 기기를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300: 반도체 칩 110, 210, 240: 요철 패턴
110t: 트렌치 구조체 110p: 돌출 구조체
116, 117: 돌출 패턴 120, 220: 관통 비아
130, 230: 고정막 400: 실장 기판
111_1, 111_2, 111_3, 111_4, 112, 113, 114, 115, 118: 트렌치

Claims (20)

  1. 서로 대향되는 제1 면과 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면에 형성되는 제1 요철 패턴; 및
    상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩과 연결되고, 상기 제1 요철 패턴의 적어도 일부와 중첩되는 제2 반도체 칩을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 요철 패턴은 상기 제1 반도체 칩 내에 형성되는 트렌치 구조체를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 트렌치 구조체는 상기 제1 반도체 칩의 상기 제1 면에 방사형으로 배치되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 제1 모서리 및 제2 모서리와, 상기 제1 모서리 및 상기 제2 모서리를 연결하는 변을 포함하고,
    상기 트렌치 구조체는 방사형 트렌치와, 평행 트렌치를 포함하고,
    상기 방사형 트렌치는 상기 제1 반도체 칩의 상기 제1 면에 방사형으로 형성되어 상기 제1 모서리 및 상기 제2 모서리를 향해 각각 연장되고,
    상기 평행 트렌치는 상기 방사형 트렌치 사이에, 상기 제1 반도체 칩의 상기 제1 면의 상기 변을 따라 연장되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 방사형 트렌치와, 상기 평행 트렌치는 서로 연결되는 반도체 장치.
  6. 제4 항에 있어서,
    상기 평행 트렌치는 장측벽과 단측벽을 포함하고,
    상기 평행 트렌치의 장측벽은 상기 제1 반도체 칩의 상기 제1 면의 상기 변을 따라 연장되는 반도체 장치.
  7. 제2 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고,
    상기 트렌치 구조체는 상기 제1 변을 따라 형성되는 제1 트렌치와, 상기 제2 변을 따라 형성되는 제2 트렌치를 포함하고,
    상기 제1 트렌치 및 상기 제2 트렌치는 각각 장측벽 및 단측벽을 포함하고,
    상기 제1 트렌치의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 트렌치의 장측벽은 상기 제2 변을 따라 연장되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 요철 패턴은 상기 제1 반도체 칩 내에 형성되는 제1 트렌치 및 제2 트렌치를 포함하고,
    상기 제1 트렌치 및 상기 제2 트렌치는 각각 상기 제1 반도체 칩의 상기 제1 면의 중심 영역으로부터 상기 제1 반도체 칩의 상기 제1 면의 모서리를 향해 연장되고,
    상기 모서리에서 멀어짐에 따라, 상기 제1 트렌치 및 상기 제2 트렌치 사이의 거리는 증가하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 요철 패턴은 상기 제1 반도체 칩의 상기 제1 면으로부터 돌출된 돌출 구조체를 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고,
    상기 돌출 구조체는 상기 제1 변을 따라 연장되는 제1 돌출 패턴과, 상기 제2 변을 따라 연장되는 제2 돌출 패턴을 포함하고,
    상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 장측벽과 단측벽을 포함하고,
    상기 제1 돌출 패턴의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 돌출 패턴의 장측벽은 상기 제2 변을 따라 연장되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 돌출 패턴과 상기 제2 돌출 패턴은 서로 비연결되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 반도체 칩은 관통 비아(TSV)를 포함하는 반도체 장치.
  13. 제1 관통 비아와, 서로 대향되는 제1 면 및 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면에 형성되는 제1 요철 패턴;
    상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 요철 패턴의 적어도 일부와 중첩되고, 서로 대향되는 제3 면 및 제4 면을 포함하는 제2 반도체 칩으로, 제2 반도체 칩은 제2 관통 비아를 포함하고, 상기 제3 면은 상기 제1 면과 마주보는 제2 반도체 칩; 및
    상기 제2 반도체 칩의 상기 제4 면 상에, 관통 비아를 비포함하고, 상기 제2 반도체 칩과 연결되는 제3 반도체 칩을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 반도체 칩의 상기 제4 면에 형성되는 제2 요철 패턴을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제3 반도체 칩은 상기 제2 요철 패턴의 적어도 일부와 중첩되는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 반도체 칩의 상기 제3 면에 형성되는 제3 요철 패턴을 더 포함하는 반도체 장치.
  17. 관통 비아와, 상기 관통 비아와 연결되는 관통 비아 패드를 포함하는 제1 반도체 칩으로, 상기 관통 비아 패드는 상기 제1 반도체 칩의 제1 면 상에 형성되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면과 대향되는 제2 면 상에, 상기 제1 반도체 칩과 연결되는 연결 단자;
    상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩과 연결되는 제2 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이를 채우고, 상기 제2 반도체 칩의 둘레를 따라 형성되는 고정막; 및
    상기 제1 반도체 칩의 상기 제1 면에, 상기 제1 반도체 칩 내에 형성되고, 상기 제1 반도체 칩의 상기 제1 면의 중심 영역으로부터 상기 제1 반도체 칩의 상기 제1 면의 모서리를 향해 연장되는 방사형 트렌치를 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제2 반도체 칩은 상기 방사형 트렌치의 적어도 일부와 중첩되는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고,
    상기 제1 변을 따라 형성되는 제1 평행 트렌치와, 상기 제2 변을 따라 형성되는 제2 평행 트렌치를 더 포함하고,
    상기 제1 평행 트렌치 및 상기 제2 평행 트렌치는 각각 장측벽 및 단측벽을 포함하고,
    상기 제1 평행 트렌치의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 평행 트렌치의 장측벽은 상기 제2 변을 따라 연장되는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 서로 만나는 제1 변과 제2 변을 포함하고,
    상기 제1 변을 따라 연장되는 제1 돌출 패턴과, 상기 제2 변을 따라 연장되는 제2 돌출 패턴을 더 포함하고,
    상기 제1 돌출 패턴 및 상기 제2 돌출 패턴은 각각 장측벽과 단측벽을 포함하고,
    상기 제1 돌출 패턴의 장측벽은 상기 제1 변을 따라 연장되고, 상기 제2 돌출 패턴의 장측벽은 상기 제2 변을 따라 연장되는 반도체 장치.
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