KR20010003670A - Method for forming alignment key of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 정렬 키(Alignment Key) 형성방법에 관한 것으로, 특히, 웨이퍼의 예비 정렬 키인 피엠 마크(PM : Pre-alignment Mark) 형성방법에 관한 것이다.The present invention relates to a method of forming an alignment key of a semiconductor device, and more particularly, to a method of forming a pre-alignment mark (PM) which is a preliminary alignment key of a wafer.
일반적으로, 정렬 키는 웨이퍼 상에 소정의 패턴을 형성하고자 할때, 소위, 레티클(Reticle)이라 불리우는 노광 마스크를 정확한 위치에 정렬시키기 위하여 웨이퍼 상에 형성시키는 일종의 패턴이다. 이러한 정렬 키는 셀 영역의 패턴 형성과 동시에 형성되며, 아울러, 셀 영역에 영향을 주지 않는 스크라이브 라인 및 웨이퍼의 가장자리 부분에 형성된다. 따라서, 각 공정 단계에서의 마스크 정렬은 전 단계에서 형성된 정렬 키를 근거로 하여 진행된다.In general, an alignment key is a type of pattern that is formed on a wafer to align a so-called reticle, an exposure mask, in the correct position when it is desired to form a predetermined pattern on the wafer. This alignment key is formed at the same time as the pattern formation of the cell region, and is formed on the scribe line and the edge portion of the wafer which do not affect the cell region. Thus, the mask alignment in each process step proceeds based on the alignment key formed in the previous step.
한편, 정렬 키에는 다양한 종류가 있는데, 한 예로, 게이트 형성 공정에서는 피엠 마크(PM Mark)와 에스피엠 마크(SPM mark)로 불리우는 웨이퍼 정렬 키가 이용되며, 이러한 웨이퍼 정렬 키는 이전 공정인 소자분리 공정에서 형성된다. 상기 피엠 마크는 웨이퍼의 예비 정렬 키로서, 웨이퍼의 가장자리 부분에 형성되며, 상기 에스피엠 마크는 웨이퍼의 정밀 정렬 키로서, 스크라이브 라인에 형성되고, 상기한 피엠 마크 및 에스피엠 마크는 동시에 형성된다.On the other hand, there are various types of alignment keys. For example, in the gate forming process, a wafer alignment key called PM mark and SPM mark is used. It is formed in the process. The PM mark is formed at the edge of the wafer as a preliminary alignment key of the wafer, and the SP mark is formed at the scribe line as the fine alignment key of the wafer, and the PM mark and the SP mark are formed simultaneously.
도 1a 내지 도 1g는 종래 기술에 따른 피엠 마크 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1G are cross-sectional views illustrating a method of forming a PM mark according to the related art, which will be described below.
먼저, 도 1a에 도시된 바와 같이, 웨이퍼(1) 상에 패드 산화막(도시안됨)과 질화막(2)을 형성하고, 상기 질화막(2) 상에 감광막 패턴(도시안됨)을 형성한다. 여기서, 상기 패드 산화막 및 질화막은 셀 영역에서 수행되는 소자분리 공정시에 함께 형성된 것이다. 그런다음, 상기 감광막 패턴을 이용해서, 도 1b에 도시된 바와 같이, 상기 질화막(2) 및 웨이퍼(1)를 식각하여, 피엠 마크가 형성될 웨이퍼(1) 부분에 트랜치들(3)을 형성한다.First, as shown in FIG. 1A, a pad oxide film (not shown) and a nitride film 2 are formed on the wafer 1, and a photoresist pattern (not shown) is formed on the nitride film 2. Here, the pad oxide film and the nitride film are formed together during the device isolation process performed in the cell region. Then, using the photoresist pattern, as illustrated in FIG. 1B, the nitride film 2 and the wafer 1 are etched to form trenches 3 in the portion of the wafer 1 on which the PM marks are to be formed. do.
이어서, 도 1c에 도시된 바와 같이, 트랜치들(3)이 매립되도록, 전체 상부에 산화막(4)을 증착하고, 공지된 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로, 도 1d에 도시된 바와 같이, 질화막(2)이 노출될 때까지, 산화막(4)을 연마한다.Subsequently, as shown in FIG. 1C, an oxide film 4 is deposited on the entire upper portion so that the trenches 3 are embedded, and in a known chemical mechanical polishing (CMP) process, FIG. 1D. As shown, the oxide film 4 is polished until the nitride film 2 is exposed.
다음으로, 도 1e에 도시된 바와 같이, 질화막을 제거하고, 연이어서, 산화막(4)과 웨이퍼(1)간의 단차가 제거되도록, 상기 산화막(4)을 식각하여, 웨이퍼(1) 내에 피엠 마크(10)를 형성한다.Next, as shown in FIG. 1E, the nitride film is removed, and subsequently, the oxide film 4 is etched so that the step between the oxide film 4 and the wafer 1 is removed, so that the PM mark in the wafer 1 can be removed. To form (10).
이후, 도 1f에 도시된 바와 같이, 게이트 형성 공정을 위해, 피엠 마크가 구비된 웨이퍼 상에 폴리실리콘층(5)을 증착한다.Thereafter, as shown in FIG. 1F, a polysilicon layer 5 is deposited on the wafer with the PM mark for the gate forming process.
그러나, 상기한 종래의 피엠 마크 형성방법은 다음과 같은 문제점이 있다.However, the conventional method for forming PM marks has the following problems.
먼저, 레이저 스캐닝을 이용한 정렬 키의 확인시, 웨이퍼 정렬 키에 대한 시그널의 강도를 최대로 하기 위해서는 에스피엠 마크의 두께를 1,200Å으로 해야 한다. 그런데, 에스피엠 마크의 두께를 1,200Å으로 만들면, 웨이퍼의 예비 정렬에 사용되는 피엠 마크의 두께가 거의 0이 되기 때문에, 도 1f에 도시된 바와 같이, 이러한 피엠 마크(10)는 불투명한 폴리실리콘층(5)에 의해 가리게 되고, 이에 따라, 피엠 마크(10)를 확인할 수 없게 됨으로써, 결과적으로, 게이트 형성시에 웨이퍼의 예비 정렬 결함이 발생하게 된다.First, when confirming the alignment key using laser scanning, in order to maximize the intensity of the signal with respect to the wafer alignment key, the thickness of the SPM mark should be 1,200 μs. However, if the thickness of the SP mark is 1,200 Å, the thickness of the PM mark used for preliminary alignment of the wafers is almost zero, so that the PM mark 10 is opaque polysilicon as shown in FIG. 1F. It is covered by the layer 5, and thus, the PM mark 10 cannot be confirmed, resulting in preliminary defects in the wafer during gate formation.
여기서, 에스피엠 마크와 피엠 마크의 두께가 차이가 나는 것은 CMP 공정시에 연마되는 산화막의 연마량이 상이한 것에 기인된 것으로서, 에스피엠 마크는 셀 영역에 형성되고, 아울러, 주변이 소자분리 영역이라서 그 단차가 주변 보다 높아 산화막의 연마량이 많은데 반하여, 피엠 마크는 그 주변의 식각이 이루어지지 않는 것에 기인하여, 그 단차가 주변과 동일하여 연마량이 적기 때문이다.Here, the difference between the SP mark and the PM mark is due to the difference in the amount of polishing of the oxide film polished during the CMP process, and the SP mark is formed in the cell region, and the peripheral region is an element isolation region. This is because the step is higher than the periphery, so that the amount of polishing of the oxide film is large.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 피엠 마크를 에스피엠 마크와 동일한 방법으로 형성시킴으로써, 게이트 형성시에 웨이퍼 예비 정렬의 정확도를 향상시킬 수 있는 피엠 마크 형성방법을 제공하는데, 그 목적이 있다.Accordingly, the present invention devised to solve the above problems, by forming the PPM mark in the same manner as the SPM mark, to provide a PPM mark forming method that can improve the accuracy of the wafer pre-alignment when forming the gate. , Its purpose is.
도 1a 내지 도 1f는 종래의 피엠 마크 형성방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views for explaining a conventional method of forming a PM mark.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 피엠 마크 형성방법을 설명하기 위한 단면도.2A to 2F are cross-sectional views illustrating a method for forming a PM mark according to an exemplary embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 : 웨이퍼 11a : 돌출부11 wafer 11a protrusion
12 : 질화막 13 : 트랜치12: nitride film 13: trench
14 : 산화막 15 : 폴리실리콘층14 oxide film 15 polysilicon layer
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 정렬 키 형성방법은, 소자분리 공정시, 웨이퍼의 가장자리 부분에 후속에서 수행되는 게이트 형성시에 상기 웨이퍼의 예비 정렬을 위하여 형성하는 피엠 마크 형성방법으로서, 웨이퍼 상에 질화막을 형성하는 단계; 상기 질화막 및 웨이퍼를 선택적으로 식각하여, 피엠 마크가 형성될 부분이 돌출되도록, 상기 웨이퍼에 트랜치들을 형성하는 단계; 상기 트랜치들이 매립되도록, 상기 결과물 상에 산화막을 증착하는 단계; 상기 질화막이 노출되도록, 상기 산화막을 연마하는 단계; 상기 질화막을 제거하는 단계; 웨이퍼의 돌출 부분이 노출되도록, 상기 산화막의 소정 두께를 식각하는 단계; 및 상기 결과물의 상부에 일정 두께로 폴리실리콘층을 증착하는 단계를 포함하여 이루어진다.In order to achieve the above object, a method of forming an alignment key of a semiconductor device according to the present invention may include forming a PM mark for preliminary alignment of the wafer at the time of forming a gate, which is subsequently performed on the edge of the wafer. A method, comprising: forming a nitride film on a wafer; Selectively etching the nitride film and the wafer to form trenches in the wafer such that a portion where a PM mark is to be formed protrudes; Depositing an oxide film on the resultant so that the trenches are buried; Polishing the oxide film so that the nitride film is exposed; Removing the nitride film; Etching a predetermined thickness of the oxide film so that the protruding portion of the wafer is exposed; And depositing a polysilicon layer to a predetermined thickness on top of the resultant.
본 발명에 따르면, 피엠 마크의 주변을 에스피엠 마크의 주변과 마찬가지로 식각해 주기 때문에, 상기 피엠 마크의 두께를 용이하게 조절할 수 있게 되며, 이에 따라, 후속 공정에서 웨이퍼의 예비 정렬 결함의 발생을 방지할 수 있다.According to the present invention, since the periphery of the PM mark is etched like the periphery of the PM mark, the thickness of the PM mark can be easily adjusted, thereby preventing occurrence of pre-alignment defects of the wafer in a subsequent process. can do.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 자세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 피엠 마크 형성방법을 설명하기 위한 공정 단면도이다. 여기서, 피엠 마크의 형성시, 에스피엠 마크도 동시에 형성하지만, 상기 에스피엠 마크의 형성에 대한 설명은 생략하도록 한다.2A to 2F are cross-sectional views illustrating a method of forming a PM mark according to an exemplary embodiment of the present invention. Here, the PM mark is formed at the same time, but the description of the formation of the SP mark will be omitted.
먼저, 도 2a에 도시된 바와 같이, 웨이퍼(11) 상에 패드 산화막(도시안됨)과 질화막(12)을 증착한다.First, as shown in FIG. 2A, a pad oxide film (not shown) and a nitride film 12 are deposited on the wafer 11.
그런다음, 도 2b에 도시된 바와 같이, 피엠 마크가 형성될 부분이 돌출 형상을 갖을 수 있도록, 상기 질화막(12) 상에 피엠 마크가 형성될 부분을 가리는 감광막 패턴(도시안됨)을 형성하고, 이러한 감광막 패턴을 이용하여, 질화막(12) 및 웨이퍼(11)를 식각한다. 이 결과, 피엠 마크가 될 부분은 돌출 형상을 갖게 되며, 아울러, 그 주변에는 트랜치(13)가 형성된다. 이때, 트랜치(13)의 깊이, 즉, 돌출부(11a)의 높이는 2,400∼2,600Å, 바람직하게는, 2,500Å이 되도록 한다.Then, as shown in FIG. 2B, a photoresist pattern (not shown) is formed on the nitride film 12 to cover the portion where the PM mark is to be formed, so that the portion where the PM mark is to be formed has a protruding shape. Using the photosensitive film pattern, the nitride film 12 and the wafer 11 are etched. As a result, the portion to be a PM mark has a protruding shape, and a trench 13 is formed around the portion. At this time, the depth of the trench 13, that is, the height of the protrusion 11a is set to 2,400 to 2,600 kPa, preferably 2,500 kPa.
한편, 감광막 패턴은 에스피엠 마크가 형성될 부분에도 함께 형성하게 되는데, 에스피엠 마크를 형성하기 위한 노광 공정은 셀 영역과 동시에 수행하지만, 피엠 마크를 형성하기 위한 노광 공정은 셀 영역에 대한 노광이 완료된 후에, 수행한다.On the other hand, the photoresist pattern is also formed at the portion where the SPM mark is to be formed. While the exposure process for forming the SPM mark is performed simultaneously with the cell region, the exposure process for forming the PM mark is performed by exposure to the cell region. After it is done, run it.
다음으로, 도 2c에 도시된 바와 같이, 트랜치들(13)이 매립되도록, 전체 상부에 산화막(14)을 증착하고, 이어서, 도 2d에 도시된 바와 같이, 돌출부(11a)의 상부에 잔류되어 있는 질화막(12)이 노출되도록, CMP 공정을 이용해서 산화막(14)을 연마한다.Next, as shown in FIG. 2C, the oxide film 14 is deposited on the entire upper portion so that the trenches 13 are filled, and then, as shown in FIG. 2D, it remains on top of the protrusion 11a. The oxide film 14 is polished using the CMP process so that the existing nitride film 12 is exposed.
그 다음, 도 2e에 도시된 바와 같이, 잔류되어 있는 질화막을 제거하고, 이어서, 트랜치(13)에 매립된 산화막(14)의 일부 두께를 제거한다. 이때, 산화막(14)은 1,200∼1,300Å, 바람직하게는, 1,200Å 정도를 제거하며, 이에 따라, 잔류되는 산화막(14)의 두께는 1,200∼1,300Å, 바람직하게는, 1,300Å이 된다.Next, as shown in FIG. 2E, the remaining nitride film is removed, and then a part thickness of the oxide film 14 embedded in the trench 13 is removed. At this time, the oxide film 14 removes 1,200-1,300 Pa, preferably about 1,200 Pa, and thus, the thickness of the remaining oxide film 14 is 1,200-1,300 Pa, preferably 1,300 Pa.
이후, 도 2f에 도시된 바와 같이, 상기 결과물의 상부에 게이트 형성을 위한 폴리실리콘층(15)을 증착한다. 이때, 폴리실리콘층(15)은 동일 두께가 되도록 증착하기 때문에, 상기 폴리실리콘층(15)의 표면에는 단차가 발생하게 된다. 이것은, 돌출부(11a)에 기인된 것으로서, 상기 돌출부(11a)의 높이는 2,500Å 정도이고, 잔류된 산화막의 두께는 1,300Å 정도이므로, 폴리실리콘층(15)에 발생된 단차의 높이는 1,200∼1,300Å, 바람직하게는, 1,200Å이 된다.Thereafter, as shown in FIG. 2F, a polysilicon layer 15 for forming a gate is deposited on the resultant. At this time, since the polysilicon layer 15 is deposited to have the same thickness, a step is generated on the surface of the polysilicon layer 15. This is due to the protrusion 11a, and the height of the protrusion 11a is about 2,500 Pa, and the thickness of the remaining oxide film is about 1,300 Pa, so that the height of the step generated in the polysilicon layer 15 is 1,200 to 1,300 Pa. Preferably, it is 1,200 Hz.
따라서, 폴리실리콘층(15)에 발생된 표면 단차를 피엠 마크로 이용할 경우, 그 두께가 1,200Å이기 때문에, 웨이퍼 정렬 시그널은 최대가 되고, 이에 따라, 보다 정확한 웨이퍼 예비 정렬을 할 수 있게 된다.Therefore, when the surface step generated in the polysilicon layer 15 is used as the mark, since the thickness is 1,200 ,, the wafer alignment signal is maximized, whereby more accurate wafer pre-alignment can be performed.
한편, 폴리실리콘층에 대한 마스크 공정시, 레티클에 피엠 마크 및 에스피엠 마크 부분을 크롬처리할 경우에는 폴리실리콘층의 식각이 이루어지지 않으므로, 이러한 피엠 및 에스피엠 마크를 후속의 공정에서도 이용할 수 있다.On the other hand, in the mask process for the polysilicon layer, when the PMC mark and SPM mark portion chromium treatment on the reticle, the polysilicon layer is not etched, so the PM and SMP marks can be used in subsequent processes. .
이상에서와 같이, 본 발명은 피엠 마크의 형성을 에스피엠 마크의 형성방법과 동일하게, 그 주변을 식각해 주기 때문에, 상기 피엠 마크의 두께를 웨이퍼 정렬 시그널이 최대가 되는 1,200Å 정도로 맞추어 줄 수 있으며, 이에 따라, 보다 정확한 웨이퍼 예비 정렬을 수행할 수 있다.As described above, the present invention etches the periphery of the PM mark formation in the same manner as the method of forming the PM mark, so that the thickness of the PM mark can be adjusted to about 1,200 되는 at which the wafer alignment signal is maximum. Thus, more accurate wafer pre-alignment can be performed.
따라서, 후속 공정인 게이트 형성시에, 웨이퍼의 예비 정렬 결함을 방지할 수 있기 때문에, 반도체 소자의 제조수율을 향상시킬 수 있다.Therefore, at the time of gate formation, which is a subsequent step, pre-alignment defects of the wafer can be prevented, so that the yield of manufacturing a semiconductor element can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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| KR1019990024045A KR20010003670A (en) | 1999-06-24 | 1999-06-24 | Method for forming alignment key of semiconductor device |
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| KR1019990024045A KR20010003670A (en) | 1999-06-24 | 1999-06-24 | Method for forming alignment key of semiconductor device |
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- 1999-06-24 KR KR1019990024045A patent/KR20010003670A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |