KR100342875B1

KR100342875B1 - Method for forming a overlay vernier

Info

Publication number: KR100342875B1
Application number: KR1020000051275A
Authority: KR
Inventors: 이동호
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2002-07-03
Also published as: KR20020017762A

Abstract

본 발명은 오버레이 버니어 제조 방법에 관한 것으로서, 특히 이 방법은 반도체기판의 구조물에 실리콘 산화질화막을 형성하고 그 위에 아웃터 박스의 예정 영역을 정의하기 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴 측벽에 폴리머 스페이서를 형성하면서 기판의 구조물에서 아웃터 박스 예정영역이 깊게 식각되어 단차를 생성하고, 포토레지스트 패턴을 제거하고, 폴리머 스페이서를 덮도록 절연막을 형성한 후에 폴리머 스페이서 상부의 소정 두께까지 절연막을 평탄화하고, 폴리머 스페이서를 제거하여 단차가 발생된 절연막 부위에 아웃터 박스를 정의하고 아웃터 박스와 그 주위의 절연막을 분리하는 블랭크를 형성한 후에, 아웃터 박스의 상부에 층간 오버레이 마진을 측정하기 위한 포토레지스트 물질의 이너 박스를 형성한다. 따라서, 본 발명은 포토리소그래피 공정전에 진행되는 평탄화 공정시 발생되는 오버레이 버니어의 비대칭적인 구조를 방지하여 오버레이 마아진이 크게 높다. 게다가 평탄화 공정시 절연막의 단차가 급격하게 감소하게 되더라도 미리 폴리머 스페이서 제조 공정시 아웃터 박스에서 요구되는 충분한 단차의 확보가 가능하므로 오버레이 측정의 정확성이 높아진다.The present invention relates to a method for manufacturing an overlay vernier, and in particular, the method forms a silicon oxynitride film on a structure of a semiconductor substrate and forms a photoresist pattern thereon to define a predetermined area of the outer box, and a polymer on the photoresist pattern sidewalls. While forming the spacer, the predetermined area of the outer box in the structure of the substrate is etched to create a step, remove the photoresist pattern, form an insulating film to cover the polymer spacer, and then planarize the insulating film to a predetermined thickness above the polymer spacer, Inner layer of photoresist material for measuring interlayer overlay margin on top of the outer box after removing the polymer spacer to define the outer box at the stepped insulating layer and forming a blank separating the outer box and the insulating layer around the outer box. Form a box. Accordingly, the present invention prevents the asymmetrical structure of the overlay vernier generated during the planarization process performed before the photolithography process, thereby greatly increasing the overlay margin. In addition, even if the level of the insulating film is drastically reduced during the planarization process, it is possible to secure a sufficient level required in the outer box in the polymer spacer manufacturing process in advance, thereby increasing the accuracy of overlay measurement.

Description

Method for forming a overlay vernier}

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 포토리소그라피 공정 중에서 패턴의 오버레이를 측정할 때 그 정확성을 향상시킬 수 있는 오버레이 버니어 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to an overlay vernier manufacturing method capable of improving its accuracy when measuring the overlay of a pattern during a photolithography process.

일반적으로 포토리소그라피(Photo Lithography)공정은, 레티클(Reticle)에 광을 선별적으로 투과 혹은 차단하는 부재를 사용하여 웨이퍼 상에 적층된 포토레지스트에 소정의 패턴(Pattern)을 형성하도록 하는 공정을 말한다.In general, a photolithography process refers to a process of forming a predetermined pattern in a photoresist laminated on a wafer by using a member that selectively transmits or blocks light to a reticle. .

한편, 반도체 제조 공정시 웨이퍼 기판 위에 막(film)을 증착하고 그 위에 박스 형태의 오버레이 버니어(Overlay vernier)를 형성하는데, 이 오버레이 버니어를 사용하여 하부를 아웃터박스(Outer Box)로 정의하고 아웃터 박스 상부에서 아웃터 박스와 오버레이되는 감광막을 이너박스(Inner Box)로 정의한다.Meanwhile, during the semiconductor manufacturing process, a film is deposited on a wafer substrate and a box-type overlay vernier is formed thereon. The overlay vernier is used to define the lower part as an outer box and an outer box. The photoresist layer overlaid with the outer box at the top is defined as an inner box.

그러므로, 포토레지스트 제조 공정시 아웃터박스와 이너박스의 오버레이 마아진을 측정하고 측정된 오버레이값을 조절해서 포토레지스트 패턴을 하부 구조물에 정렬(agline)되게 형성한다.Therefore, during the photoresist manufacturing process, overlay margins of the outer box and the inner box are measured and the measured overlay values are adjusted to form the photoresist pattern aligned with the underlying structure.

최근들어 포토레지스트 공정에서 프로세스의 마진을 확보하기 위해 웨이퍼 표면을 평탄화(planarization) 공정을 진행하고 있다. 그러나, 이러한 평탄화 공정은 다음과 같이 비대칭적인 오버레이 버니어를 형성하고 오버레이 버니어의 단차를 급격하게 감소하여 오버레이 측정 마진을 크게 저하시키게 된다.Recently, in order to secure a margin of a process in a photoresist process, a planarization process of a wafer surface is performed. However, this planarization process forms an asymmetric overlay vernier and rapidly reduces the step of the overlay vernier, thereby greatly reducing the overlay measurement margin.

도 1a 및 도 1b는 일반적인 오버레이 버니어의 정상적인 형태 및 비정상적인 형태를 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating normal and abnormal shapes of a general overlay vernier.

도 1a는 웨이퍼 기판(10) 위에 오버레이 버니어용 아웃터 박스(12)를 형성하고 그 위에 상부층(14)을 증착하되, 상부층(14)이 아웃터 박스(12)의 홈에 대칭적으로 형성된 것을 나타낸다. 이와 같이 대칭적인 구조의 오버레이 버니어는 이후 형성될 이너 박스가 아웃터 박스에 대해 정렬된 형태를 갖는다.1A shows that an outer box 12 for overlay vernier is formed on the wafer substrate 10 and the upper layer 14 is deposited thereon, with the upper layer 14 symmetrically formed in the groove of the outer box 12. The overlay vernier of this symmetrical structure has a form in which the inner box to be formed is aligned with respect to the outer box.

그러나, 도 1b와 같이 웨이퍼 기판(10) 위에 형성된 오버레이 버니어용 아웃터 박스(12) 위에 상부층(14)을 증착하되, 상부층(14)이 아웃터 박스(12)의 홈에 비대칭적(f)으로 형성된다면 이후 이너 박스는 아웃터 박스(12)에 대해 비정렬된 형태를 갖게 된다.However, as shown in FIG. 1B, the upper layer 14 is deposited on the overlay vernier outer box 12 formed on the wafer substrate 10, and the upper layer 14 is asymmetrically formed in the groove of the outer box 12. If so, then the inner box has an unaligned form with respect to the outer box 12.

도 2a 및 2b는 오버레이 버니어 상부에서 실시되는 평탄화 공정전/후로 발생되는 급격한 단차 감소에 따라 오버레이 정확도가 저하되는 예를 비교한 단면도들이다.2A and 2B are cross-sectional views comparing an example in which the overlay accuracy decreases due to a sharp step reduction occurring before / after the planarization process performed on the overlay vernier.

도 2a는 오버레이 버니어로 사용되는 상부층이 평탄화 공정을 진행하기 전에는 일정한 단차를 갖고 있었음을 나타낸 것이다.Figure 2a shows that the top layer used as the overlay vernier had a constant step before the planarization process.

그러나, 평탄화 공정을 진행하고 난 후에는 도 2b와 같이 상부층의 단차가 거의 없게 된다.However, after the planarization process is performed, there is almost no step difference in the upper layer as shown in FIG. 2B.

그러므로, 이와 같이 포토리소그래피 공정을 진행하기에 앞서 평탄화 공정을 진행하거나 오버레이 버니어의 비대칭적인 구조로 인하여 오버레이 마아진이 크게 저하된다. 이렇게 상부 구조물과 하부 구조물 간의 오버레이값을 정확하게 측정하지 못할 경우 포토레지스트 패턴이 비정렬되게 형성되어 제조 공정의 수율이 크게 떨어지는 문제점이 있었다.Therefore, before proceeding with the photolithography process, the overlay margin is greatly reduced due to the planarization process or the asymmetric structure of the overlay vernier. As such, when the overlay value between the upper structure and the lower structure cannot be accurately measured, the photoresist pattern is formed to be misaligned, and thus, the yield of the manufacturing process is greatly reduced.

본 발명의 목적은 상기한 바와 같이 종래 기술의 문제점을 해결하기 위하여 아웃터 박스를 정의하는 포토레지스트 패턴의 측벽에 폴리머를 형성하고 포토레지스트 패턴을 제거한 후에 평탄화 공정을 진행함으로써 평탄화 공정으로 인해 비대칭적인 오버레이 버니어의 형성과 단차의 급격한 감소로 오버레이 정확성이 저하되는 것을 막을 수 있는 오버레이 버니어 제조 방법을 제공하는데 있다.An object of the present invention is to form a polymer on the sidewalls of the photoresist pattern defining the outer box, and to remove the photoresist pattern to solve the problems of the prior art as described above by a planarization process by asymmetrical overlay due to the planarization process An object of the present invention is to provide an overlay vernier manufacturing method capable of preventing the overlay accuracy from being degraded due to the formation of verniers and a sharp reduction in steps.

도 1a 및 도 1b는 일반적인 오버레이 버니어의 정상적인 형태 및 비정상적인 형태를 나타낸 단면도,1A and 1B are cross-sectional views showing normal and abnormal shapes of a general overlay vernier;

도 2a 및 2b는 오버레이 버니어 상부에서 실시되는 평탄화 공정전/후로 발생되는 급격한 단차 감소에 따라 오버레이 정확도가 저하되는 예를 비교한 단면도들,2A and 2B are cross-sectional views comparing an example in which the overlay accuracy decreases due to a sharp step reduction occurring before / after the planarization process performed on the overlay vernier;

도 3a 및 도 3g은 본 발명에 따른 오버레이 버니어 제조 공정을 설명하기 위한 단면도들,3A and 3G are cross-sectional views illustrating an overlay vernier manufacturing process according to the present invention;

도 4는 본 발명의 제조 공정에 따른 오버레이 버니어의 평면도.4 is a plan view of an overlay vernier according to the manufacturing process of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

100 : 반도체기판의 구조물 102 : 실리콘 산화질화막100: structure of the semiconductor substrate 102: silicon oxynitride film

104 : 아웃터 박스 정의용 포토레지스트 패턴104: photoresist pattern for outer box definition

106 : 폴리머 108 : 아웃터 박스 예정 영역106: polymer 108: outer box planned area

110 : 절연막 110a : 아웃터 박스110: insulating film 110a: outer box

112 : 블랭크 114 : 이너 박스112: blank 114: inner box

이러한 목적을 달성하기 위하여 본 발명은 반도체 층간 오버레이 마아진을 측정하기 위한 오버레이 버니어를 형성하는 방법에 있어서, 반도체기판의 구조물에 실리콘 산화질화막을 형성하는 단계와, 실리콘 산화질화막 상부에 아웃터 박스의 예정 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 실리콘 산화질화막을 건식식각하여 실리콘 산화질화물과 식각 가스의 반응으로 포토레지스트 패턴 측벽에 폴리머 스페이서를 형성하면서 기판의 구조물에서 아웃터 박스 예정영역이 깊게 식각되어 단차를 생성하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 폴리머 스페이서를 덮도록 절연막을 형성하고 폴리머 스페이서 상부의 소정 두께까지 절연막을 평탄화하는 단계와, 폴리머 스페이서를 제거하여 단차가 발생된 절연막 부위에 아웃터 박스를 정의하고 상기 박스와 그 주위의 절연막을 분리하는 블랭크를 형성하는 단계와, 아웃터 박스의 상부에 층간 오버레이 마진을 측정하기 위한 이너 박스를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming an overlay vernier for measuring overlay margins between semiconductors, the method comprising: forming a silicon oxynitride layer on a structure of a semiconductor substrate; and a predetermined region of an outer box on the silicon oxynitride layer. Forming a photoresist pattern to dry the photoresist pattern, and dry etching the silicon oxynitride layer to form a polymer spacer on the sidewalls of the photoresist pattern by the reaction of the silicon oxynitride and the etching gas to deeply etch the predetermined outer box region of the substrate structure. Forming a step, removing the photoresist pattern, forming an insulating film to cover the polymer spacer, and planarizing the insulating film to a predetermined thickness on the polymer spacer, and removing the polymer spacer to generate the step Ah on the site Define the foundation box, and forming the inner box for measuring the inter-layer overlay margin on top of the box and the step, the outer box to form the blank, separating the surrounding insulating film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3a 및 도 3g은 본 발명에 따른 오버레이 버니어 제조 공정을 설명하기 위한 단면도들이다.3A and 3G are cross-sectional views illustrating an overlay vernier manufacturing process according to the present invention.

우선, 도 3a에 도시된 바와 같이 반도체기판의 구조물(100)에 실리콘 산화질화막(102)을 형성한다. 그리고, 실리콘 산화질화막(102) 상부에 아웃터 박스의 예정 영역을 정의하기 위한 오버레이 버니어용 포토레지스트 패턴(104)을 형성한다. 이때, 오버레이 버니어인 포토레지스트 패턴(104) 사이인 아웃터 박스의 예정 영역 폭은 약 2-3㎛로 한다.First, as shown in FIG. 3A, a silicon oxynitride film 102 is formed on the structure 100 of the semiconductor substrate. An overlay vernier photoresist pattern 104 is formed on the silicon oxynitride film 102 to define a predetermined area of the outer box. At this time, the predetermined area width of the outer box between the photoresist patterns 104 serving as the overlay vernier is set to about 2-3 μm.

그리고 도 3b에 도시된 바와 같이 실리콘 산화질화막(102)을 건식식각하여 실리콘 산화질화물과 식각 가스(HBr)의 반응으로 포토레지스트 패턴(104) 측벽에 폴리머 스페이서(106)가 형성된다. 도 3c에 도시된 바와 같이, 상기 건식 식각 공정에 의해 기판의 구조물에서 아웃터 박스 예정영역(108)이 깊게 식각되어 단차를 생성한다. 그리고 포토레지스트 패턴(104)을 제거한다.As shown in FIG. 3B, the silicon oxynitride layer 102 is dry-etched to form the polymer spacer 106 on the sidewall of the photoresist pattern 104 by the reaction between the silicon oxynitride and the etching gas (HBr). As shown in FIG. 3C, the outer box predetermined region 108 is deeply etched in the structure of the substrate by the dry etching process to generate a step. The photoresist pattern 104 is removed.

그리고나서 도 3d에 도시된 바와 같이, 폴리머 스페이서(106)를 완전히 덮도록 절연막(110)을 형성한다. 이때, 절연막(110)은 매립 특성이 양호한 TEOS(TetraEthly Ortho Silicate) 또는 BPSG(Boro Phospho Silicate Glass)인 것이 바람직하다.Then, as shown in FIG. 3D, the insulating film 110 is formed to completely cover the polymer spacer 106. In this case, the insulating layer 110 is preferably TEOS (TetraEthly Ortho Silicate) or BPSG (Boro Phospho Silicate Glass) having good buried characteristics.

그런 다음 도 3e에 도시된 바와 같이 평탄화 공정을 진행하여 폴리머 스페이서(106) 상부의 소정 두께까지 절연막(110)을 평탄화한다. 이러한 평탄화 공정에 의해 폴리머 스페이서(106)에 의해 절연막(110)이 분리되어 단차가 발생한 부위에 아웃터 박스(110a)를 형성한다. 이때, 평탄화 공정은 화학적기계적연마 공정(chemical mechanical polishing), 전면 식각(etch back), BPSG 리플로우(reflow) 공정 등을 이용한다. 본 발명의 평탄화 공정시 폴리머 스페이서(106)는 식각으로부터 아웃터 박스(110a)의 스트레스를 완충하는 역할을 한다.Then, as shown in FIG. 3E, the planarization process is performed to planarize the insulating layer 110 to a predetermined thickness above the polymer spacer 106. By the planarization process, the insulating film 110 is separated by the polymer spacer 106 to form the outer box 110a at a portion where a step occurs. In this case, the planarization process uses a chemical mechanical polishing process, an etch back, a BPSG reflow process, or the like. In the planarization process of the present invention, the polymer spacer 106 serves to buffer the stress of the outer box 110a from etching.

그리고나서 도 3f에 도시된 바와 같이 O₂플라즈마로 폴리머 스페이서(106)만을 제거하여 블랭크(112)를 형성한다. 여기서, 블랭크(112)는 단차가 발생된 부위의 절연막을 아웃터 박스(110a)로 정의하고 박스(110a)와 그 주위의 절연막(110)을 분리하는 역할을 할 뿐만 아니라 절연막(110)과 아웃터 박스(110a) 사이의 단차 를 분명하게 한다.Then, as shown in FIG. 3F, only the polymer spacer 106 is removed with an O ₂ plasma to form a blank 112. Here, the blank 112 defines the insulating film of the portion where the step is generated as the outer box 110a and serves to separate the insulating film 110 around the box 110a and its surroundings, as well as the insulating film 110 and the outer box. The step between 110a is made clear.

마지막으로, 도 3g에 도시된 바와 같이 상기와 같은 구조를 갖는 결과물에 포토레지스트를 도포하고 노광 및 현상 공정을 거쳐 아웃터 박스(110a)의 상부에만 포토레지스트를 패터닝하여 층간 오버레이 마진을 측정하기 위한 이너 박스(114)를 형성한다.Finally, as shown in FIG. 3g, the photoresist is applied to the resultant having the structure as described above, and the inner layer for measuring the interlayer overlay margin by patterning the photoresist only on the upper portion of the outer box 110a through an exposure and development process. The box 114 is formed.

상술한 본 발명에 따른 제조 방법에 의해 얻어진 오버레이 버니어의 아웃터박스는 평탄화 공정시 폴리머 스페이서(106)가 식각으로부터 완충 역할을 해서 대칭적인 양혼한 형태를 유지할 뿐만 아니라, 절연막의 단차가 감소하더라도 아웃터 박스 부분에 단차를 미리 형성한 후에 폴리머 스페이서의 제거로 인해 생성되는 블랭크에 의해 오버레이 베니어의 이미지가 분명해져 층간 오버레이를 정확하게 측정할 수 있다.The outer box of the overlay vernier obtained by the manufacturing method according to the present invention described above not only maintains a symmetrically mixed form by buffering the polymer spacer 106 from etching during the planarization process, but also reduces the outer box even if the step difference of the insulating film is reduced. After the step is pre-formed on the part, the blank produced by the removal of the polymer spacers clarifies the image of the overlay veneer, allowing accurate measurement of the interlayer overlay.

도 4는 본 발명의 제조 공정에 따른 오버레이 버니어의 평면도이다.4 is a plan view of an overlay vernier according to a manufacturing process of the present invention.

도 4에 도시된 바와 같이, 상기와 같은 구조를 갖는 아웃터 박스(110a)와 이너 박스(114)를 갖는 오버레이 버니어는 아웃터 박스(110a)와 이너 박스(114) 사이가 정렬되어 대칭적인 구조를 갖을 뿐만 아니라, 아웃터 박스(110a)와 그 주위 절연막(110) 사이의 블랭크(112)를 통해 오버레이 베니어의 디지탈 이미지가 뚜렷해진다. 이러한 오버레이 버니어의 구조에 의해 층간 구조물의 오버레이 마아진을 정확하게 측정할 수 있다.As shown in FIG. 4, the overlay vernier having the outer box 110a and the inner box 114 having the structure as described above may have a symmetrical structure by being aligned between the outer box 110a and the inner box 114. In addition, the digital image of the overlay veneer is made clear through the blank 112 between the outer box 110a and the surrounding insulating film 110. The structure of the overlay vernier makes it possible to accurately measure the overlay margin of the interlayer structure.

상기한 바와 같이, 본 발명에 따른 제조 방법을 적용하게 되면, 포토리소그래피 공정전에 진행되는 평탄화 공정시 발생되는 오버레이 버니어의 비대칭적인 구조를 방지하여 오버레이 마아진이 크게 향상시킨다.As described above, when the manufacturing method according to the present invention is applied, the overlay margin is greatly improved by preventing the asymmetrical structure of the overlay vernier generated during the planarization process performed before the photolithography process.

또한, 본 발명은 평탄화 공정 이전에 오버레이 버니어의 아웃터 박스 부위에 미리 단차를 형성하였기 때문에 평탄화 공정시 절연막의 단차가 급격하게 감소하게 되더라도 아웃터 박스에서 요구되는 충분한 단차의 확보가 가능하다. 이러한 단차를 통해 층간 오버레이값을 정확하기 측정할 수가 있어 제조 공정의 수율이 크게 향상시킬 수 있는 효과가 있다.Further, in the present invention, since the step is formed in the outer box portion of the overlay vernier before the planarization process, even if the step of the insulating film is drastically reduced during the planarization process, sufficient step required in the outer box can be secured. Through this step, it is possible to accurately measure the overlay value of the interlayer, which has the effect of greatly improving the yield of the manufacturing process.

Claims

A method of forming an overlay vernier for measuring semiconductor interlayer overlay margin,

Forming a silicon oxynitride film on the structure of the semiconductor substrate;

Forming a photoresist pattern on the silicon oxynitride layer to define a predetermined area of the outer box;

Dry etching the silicon oxynitride layer to form a polymer spacer on a sidewall of the photoresist pattern by reaction of silicon oxynitride and an etching gas to etch the outer box predetermined region in a structure of a substrate to generate a step;

Removing the photoresist pattern;

Forming an insulating film to cover the polymer spacer and planarizing the insulating film to a predetermined thickness above the polymer spacer;

Removing the polymer spacers to define an outer box at the stepped insulating layer and forming a blank separating the box and the insulating layer around the insulating box; And

Forming an inner box for measuring the interlayer overlay margin on top of the outer box, overlay vernier manufacturing method characterized in that it was made.

The method of claim 1, wherein the insulating film is TEOS or BPSG.