JPH10199783A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH10199783A JPH10199783A JP209297A JP209297A JPH10199783A JP H10199783 A JPH10199783 A JP H10199783A JP 209297 A JP209297 A JP 209297A JP 209297 A JP209297 A JP 209297A JP H10199783 A JPH10199783 A JP H10199783A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- alignment mark
- mask
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体基板上に
形成された溝内に絶縁膜が埋め込まれてなる埋め込み型
の素子分離領域を有する半導体装置の製造方法に関する
ものであり、特にそのフォトリソグラフィに用いるマス
ク・アライメント・マークの認識性を改善した半導体装
置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a buried element isolation region in which an insulating film is buried in a groove formed on a semiconductor substrate, and in particular, to photolithography thereof. The present invention relates to a method for manufacturing a semiconductor device in which the recognizability of a mask alignment mark used in a semiconductor device is improved.
【０００２】[0002]
【従来の技術】近年、半導体集積回路において、素子間
を電気的に分離する方法として、半導体基板上の分離領
域に溝を形成し、その溝内に酸化膜などの絶縁物を埋め
込む、いわゆるトレンチ分離法（埋め込み素子分離構
造）が微細化に対して有効なことが知られている。2. Description of the Related Art In recent years, as a method of electrically isolating elements in a semiconductor integrated circuit, a so-called trench is formed by forming a groove in an isolation region on a semiconductor substrate and embedding an insulator such as an oxide film in the groove. It is known that an isolation method (buried element isolation structure) is effective for miniaturization.
【０００３】これは、前記トレンチ分離法では、従来の
選択酸化法で問題となった、分離領域の微細化に伴う分
離酸化膜の薄膜化（バーズビークの発生）を防止できる
ことによる。すなわち、埋め込み素子分離構造の場合、
分離領域に形成された溝の内部に絶縁膜を埋め込むもの
であるため、原理的に分離酸化膜の薄膜化といった問題
が生じないからである。[0003] This is because the trench isolation method can prevent the isolation oxide film from becoming thinner (bird's beak) due to the miniaturization of the isolation region, which is a problem in the conventional selective oxidation method. That is, in the case of the embedded element isolation structure,
This is because, since the insulating film is buried in the trench formed in the isolation region, the problem of thinning the isolation oxide film does not occur in principle.
【０００４】特に、トレンチ分離法における埋め込み材
の平坦化方法として、最近、化学的機械研磨（Ｃhemica
l Ｍechanical Ｐolishing ；ＣＭＰ）が用いら
れ、完全に平坦な素子分離が実用化されるようになり、
理想的な素子分離形状が得られるようになった。[0004] In particular, recently, as a method of flattening a filling material in a trench isolation method, chemical mechanical polishing (Chemica) has been used.
l Mechanical Polishing (CMP) is used, and a completely flat device isolation comes into practical use.
An ideal element isolation shape can be obtained.
【０００５】しかしながら、この理想的な平坦性のため
に、逆にフォトリソグラフィ工程でマスク・アライメン
トが困難になるという問題が発生している。つまり、通
常、フォトリソグラフィ工程のマスク・アライメントで
は、アライメントマークにレーザ光などを照射し、その
反射光の光量の違いによりアライメントマークの信号を
検出している。しかし、前述した平坦性のためにアライ
メントマークの形成部に段差が存在しないことにより、
反射型の膜、例えば、Ｗ；タングステン、ＷＳｉ；タン
グステン・シリサイド、Ａｌ；アルミニウムなどが表面
に堆積されている構造では、反射光が変化しないため、
アライメントマークの信号が検出できなくなっている。However, this ideal flatness causes a problem that mask alignment becomes difficult in the photolithography process. That is, usually, in mask alignment in the photolithography process, a laser beam or the like is applied to the alignment mark, and a signal of the alignment mark is detected based on a difference in the amount of reflected light. However, because there is no step in the alignment mark forming portion due to the flatness described above,
In a structure in which a reflection type film, for example, W; tungsten, WSi; tungsten silicide, Al; aluminum, etc. is deposited on the surface, reflected light does not change.
The alignment mark signal cannot be detected.
【０００６】そこで、この対策としてアライメントマー
クの形成部に段差を形成するためのマスク工程を追加し
て対処しているが、プロセス価格が高くなるという問題
が発生している。Therefore, as a countermeasure, a mask step for forming a step in a portion where an alignment mark is formed is added. However, there is a problem that a process price is increased.
【０００７】[0007]
【発明が解決しようとする課題】前述したように、従
来、化学的機械研磨（ＣＭＰ）で完全平坦化を行った埋
め込み素子分離構造では、アライメントマークの形成部
の段差が消滅することにより、マスク・アライメントが
困難になるという問題点がある。また、この対策とし
て、アライメントマークの形成部に段差を形成するため
のマスク工程を追加しているが、これによりプロセス価
格が高くなるという問題点がある。As described above, conventionally, in a buried element isolation structure which has been completely flattened by chemical mechanical polishing (CMP), a step in an alignment mark forming portion disappears and a mask is formed. -There is a problem that alignment becomes difficult. As a countermeasure, a mask step for forming a step in the alignment mark forming portion is added, but this causes a problem that the process price is increased.
【０００８】そこでこの発明は、上記問題点に鑑みてな
されたものであり、平坦化を行った埋め込み素子分離構
造の半導体装置において、マスク工程を増やすことな
く、アライメントマークの形成部に段差が形成でき、マ
スク・アライメントを容易に行うことができる半導体装
置の製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and in a semiconductor device having a buried element isolation structure which has been planarized, a step is formed in a portion where an alignment mark is formed without increasing the number of mask steps. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can perform mask alignment easily.
【０００９】[0009]
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の半導体装置の製造方法は、半導体
基板の表面に凹凸部を形成する工程と、前記凹部に第１
の絶縁膜を埋め込む工程と、前記第１の絶縁膜の表面の
凹凸部をなくし平坦化する工程と、平坦化された前記第
１の酸化膜の表面に第２の絶縁膜及び第３の絶縁膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記第３の絶縁膜を除去する工程と、第
２のマスクパターン形成後にイオン注入工程を含み、少
なくともマスク・アライメント・マーク部の前記第１の
絶縁膜及び第２の絶縁膜を除去する工程とを含むことを
特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming an uneven portion on a surface of a semiconductor substrate;
Embedding an insulating film, flattening the surface of the first insulating film by eliminating irregularities, and forming a second insulating film and a third insulating film on the flattened surface of the first oxide film. A step of continuously forming a film, an ion implantation step after the formation of the first mask pattern, a step of removing at least the third insulating film in the mask alignment mark portion, and a step of forming the second mask pattern An ion implantation step, and a step of removing at least the first insulating film and the second insulating film in the mask alignment mark portion.
【００１０】また、さらに請求項２に記載の半導体装置
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
第３の絶縁膜がシリコン窒化膜であることを特徴とす
る。また、請求項３に記載の半導体装置の製造方法は、
半導体基板の表面に凹凸部を形成する工程と、前記凹部
に第１の絶縁膜を埋め込む工程と、前記第１の絶縁膜の
表面の凹凸部をなくし平坦化する工程と、平坦化された
前記第１の絶縁膜の表面に第２の絶縁膜及び導電膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記導電膜を除去する工程と、第２のマ
スクパターン形成後にイオン注入工程を含み、少なくと
もマスク・アライメント・マーク部の前記第１の絶縁膜
及び第２の絶縁膜を除去する工程とを含むことを特徴と
する。Further, the method of manufacturing a semiconductor device according to claim 2 is characterized in that the second insulating film is an oxide film, and the third insulating film is a silicon nitride film. Further, the method of manufacturing a semiconductor device according to claim 3 is
Forming an uneven portion on the surface of the semiconductor substrate, embedding a first insulating film in the concave portion, removing the uneven portion on the surface of the first insulating film, and flattening the surface, A step of continuously forming a second insulating film and a conductive film on the surface of the first insulating film; and an ion implantation step after the formation of the first mask pattern. A removing step, and an ion implanting step after forming the second mask pattern, the method including a step of removing at least the first insulating film and the second insulating film in the mask alignment mark portion. .
【００１１】また、さらに請求項４に記載の半導体装置
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
導電膜がカーボン膜、もしくはシリコン薄膜であること
を特徴とする。Further, in the method of manufacturing a semiconductor device according to claim 4, the second insulating film is an oxide film, and the conductive film is a carbon film or a silicon thin film.
【００１２】すなわち、この発明の半導体装置の製造方
法は、２回のイオン注入工程におけるマスクパターンを
用いてマスク・アライメント・マーク部の絶縁膜もしく
は導電膜を除去し、マスク・アライメント・マーク部に
段差を形成するものである。That is, in the method of manufacturing a semiconductor device according to the present invention, the insulating film or the conductive film in the mask alignment mark portion is removed by using the mask pattern in the two ion implantation steps, and the mask alignment mark portion is removed. A step is formed.
【００１３】[0013]
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明に係る
実施の形態の半導体装置の各製造工程における断面図で
ある。まず、図１（ａ）に示すように、面方位（１０
０）の鏡面仕上げを施したシリコン基板１１に、深さ
０．７［μｍ］のシリコン溝１２をＲＩＥ（Ｒeactive
Ｉon Ｅtching；ＲＩＥ）法により形成する。次に、前
記シリコン基板１１の全面に、ＴＥＯＳ（Ｔetraethylo
rthosilicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）酸化膜１３を厚
さ約１．１［μｍ］堆積する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention in each manufacturing step. First, as shown in FIG.
A silicon groove 12 having a depth of 0.7 [μm] is formed in a silicon substrate 11 having a mirror finish of (0) by RIE (Reactive).
It is formed by Ion Etching (RIE). Next, TEOS (Tetraethylo) is formed on the entire surface of the silicon substrate 11.
rthosilicate; Si (OC 2 H 5 ) 4 ) An oxide film 13 having a thickness of about 1.1 [μm] is deposited.
【００１４】その後、酸化セリウムを主成分とする研磨
材を用いて、化学的機械研磨（ＣＭＰ）により前記酸化
膜１３の表面の凹凸をなくし平坦化する。その後、シリ
コン基板１１の凸部１４の表面に、熱酸化膜１５を厚さ
１０［ｎｍ］で形成する。なお、前記平坦化の方法とし
ては、例えばレジストとＲＩＥを組み合せたエッチバッ
ク法を用いてもよい。また、埋め込み酸化膜１３の材料
としてＴＥＯＳ酸化膜を用いたが、ＴＥＯＳ酸化膜の代
わりにＥＣＲプラズマＣＶＤ装置で形成する酸化膜を用
いてもよい。Thereafter, the surface of the oxide film 13 is flattened by chemical mechanical polishing (CMP) using an abrasive mainly composed of cerium oxide. Thereafter, a thermal oxide film 15 having a thickness of 10 [nm] is formed on the surface of the convex portion 14 of the silicon substrate 11. In addition, as the flattening method, for example, an etch-back method combining resist and RIE may be used. Further, although the TEOS oxide film is used as the material of the buried oxide film 13, an oxide film formed by an ECR plasma CVD apparatus may be used instead of the TEOS oxide film.
【００１５】次に、図１（ｂ）に示すように、基板全面
にＬＰＣＶＤ法により、シリコン窒化膜１６を厚さ１０
［ｎｍ］で堆積する。続いて、図１（ｃ）に示すよう
に、前記シリコン窒化膜１６上にフォトレジスト１７の
パターンを形成し、これをマスクとして、ボロン（Ｂ
+ ）イオン１８を加速電圧３５０［ＫｅＶ］、３×１０
13［ｃｍ-2］の条件で打ち込み、Ｐウェル領域１９，２
０を形成する。ここで、Ｐウェル領域１９はその後、Ｎ
チャネル型のＭＯＳトランジスタを形成する領域とな
る。一方、Ｐウェル領域２０は、その後のフォトリソグ
ラフィ工程で必要となるマスク・アライメント・マーク
が形成される領域２０となる（以下、領域２０をアライ
メント・マーク領域と記す）。Next, as shown in FIG. 1B, a silicon nitride film 16 having a thickness of 10 is formed on the entire surface of the substrate by LPCVD.
Deposit at [nm]. Subsequently, as shown in FIG. 1 (c), a pattern of a photoresist 17 is formed on the silicon nitride film 16, and using this as a mask, boron (B) is used.
+ ) Ions 18 at an acceleration voltage of 350 [KeV], 3 × 10
P-well regions 19 and 2 were implanted under the condition of 13 [cm -2 ].
0 is formed. Here, the P well region 19 is
This is a region where a channel type MOS transistor is formed. On the other hand, the P-well region 20 becomes a region 20 where a mask alignment mark required in a subsequent photolithography process is formed (hereinafter, the region 20 is referred to as an alignment mark region).
【００１６】次に、図１（ｄ）に示すように、フォトレ
ジスト１７をマスクとして、シリコン窒化膜１６をケミ
カル・ドライ・エッチング法、あるいはＲＩＥ法により
除去する。その後、図２（ａ）に示すように、前記フォ
トレジスト１７を除去した後、フォトレジスト２１のパ
ターンを形成する。続いて、このフォトレジスト２１の
パターンをマスクとして、燐（Ｐ+ ）イオン２２を加速
電圧７００［ＫｅＶ］、３×１０13［ｃｍ-2］の条件で
打ち込み、Ｎウェル領域２３を形成する。ここで、Ｎウ
ェル領域２３は、その後、Ｐチャネル型のＭＯＳトラン
ジスタを形成する領域となる。また、このときアライメ
ント・マーク領域２０にも、燐（Ｐ+ ）イオン２２が打
ち込まれ、これにより、このアライメント・マーク領域
２０は燐（Ｐ+ ）と、すでに打ち込まれたボロン（Ｂ
+ ）とが混在した領域となる。しかしながら、アライメ
ント・マーク領域２０はデバイスとして使用しない領域
であり、電気的な問題は発生しない。Next, as shown in FIG. 1D, using the photoresist 17 as a mask, the silicon nitride film 16 is removed by chemical dry etching or RIE. Thereafter, as shown in FIG. 2A, after removing the photoresist 17, a pattern of the photoresist 21 is formed. Subsequently, using the pattern of the photoresist 21 as a mask, phosphorus (P + ) ions 22 are implanted under the conditions of an acceleration voltage of 700 [KeV] and 3 × 10 13 [cm −2 ] to form an N well region 23. Here, the N-well region 23 is a region for forming a P-channel MOS transistor thereafter. At this time, phosphorus (P + ) ions 22 are also implanted into the alignment mark area 20, whereby the alignment mark area 20 becomes phosphorous (P + ) and boron (B
+ ) Are mixed areas. However, the alignment mark area 20 is an area not used as a device, and does not cause an electrical problem.
【００１７】しかる後に、図２（ｂ）に示すように、フ
ォトレジスト２１及びシリコン窒化膜１６をマスクとし
て、ＮＨ4 Ｆ水溶液により、露出している埋め込み酸化
膜１３、すなわちアライメント・マーク領域２０の酸化
膜をエッチングし、２００［ｎｍ］のシリコン段差２４
を形成する。続いて、図２（ｃ）に示すように、フォト
レジスト２１を除去した後、さらに１５０℃に加熱した
燐酸により、シリコン窒化膜１６を除去する。Thereafter, as shown in FIG. 2B, using the photoresist 21 and the silicon nitride film 16 as a mask, the exposed buried oxide film 13, that is, the alignment mark region 20 is exposed by an NH 4 F aqueous solution. The oxide film is etched and a silicon step 24 of 200 [nm] is formed.
To form Subsequently, as shown in FIG. 2C, after the photoresist 21 is removed, the silicon nitride film 16 is further removed by phosphoric acid heated to 150 ° C.
【００１８】以上の工程が終了した後、通常のＭＯＳＦ
ＥＴ作製工程に従い、ゲート酸化膜を７［ｎｍ］形成
し、後にゲート電極となる多結晶シリコン膜を２００
［ｎｍ］及びタングステン・シリサイド（ＷＳｉ）膜を
２００［ｎｍ］、連続して堆積する。続いて、フォトレ
ジストを塗布し、アライメント・マーク領域２０を用い
てマスク・アライメントを行う。このとき、アライメン
ト・マーク部には、十分な段差が形成されているため、
容易にアライメント・マークを検出することが可能であ
る。After the above steps are completed, a normal MOSF
In accordance with the ET fabrication process, a gate oxide film is formed to a thickness of 7 [nm], and a polycrystalline silicon film to be a gate electrode later is formed by 200
[Nm] and a tungsten silicide (WSi) film are continuously deposited at 200 [nm]. Subsequently, a photoresist is applied, and mask alignment is performed using the alignment mark area 20. At this time, since a sufficient level difference is formed in the alignment mark portion,
Alignment marks can be easily detected.
【００１９】以上説明したように本実施の形態の半導体
装置の製造方法によれば、マスク工程を増やすことな
く、アライメント・マーク部に段差を形成することがで
き、アライメント・マークを容易に検出することができ
る。。As described above, according to the method of manufacturing a semiconductor device of the present embodiment, a step can be formed in an alignment mark portion without increasing the number of mask steps, and the alignment mark can be easily detected. be able to. .
【００２０】なお、本実施の形態の半導体装置の製造方
法は、前述した一実施の形態に限定されるものではな
く、例えば、図１（ｂ）におけるシリコン窒化膜１６は
カーボン膜あるいはシリコン薄膜であってもよく、この
場合は図１（ｄ）の工程において、選択的に前記カーボ
ン膜あるいはシリコン薄膜を除去する方法により、実施
できる。さらに、本発明の趣旨を逸脱しない範囲で、寸
法、膜厚など種々の変更が可能である。The method of manufacturing a semiconductor device according to the present embodiment is not limited to the above-described embodiment. For example, the silicon nitride film 16 in FIG. 1B is a carbon film or a silicon thin film. In this case, in the step of FIG. 1D, the method can be implemented by a method of selectively removing the carbon film or the silicon thin film. Furthermore, various changes such as dimensions and film thickness can be made without departing from the spirit of the present invention.
【００２１】[0021]
【発明の効果】以上述べたように本発明によれば、平坦
化を行った埋め込み素子分離構造の半導体装置におい
て、マスク工程を増やすことなく、アライメントマーク
の形成部に段差が形成でき、マスク・アライメントを容
易に行うことができる半導体装置の製造方法を提供する
ことが可能である。As described above, according to the present invention, in a semiconductor device having a buried element isolation structure which has been flattened, a step can be formed in a portion where an alignment mark is formed without increasing the number of mask steps. It is possible to provide a method for manufacturing a semiconductor device in which alignment can be easily performed.
【図１】この発明に係る実施の形態の半導体装置の製造
方法を説明するための各製造工程における断面図であ
る。FIG. 1 is a cross-sectional view in each manufacturing step for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】この発明に係る実施の形態の半導体装置の製造
方法を説明するための各製造工程における断面図であ
る。FIG. 2 is a cross-sectional view in each manufacturing step for illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
１１ シリコン基板 １２ シリコン溝 １３ ＴＥＯＳ（Ｔetraethylorthosilicate；Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 ）酸化膜 １４ シリコン基板１１の凸部 １５ 熱酸化膜 １６ シリコン窒化膜 １７ フォトレジスト １８ ボロン（Ｂ+ ）イオン １９ Ｐウェル領域 ２０ Ｐウェル領域（マスク・アライメント・マーク領
域） ２１ フォトレジスト ２２ 燐（Ｐ+ ）イオン ２３ Ｎウェル領域 ２４ シリコン段差DESCRIPTION OF SYMBOLS 11 Silicon substrate 12 Silicon groove 13 TEOS (Tetraethylorthosilicate; Si (O
C 2 H 5 ) 4 ) Oxide film 14 Convex portion of silicon substrate 11 15 Thermal oxide film 16 Silicon nitride film 17 Photoresist 18 Boron (B + ) ion 19 P well region 20 P well region (mask alignment mark region) DESCRIPTION OF SYMBOLS 21 Photoresist 22 Phosphorus (P + ) ion 23 N well region 24 Silicon step
Claims (4)
程と、 前記凹部に第１の絶縁膜を埋め込む工程と、 前記第１の絶縁膜の表面の凹凸部をなくし平坦化する工
程と、 平坦化された前記第１の酸化膜の表面に第２の絶縁膜及
び第３の絶縁膜を連続して形成する工程と、 第１のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第３
の絶縁膜を除去する工程と、 第２のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第１
の絶縁膜及び第２の絶縁膜を除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法。A step of forming an uneven portion on the surface of the semiconductor substrate; a step of embedding a first insulating film in the concave portion; and a step of eliminating the uneven portion on the surface of the first insulating film and flattening the surface. A step of continuously forming a second insulating film and a third insulating film on the planarized surface of the first oxide film; and an ion implantation step after forming the first mask pattern.
At least the third portion of the mask alignment mark portion
Removing the insulating film, and ion-implanting after forming the second mask pattern.
At least the first of the mask alignment mark portion
Removing the insulating film and the second insulating film.
第３の絶縁膜はシリコン窒化膜であることを特徴とする
請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein said second insulating film is an oxide film, and said third insulating film is a silicon nitride film.
程と、 前記凹部に第１の絶縁膜を埋め込む工程と、 前記第１の絶縁膜の表面の凹凸部をなくし平坦化する工
程と、 平坦化された前記第１の絶縁膜の表面に第２の絶縁膜及
び導電膜を連続して形成する工程と、 第１のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記導電
膜を除去する工程と、 第２のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第１
の絶縁膜及び第２の絶縁膜を除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法。A step of forming an uneven portion on the surface of the semiconductor substrate; a step of embedding a first insulating film in the concave portion; and a step of eliminating the uneven portion on the surface of the first insulating film and flattening the surface. A step of continuously forming a second insulating film and a conductive film on the flattened surface of the first insulating film; and an ion implantation step after forming the first mask pattern.
At least a step of removing the conductive film in a mask alignment mark portion; and an ion implantation step after forming a second mask pattern.
At least the first of the mask alignment mark portion
Removing the insulating film and the second insulating film.
導電膜はカーボン膜、もしくはシリコン薄膜であること
を特徴とする請求項３に記載の半導体装置の製造方法。4. The method according to claim 3, wherein the second insulating film is an oxide film, and the conductive film is a carbon film or a silicon thin film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209297A JPH10199783A (en) | 1997-01-09 | 1997-01-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209297A JPH10199783A (en) | 1997-01-09 | 1997-01-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199783A true JPH10199783A (en) | 1998-07-31 |
Family
ID=11519719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP209297A Pending JPH10199783A (en) | 1997-01-09 | 1997-01-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199783A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020916A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| JP2001068543A (en) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | Manufacture of semiconductor device |
| KR100460146B1 (en) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | Method manufacturing of a semiconductor device |
-
1997
- 1997-01-09 JP JP209297A patent/JPH10199783A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020916A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| EP1020916A3 (en) * | 1999-01-12 | 2002-07-24 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| JP2001068543A (en) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | Manufacture of semiconductor device |
| KR100460146B1 (en) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | Method manufacturing of a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100213196B1 (en) | Trench device separation | |
| KR0155835B1 (en) | Method for forming align key pattern of semiconductor device | |
| US5801082A (en) | Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits | |
| KR0165457B1 (en) | Method of trench isolation | |
| JPH10189708A (en) | Trench element isolating method | |
| KR100214917B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6346457B1 (en) | Process for manufacturing semiconductor device | |
| US6420730B1 (en) | Elevated transistor fabrication technique | |
| US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
| EP0954022B1 (en) | Method for providing shallow trench isolation of transistors | |
| JP2004518284A (en) | Semiconductor tiling structure and method of manufacturing the same | |
| KR20010024284A (en) | Method for making a groove structure with a silicium substrate | |
| US8647949B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| KR19990072666A (en) | Semiconductor device having a shallow isolation trench | |
| JP3645142B2 (en) | Semiconductor wafer processing method and semiconductor device manufacturing method | |
| KR20030069776A (en) | Method of manufacturing semiconductor device | |
| US5670395A (en) | Process for self-aligned twin wells without N-well and P-well height difference | |
| JP3127893B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPH10199783A (en) | Manufacture of semiconductor device | |
| JPH11121609A (en) | Manufacture of semiconductor device | |
| US20030100166A1 (en) | Method for avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| US6319795B1 (en) | Method for fabricating VLSI devices having trench isolation regions | |
| KR0165343B1 (en) | Method for forming element isolation on a semiconductor device | |
| JP2000232154A (en) | Semiconductor device and its manufacture | |
| JP4180809B2 (en) | Manufacturing method of semiconductor device |