KR101502306B1 - 반도체 정류 소자 및 그의 제조 방법 - Google Patents

반도체 정류 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 정류 소자와 그 제조 방법을 개시한다. 본 발명에 따른 반도체 정류 소자는 낮은 순방향 전압, 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 가지며, 채널을 형성하는 개선된 공정에 의하여 제조 공정을 단순화할 수 있고 수율을 향상할 수 있다. 그리고, 본 발명에 따른 반도체 정류 소자는 채널을 형성하는 것을 정확히 제어할 수 있다.

Description

반도체 정류 소자 및 그의 제조 방법{Semiconductor rectification device and method for fabricating the same}
본 발명은 정류 소자에 관한 것으로서, 특히 낮은 순방향 전압, 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 가지며, 반도체로 제조된 반도체 정류 소자와 그의 제조 방법에 관한 것이다.
전력 반도체는 전력 변환이나 전력 제어용으로 최적화되어 있는 고전압용 또는 고전류용의 반도체 소자이다. 이들 중 전력 정류 회로는 교류 전기를 전자 제품이 필요로 하는 직류로 변환하는 기능을 갖는다. 이와 같은 전력 정류 회로는 모바일 기기, 컴퓨터 부품, 통신 기기, 디스플레이 기기, 자동차 부품 및 모터를 포함한 산업 기기 등 모든 전기기기에 전력을 공급하거나 안정적으로 원하는 전압 및 전류를 공급하는데 필요한 필수 반도체 소자이다.
대표적인 전력 정류 회로는 PIN(또는 PN) 정류 회로와 쇼트키(Schottky) 정류 회로가 사용되고 있다. PIN 정류 회로는 PN 졍션(Junction)을 이용하므로 역누설전류(Reverse Leakage Current) 특성이 우수하고, 배리어 메탈(Barrier Metal)을 사용하지 않아서 고온 동작에 대한 신뢰성 특성이 양호한다. 그러나, PIN 정류 회로는 순방향 전압 강하(Forward Voltage Drop, VF)가 다소 크고, 소수 캐리어(Minority Carrier)에 의한 느린 역회복시간(Reverse Recovery Time)으로 인하여 스위칭 시간이 길어서 전력 손실이 크다.
쇼트키 정류 회로는 배리어 메탈과 실리콘과의 일함수(Work Function) 차이를 이용한 정류 소자로 순방향 전압 강하가 작고 스위칭 시간이 빠르다. 그러나, 쇼트키 정류 회로는 오프 스테이트(Off-State)에서 누설 전류가 크고, 배리어 메탈 사용으로 인하여 고온에서 누설전류가 크므로 고온 동작에 불리하다.
상기한 PIN 정류 회로와 쇼트키 정류 회로의 특성을 보완하고자 MOS(Metal Oxide Semiconductor: 이하, 'MOS'라 함) 트랜지스터를 이용한 반도체 정류 소자가 개발된 바 있다. 반도체 정류 소자는 PN 정류 회로와 같이 낮은 누설 전류와 고온 동작에 안정적인 특성을 가지며, 쇼트키 정류 회로보다 낮은 순방향 전압 강하(VF) 특성과 고온 동작 안정성 및 빠른 스위칭 특성을 갖는다.
상기한 특성들을 갖는 반도체 정류 소자는 공정 비용을 절감하면서 공정의 안정성을 확보할 수 있는 제조 방법의 제시가 필요한 실정이다. 따라서, 공정이 단순하고 안정적으로 실행되는 것이 필요하다.
그러나, 종래의 반도체 정류 소자의 제조 방법은 공정이 복잡하기 때문에 공정을 정확히 제어하는 것이 어렵고, 공정상 불안정 요소가 많이 발생한다. 그에 따라 생산성이 저하되고, 반도체 제조 소자의 수율이 낮아진다. 뿐만 아니라, 상기 복잡한 공정으로 인하여 소요되는 비용이 증가하여 제조 단가를 절감하는데 한계가 있다.
본 발명은 액티브 영역과 채널을 형성하는 공정을 개선하여 제조 공정을 단순화할 수 있고 수율을 향상시키고, 제조 단가를 절감할 수 있는 반도체 정류 소자 및 그의 제조 방법을 제공함을 목적으로 한다.
본 발명은 채널 길이가 균일하게 형성되면서 공정이 안정화되고 단순화될 수 있어서 수율을 향상시킬 수 있고 원가를 절감할 수 있는 반도체 정류 소자 및 그 제조 방법을 제공함을 다른 목적으로 한다.
본 발명은 MOS 구조를 활용하여 정류 소자를 구현하여 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리(Reverse Recovery) 특성을 갖는 반도체 정류 소자 및 그의 제조 방법을 제공함을 또 다른 목적으로 한다.
상기 과제를 해결하기 위하여 본 발명에 따른 반도체 정류 소자는, 기판; 상기 기판 상에 이격 형성된 게이트층들; 상기 게이트층의 측면들에 형성된 사이드 월들; 상기 사이드월들의 하부의 상기 기판에 형성된 채널들; 상기 게이트층들 사이의 상기 기판의 오픈된 영역에 형성되어 상기 채널들을 분리시키는 바디들; 상기 게이트층과 상기 바디들 위에 형성되어 상기 게이트층과 상기 바디들을 전기적으로 연결하는 애노드 전극; 및 상기 기판의 하부에 형성된 캐쏘드 전극을 구비하는 것을 특징으로 한다.
또한 본 발명에 따른 반도체 정류 소자의 제조 방법은, 기판에 가드링을 형성하는 단계; 상기 기판의 상기 가드링의 내부의 액티브 영역에 게이트층들을 형성하는 단계; 제1 이온주입을 실시하여 상기 게이트층들 사이의 오픈된 영역의 상기 기판에 채널들을 형성하는 단계; 상기 게이트층의 에지에 사이드 월들을 형성하는 단계; 제2 이온주입을 실시하여 상기 채널들을 상기 사이드월들 하부로 제한하는 바디들을 형성하는 단계; 상기 게이트층들과 상기 바디들을 전기적으로 연결하는 애노드 전극을 형성하는 단계; 및 상기 기판의 하부에 캐쏘드 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 반도체 정류 소자에 채널을 형성하기 위하여 이용되는 산화막 등방성 식각 또는 페디스탈(Pedistal)을 이용하는 공정에서 발생할 수 있는 공정의 복잡성, 공정의 정확한 제어의 어려움을 해소할 수 있다.
또한, 본 발명은 반도체 정류 소자의 채널을 형성하기 위하여 사이드 월을 이용함으로써, 제조 공정이 단순화되고, 그에 따라 수율이 높아지고 제조 단가가 절감된다.
또한, 본 발명은 반도체 정류 소자의 가드링을 형성하는 공정 수를 줄임으로써, 제조 공정이 단순화되어 수율이 높아지고, 제조 단가가 절감된다.
또한, 본 발명은 MOS 구조를 가지면서 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 갖는 반도체 정류 소자를 구현할 수 있는 효과를 갖는다.
또한, 본 발명은 MOS 구조를 가지면서 게이트와 소스가 전기적으로 공통으로 연결되어서 다이오드 특성을 갖는 반도체 정류 소자를 구현할 수 있는 효과를 갖는다.
도 1은 본 발명에 따른 반도체 정류 소자의 단면도이다.
도 2는 도 1에 도시된 반도체 정류 소자의 등가 회로도이다.
도 3은 도 1에 도시된 반도체 정류 소자의 내부 전류 경로를 설명하는 단면도이다.
도 4 내지 도 15는 도 1에 도시된 반도체 정류 소자의 제조 방법을 설명하는 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명에 따른 반도체 정류 소자의 단면도이다. 도 1을 참조하면, 반도체 정류 소자는, 기판(10), 가드링(14), 채널들(22), 바디들(24), 게이트층들(20), 사이드 월들(19), 전극층(28), 및 백메탈층(30)을 구비한다. 도 1을 참조하여, 반도체 정류 소자의 구조에 대해 상세히 설명하기로 한다.
기판(10)은 고농도의 N형(N+) 반도체 평판(도 4의 8) 위에 저농도의 N형(N-) 에피텍셜층(Epitaxial layer)(도 4의 9)이 형성된 구조를 갖는다.
기판(10)에는 가드링 영역과 가드링 영역 내측의 액티브 영역이 형성된다. 액티브 영역은 반도체 정류 소자를 형성하는 영역이며 가드링(14)에 의하여 정의될 수 있다. 가드링(14)은 액티브 영역을 외곽의 논-액티브 영역(Non-Active)과 분리하기 위한 것이며, 논-액티브 영역의 기판(10)의 상부에는 산화막(12)이 형성된다.
가드링(14)의 내측으로 정의되는 액티브 영역의 기판(10)에는 제1차 전면 이온 주입에 의하여 형성된 채널들(22) 및 제2차 전면 이온 주입에 의하여 형성된 바디들(24)이 형성되어 있다.
가드링(14)은 불순물, 예컨대 P형 불순물인 보론(B)을 이온 주입하고 불순물을 드라이브-인(Drive-in)하여 형성될 수 있고, 내압(Breakdown Voltage) 확보, 정류 소자 분리 또는 외부로부터 전기적 경로 차단을 위하여 형성된 것이다.
바디들(24)은 P형 불순물이 이온 주입된 웰(Well)로 형성될 수 있으며, 누설 전류를 감소시키고, 항복 전압(Break-down Voltage)을 확보하기 위하여 형성된 것이다. 바디들(24)은 사이드 월들(19)의 하부에 형성된 채널들(22)을 주위로부터 전기적으로 분리시키며, 인접한 게이트층들(20)의 사이드월들(19) 하부의 채널들(22) 사이와 게이트층(20)의 사이드월(19) 하부의 채널(22)과 가드링(14) 사이에 형성된다.
채널들(22)은 정류 소자의 전류 경로를 형성하기 위한 것이며, P형 불순물이 주입됨에 의하여 형성될 수 있고, 정류 소자의 정류 동작 중에 게이트 폴리(18)와 게이트 산화막(16)을 통하여 전하를 공급받으며, 필드 효과(Field effect)에 의해 채널 특성이 N형으로 인버젼(Inversion)될 수 있다.
게이트층들(20)은 채널들(22) 사이의 기판(10)의 상부를 덮도록 형성된다. 게이트층들(20)은 기판(10) 위에 형성된 게이트 산화막(16) 위에 게이트 폴리(18)가 적층된 구조를 갖는다.
게이트층들(20)의 에지(edge)에는 사이드 월(side wall)들(19)이 형성되어 있다. 사이드 월들(19)의 하부에 채널들(22)이 형성되어 있다. 즉, 사이드 월들(19)은 채널들(22)을 덮도록 기판(10) 위에 형성된다.
게이트층(20)과 바디들(24)은 상부에 형성되어 컨택되는 전극층(28)에 의하여 상호 전기적으로 연결되며, 전극층(28)은 알루미늄과 같은 도전성 메탈로 구성될 수 있다.
전극층(28)은 가드링(14)과 액티브 영역 상부에 형성된다. 보다 구체적으로, 전극층(28)은 게이트층들(20) 및 바디들(24)을 포함하는 영역 상에 도전성 메탈인 알루미늄을 증착하여 형성된다. 전극층(28)은 후술되는 식각 공정에 의하여 패턴을 가짐으로써 정류 소자의 애노드 전극으로 작용할 수 있다.
기판(10)의 하부에는 도전성을 갖는 백메탈(back metal)층(30)이 형성되며, 백메탈층(30)은 N형 에피텍셜층(도 4의 9)에 대하여 N-서브(N-sub)로 작용한다. 또한, 백메탈층(30)은 MOS의 드레인(Drain)으로 작용하는 한편 본 발명에 따른 반도체 정류 소자의 캐쏘드(Cathode)로 작용될 수 있다.
도 1과 같이 구성되는 반도체 정류 소자는 도 2와 같은 등가 회로의 구성을 가지며 다이오드로 작용하는 특성을 갖는다. 도 2를 참조하면, 다이오드는 NMOS 트랜지스터로 구성되며, 소오스(Source)(S)와 게이트(G)가 전기적으로 연결되어 애노드(Anode)가 되며, 드레인(D)은 캐쏘드가 된다.
도 1의 반도체 정류 소자는 도 2와 대비하여 바디들(24)이 소스로 작용되고, 게이트층(20)이 게이트(Gate)로 작용되며 기판(10)과 백메탈층(30)이 드레인(Drain)으로 작용되는 MOS 구조를 갖는다. 또한, 도 1의 반도체 정류 소자는 전극층(28)에 의하여 채널들(22)에 연결된 바디들(24)과 게이트층들(20)이 공통으로 전기적으로 연결됨으로써 전기적으로 공통으로 연결된 게이트와 소스가 애노드로 작용하고, 드레인이 캐쏘드로 작용하는 다이오드 특성을 갖는다.
본 발명의 실시예에 따른 반도체 정류 소자는 도 2와 같은 다이오드로 작용하는 특성에 의하여 도 3의 화살표와 같은 경로로 전류를 정류하는 동작을 수행할 수 있다.
도 1에 도시된 반도체 정류 소자는 도 4 내지 도 15의 공정에 의하여 제조될 수 있다. 이하, 도 4 내지 도 15를 참조하여 반도체 정류 소자의 제조 방법을 설명하기로 한다.
도 4를 참조하면, 기판(10) 위의 전면에 산화막(12)을 형성한다. 기판(10)은 고농도의 N형(N+) 반도체 평판(8) 위에 저농도의 N형(N-) 에피텍셜층(Epitaxial layer)(9)이 형성된 구조를 갖는 것이 바람직하다. 따라서, 산화막(12)은 에피택셜층(9) 위에 형성된다.
도 5를 참조하면, 기판(10)의 가드링 영역과 액티브 영역을 오픈한다. 즉, 기판(10) 위에 형성된 산화막(도 4의 12) 중에서 가드링이 형성될 가드링 영역과 정류 소자가 형성될 액티브 영역에 형성된 산화막을 제거한다. 상기 가드링 영역과 액티브 영역에 형성된 산화막을 제거하기 위해서는, 상기 산화막(도 4의 12) 위에 제1 마스크(도시되지 않음)를 이용하여 포토레지스트층(photoresist layer)(도시안됨)을 형성하고, 상기 포토레지스트층을 패터닝(patterning)한다. 상기 패터닝 공정은 구체적으로, 특정한 패턴을 갖는 마스크(도시안됨)를 이용한 노광 공정 및 현상 공정을 순차적으로 진행하는 것을 포함한다. 그리고 상기 패터닝 공정은 노광 공정 및 식각 공정 후 특정 패턴을 갖도록 잔류된 포토레지스트층을 이용하여 산화막을 특정한 패턴을 갖도록 에칭(etching)한 후 상기 포토레지스트층을 제거하는 것을 포함한다. 그 결과, 도 5에 도시된 바와 같이, 가드링 영역과 액티브 영역에 형성된 산화막이 제거되고, 반도체 정류 소자의 외곽에 산화막(12)이 잔류된다.
도 6을 참조하면, 가드링 영역이 오픈된 포토레지스트층(41)가 형성되고, 가드링을 형성하기 위하여 기판(10) 위에 불순물, 예컨대 P형 불순물인 보론(B)을 주입한다. 상기 불순물을 기판에 주입하기 전에, 도 5에 도시된 기판(10) 위에 포토레지스트층(41)을 형성하고, 제2 마스크(도시되지 않음)를 이용하여 상기 포토레지스트층(41)을 패터닝한다. 즉, 도 6에 도시된 바와 같이, 포토레지스트층(41)은 액티브 영역과 산화막(12)을 덮고 가드링 영역은 오픈한 패턴을 갖는다. 따라서, 포토레지스트층(41)을 이용하여 불순물을 주입하면, 가드링 영역에만 불순물이 주입되고, 다른 영역은 상기 포토레지스트층(41)에 의해 불순물 주입이 차단된다. 상기 가드링 영역에 불순물 주입이 완료되면, 기판(10) 위의 상기 포토레지스트층(41)을 제거한다.
포토레지스트층(41)이 제거된 후 드라이브-인(Drive-in) 공정이 수행되면, 도 7과 같이 가드링 영역에 가드링(14)이 형성되고, 액티브 영역이 오픈된다.
상기와 같이 가드링(14)은 산화막 식각 공정이 한 번만 수행될 수 있으며, 그 결과 가드링을 형성하는 공정이 단순화될 수 있다.
가드링(14)이 도 7과 같이 형성된 후 게이트층(20)이 형성된다. 도 8을 참조하면, 게이트층(20)은 액티브 영역에 형성된다. 게이트 층(20)은 게이트 산화막(16)을 형성하기 위한 산화 공정(Oxidation), 게이트 폴리(18)를 형성하기 위한 증착(Deposition) 공정 및 포토레지스트층을 마스크로 이용하는 식각 공정의 순차적 진행에 의하여 형성될 수 있다.
여기에서, 게이트 폴리(18)의 증착은 화학적 진공 증착(Chemical Vapor Deposition) 방법에 의하여 수행됨이 바람직하다. 게이트 폴리(18)는 폴리실리콘 재질로 증착된 도전성 박막을 의미하며, 3000Å 내지 6000Å의 두께를 갖도록 형성될 수 있다. 그리고, 게이트 산화막(20)의 두께는 채널들(도 10의 22)의 전기적 특성을 결정하는 것으로 제작자에 의하여 다양하게 결정될 수 있다. 게이트 산화막(20)은 별도의 산화 공정을 거치지 않고 자연적으로 형성되는 자연 산화막을 이용할 수 있다.
게이트층(20)은 게이트 산화막(16)과 게이트 폴리(18)를 기판(10) 상에 형성한 후 제3 마스크(도시되지 않음)와 포토레지스트층(도 9의 42)을 이용한 노광, 현상 및 식각 공정에 의하여 원하는 패턴을 갖도록 형성될 수 있다.
기판(10) 위에 복수개의 정류 소자들이 형성될 경우, 도 8과 같이 식각된 게이트 층들(20) 사이에는 오픈된 영역이 형성된다. 게이트 층들(20) 사이의 오픈된 영역은 포토레지스트층(도 9의 42)을 마스크로 이용하는 식각 공정에 의하여 형성될 수 있으며, 상기 식각 공정은 제3 마스크를 이용한 일반적인 사진 식각 공정이 이용될 수 있으므로 이에 대한 구체적인 설명은 생략한다.
도 9를 참조하면, 기판(10) 위에 전면 이온 주입을 실시하여 채널들(도 10의 22)을 형성한다. 이 때, 게이트 층들(20)과 산화막(12) 및 포토레지스트층(42)이 마스크로써 이용된다. 상기 전면 이온 주입은 P형 불순물, 예컨대 보론(B)을 이용하여 실시될 수 있으며, P형 불순물이 주입되는 양 및 에너지는 게이트층들(20)의 에지의 하부의 기판에 형성될 채널들(도 10의 22)의 폭과 깊이를 고려하여 결정될 수 있다. 전면 이온 주입이 끝나면, 게이트층들(20) 위에 형성된 포토레지스트층(42)은 제거된다.
도 10을 참조하면, 상기 전면 이온 주입에 의해, P형 불순물은 액티브 영역 중 게이트층(20)이 형성되지 않은 오픈된 영역의 기판(10)에 주입될 수 있다. 상기 전면 이온 주입에 의하여 가드링(14)과 게이트층(20) 및 인접한 게이트층들(20) 사이의 기판(10)에 채널들(22)이 형성될 수 있다. 상기 전면 이온 주입은 채널들(22)을 형성하기 위한 양 및 에너지의 조절이 쉽기 때문에 채널을 원하는 폭과 깊이로 형성할 수 있다. 즉, 본 발명에 따르면, 채널들(22)을 형성하는 공정을 쉽게 제어할 수 있는 이점을 얻을 수 있다.
이와 같이, 전면 이온 주입은 실시가 용이하기 때문에, 고가의 장비가 아닌 저가의 장비에 의해서도 가능하다. 즉, 저가의 장비를 이용하여 상기 전면 이온 주입을 실시할 수가 있다. 따라서, 반도체 정류 소자의 제조 단가를 낮출 수 있다.
도 11을 참조하면, 기판(10) 위에 폴리층(51)을 형성한다. 폴리층(51)은 폴리실리콘 재질로 증착된 도전성 박막을 의미하며, 3000Å 내지 6000Å의 두께를 갖도록 형성되는 것이 바람직하지만, 폴리층(51)의 두께는 공정의 특성을 고려하여 설계자에 의해 다양하게 결정될 수 있다.
도 12를 참조하면, 폴리층(51)을 에치백(etch-back) 방법을 이용하여 제거한다. 이 때, 게이트층들(20)의 에지에 스페이서가 형성되며, 스페이서는 게이트층(20)의 사이드 월들(side wall)(19)로 작용한다. 사이드 월들(19)은 채널들(22)의 일부를 덮도록 형성된다.
도 13을 참조하면, 바디들(24)을 형성하기 위하여 기판(10) 위에 P형 불순물의 전면 이온 주입을 실시한다. 여기에서, 상기 전면 이온 주입이란 기판(10)에 대하여 실질적으로 수직으로 이온을 주입하는 것을 의미한다. 상기 전면 이온 주입을 실시할 때, 게이트층들(20), 산화막(12) 및 사이드월들(19)이 마스크로써 이용될 수 있다. 상기 전면 이온 주입의 경우에 P형 불순물, 예컨대 보론(B)을 이용할 수 있다. 상기 전면 이온 주입의 결과 액티브 영역 중 오픈된 영역에 바디들(24)이 형성된다. 즉, 바디들(24)에 의하여 채널들(22)의 영역이 사이드 월들(19) 하부로 제한된다.
상술한 바와 같이, 바디들(24)을 형성하는 과정에서 사이드 월들(19)에 의해 그 하부에 형성된 채널들(22)이 상기 전면 이온 주입의 영향을 받지 않고 그대로 보존되어 전류가 흐르는 채널의 역할을 하게 된다. 즉, 게이트층들(20)의 에지의 하부의 가판에 채널들(22)을 형성하기 위해 별도의 공정을 진행하지 않아도 된다. 다시 말하면, 게이트층(20)의 에지의 하부의 기판에 채널들(22)을 형성하는 공정이 간단해진다.
종래에 게이트층들(20)의 하부에 채널들(22)을 형성하기 위하여 이용되는 산화막 등방성 식각 또는 페디스탈(Pedistal)을 이용하는 공정은 공정의 복잡성, 공정의 정확한 제어의 어려움이 있었다. 본 발명에 따른 실시예는 사이드 월들(19)을 이용함으로써 상기한 종래의 어려움을 해소할 수 있다.
도 14를 참조하면, 도 13의 상기 전면 이온 주입에 의하여, 기판(10)의 오픈된 액티브 영역에 바디들(24)이 형성된다. 즉, 바디들(24)은 게이트층(20)과 가드링(14) 사이 및 게이트층들(20) 사이의 오픈된 영역에 형성된다. 이에 따라, 기판(10)의 액티브 영역에 형성된 채널들(22)은 바디들(24)에 의하여 축소되어서 사이드 월들(19)의 하부에 남게 된다.
바디(24)는 통상적인 P 영역(P Region) 또는 P 웰(well)을 의미하며, 역바이어스(reverse bias)를 방지하기 위하여 채널(22)보다 도즈(dose)의 양이 많도록 형성되고, 누설 전류를 감소시키고 항복 전압을 확보하기 위하여 채널(22)의 깊이와 같거나 더 깊은 깊이를 갖도록 형성됨이 바람직하다.
상기와 같이, 바디(24)에 의해서 인접한 게이트 층들(20)의 채널들(22)이 바디(24)에 의하여 분리된다.
그리고, 상술한 도 13의 전면 이온 주입 실시 이후에 도 14의 바디들(24)이 효과적으로 형성될 수 있도록 드라이브-인(Drive-In)이 수행될 수 있다. 그리고, 도 14의 구조가 안정화될 수 있도록 어닐(Anneal) 공정이 수행될 수 있다.
도 15를 참조하면, 게이트층(20)과 바디들(24) 위에 애노드 전극을 위한 전극층(28)이 형성된다. 전극층(28)은 도전성을 갖는 금속, 예컨대 알루미늄 메탈로 구성될 수 있다. 즉, 기판(10) 위에 알루미늄 메탈을 증착하고, 상기 증착된 알루미늄 메탈을 도 15와 같은 패턴을 갖도록 패터닝함으로써, 전극층(28)이 형성된다. 여기서, 전극층(28)과 기판(10) 및 전극층(28)과 게이트층(20) 사이에 도전성 배리어 메탈이 형성될 수도 있다. 이때 배리어 메탈은 오믹 컨택(Ohmic contact)을 형성하고, 알루미늄 메탈에 의한 스파이크(Spike) 발생을 제어할 수 있으며, 확산 배리어로 이용될 수 있다.
상술한 바와 같이, 전극층(28)을 형성하는 공정이 완료된 후, 기판(10)의 하부에 도전성을 갖는 백메탈층(도 1의 30)이 증착에 의하여 형성될 수 있다. 이 때, 백메탈층(도 1의 30)의 재질은 기판(10)에 대하여 N-서브(N-sub)로 작용할 수 있는 것으로 선택됨이 바람직하다. 백메탈층(도 1의 30)은 반도체 정류 소자의 캐쏘드 역할을 한다. 백메탈층(도 1의 30)을 형성함으로써, 도 1에 도시된 반도체 정류 소자의 제조가 완성된다.
상술한 바와 같이, 본 발명에 따른 실시예가 구성될 수 있으며, 본 발명에 따른 실시예에 의하여 반도체 정류 소자에 채널들(22)을 형성하기 위하여 종래의 산화막 등방성 식각 또는 페디스탈(Pedistal)을 이용하는 공정에서 발생할 수 있는 공정의 복잡성, 공정의 정확한 제어의 어려움이 해소될 수 있다.
즉, 본 발명에 따른 실시예는 전면 이온 주입 및 사이드 월들(19)을 이용하여 채널들(22)을 형성함으로써, 저가의 장비를 이용하여 제조 공정을 진행할 수 있으며, 그에 따라 반도체 정류 소자의 제조 단가를 낮출 수 있다.
또한, 본 발명에 따른 실시예는 반도체 정류 소자의 가드링(14)을 형성하는 공정이 단순하여 수율이 향상되고 제조 단가가 절감될 수 있다.
또한, 본 발명은 MOS 구조를 가지면서 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 갖는 정류 회로를 구현할 수 있다.
또한, 본 발명은 MOS 구조를 가지면서 게이트와 소스가 전기적으로 공통으로 연결되어서 다이오드 특성을 갖는 정류 회로를 구현할 수 있다.
10 : 기판 12 : 산화막
14 : 가드링 16 : 게이트 산화막
18 : 게이트 폴리 19; 사이드 월
20 : 게이트층 22 : 채널
24 : 바디 28 : 전극층
30 : 백메탈층 51 : 폴리층

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판에 가드링을 형성하는 단계;
    상기 기판의 상기 가드링의 내부의 액티브 영역에 게이트층들을 형성하는 단계;
    제1 이온주입을 실시하여 상기 게이트층들 사이의 오픈된 영역의 상기 기판에 채널들을 형성하는 단계;
    상기 게이트층의 에지에 사이드 월들을 형성하는 단계;
    제2 이온주입을 실시하여 상기 채널들을 상기 사이드월들 하부로 제한하는 바디들을 형성하는 단계;
    상기 게이트층들과 상기 바디들을 전기적으로 연결하는 애노드 전극을 형성하는 단계; 및
    상기 기판의 하부에 캐쏘드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 정류 소자의 제조 방법.
  7. 제6항에 있어서, 상기 기판에 상기 가드링을 형성하는 단계는,
    상기 기판 상에 산화막을 형성하는 단계;
    상기 액티브 영역 및 상기 가드링을 형성할 가드링 영역에 대응하는 상기 산화막을 제거하는 단계;
    상기 가드링 영역을 오픈한 패턴의 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층이 오픈된 영역의 상기 기판에 제3 이온주입을 실시하는 단계; 및
    상기 제3 이온주입에 의하여 상기 기판에 주입된 불순물에 대하여 드라이브-인(Drive-in)을 수행하여 상기 가드링을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 정류 소자의 제조 방법.
  8. 제6항에 있어서, 상기 사이드 월들을 형성하는 단계는,
    상기 기판의 전면에 폴리층을 형성하는 단계; 및
    상기 폴리층을 에치백하여 상기 게이트층의 에지에 스페이서를 잔류시켜서 상기 사이드 월을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 정류 소자의 제조 방법.
  9. 제6항에 있어서, 상기 제1 및 제2 이온주입은 전면 이온 주입으로 실시됨을 특징으로 하는 반도체 정류 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 전면 이온 주입은 P형 불순물을 이용하여 실시됨을 특징으로 하는 반도체 정류 소자의 제조 방법.
  11. 제6항에 있어서, 상기 애노드 전극을 형성하는 단계는,
    상기 가드링, 상기 바디들 및 상기 게이트층들을 덮도록 상기 기판 위에 알루미늄 메탈층을 형성하는 단계; 및
    상기 알루미늄 메탈층을 패터닝하여 상기 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 정류 소자의 제조 방법.
  12. 제6항에 있어서, 상기 애노드 전극을 형성하는 단계는,
    상기 게이트층들과 상기 바디들을 전기적으로 연결하는 배리어 메탈을 형성하는 단계; 및
    상기 배리어 메탈 상부에 상기 애노드 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 정류 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH0575100A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体整流素子
JP2000156383A (ja) * 1998-11-09 2000-06-06 Internatl Rectifier Corp 低電圧ｍｏｓｆｅｔ及びその製造方法並びにその回路

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