KR101955055B1 - 전력용 반도체 소자 및 그 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 전력용 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 등의 고전력용 반도체 소자로서, 반도체 기판 상에 더미 트렌치 및 제1 트렌치를 포함하는 복수개의 트렌치 구조로 구성된 셀 영역(Cell region) 및 상기 셀 영역을 둘러싸도록 터미네이션 링(Termination ring)이 형성된 터미네이션 영역(Termination region)으로 구성되어 600V, 1200V 등의 고전압용으로 동작 가능한 전력용 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.

Description

전력용 반도체 소자 및 그 소자의 제조 방법{Power semiconductor device and method of fabricating the same}
본 발명은 전력용 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 등의 고전력용 반도체 소자로서, 반도체 기판 상에 더미 트렌치 및 제1 트렌치를 포함하는 복수개의 트렌치 구조로 구성된 셀 영역(Cell region) 및 상기 셀 영역을 둘러싸도록 터미네이션 링(Termination ring)이 형성된 터미네이션 영역(Termination region)으로 구성되어 600V, 1200V 등의 고전압용으로 동작 가능한 전력용 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.
최근 들어 에너지 부족으로 인해 전 세계적으로 에너지 절약 및 고효율 제품에 대한 연구와 대체 에너지 개발에 대한 연구가 활발하게 진행되고 있다. 이러한 움직임은 스마트 그리드(Smart Grid), 전기자동차(Electrical Vehicle: EV) 및 태양광 발전으로 관심이 커지게 하였고, 그 결과 이러한 시스템에서 가장 중요한 부품 중 하나인 전력변환장치의 중요성이 부각되고 있다. 전력변환장치는 점점 고용량화되어 가고 있어 고전류, 고전압 동작을 감당해내야 하고, 고효율 구현을 위한 낮은 온(On) 저항 및 빠른 반응 속도를 가져야 하며 사이즈 최소화 및 경량화를 위해 고주파 동작이 가능해야 한다.
이와 같은 요구에 따라 현재로서 가장 적합한 전력용 반도체 소자가 절연 게이트 바이폴라 트랜지스터(IGBT)이다. 얇게 구현된 저 농도 드리프트 영역은 온 저항 손실을 줄여주고, P형 컬렉터 영역의 농도 조절 및 소수 캐리어 이동 시간 제어를 통해 스위칭 속도의 조절을 통해 고주파 제품 구현이 가능하며, 1200V 이상의 고 내압과 모듈 적용시 수백 암페어 구현이 가능하다.
도 1은 종래기술에 따른 절연 게이트 바이폴라 트랜지스터를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 절연 게이트 바이폴라 트랜지스터는 기판(100), P+ 영역(110), N+ 영역(120), 게이트 전극(130), 에미터 전극(140), 필드 스탑층(150) 및 P+ 컬렉터층(160)을 포함한다.
저농도 N형 기판(100)에서 P+ 컬렉터(collector) 사이에 형성된 전계(electrical field)를 점점 감소시켜 P+ 컬렉터층(160)에 이르기 전에 제로(zero)로 만들기 위해서 고농도의 필드 스탑층(150)을 필요로 한다. 필드 스탑층(150)을 사용하기 이전의 기술에서는, 200 ㎛ 두께의 매우 두꺼운 기판을 사용하여 오프-상태(off-state)에서 전계를 O으로 만들어야 했다. 또한 기판의 도핑 농도를 낮게 해서 저항을 높게 해야 했다. 이 경우, 기판 내에서 도핑 농도 변화가 심하여 전압 오버슈트(voltage overshoot)가 커지고, 두꺼운 기판으로 인해 스위칭 손실(switching loss)이 상대적으로 커진 문제점이 있었다. 그래서 이러한 문제점을 보완하기 위하여 필드 스탑층(150)이 대두되었다. 필드 스탑층(150)을 사용함으로써 기판의 두께를 크게 할 필요가 없이 얇게 할 수 있게 되었다.
그러나 기판 두께를 얇게 할수록 웨이퍼가 깨지기 쉽기 때문에 웨이퍼의 취급의 주의가 요구된다. 또한 기판 두께가 얇아짐에 따라 short-circuit 특성이 열화 될 수 있다. 얇은 IGBT 소자에서 short-circuit 에 대한 면역력이 높은 신뢰도 있는 IGBT 소자가 요구된다.
미국등록특허 제6,040,599 호
본 발명은 상기와 같은 IGBT 소자에 대한 수요자의 필요를 해결하고자 도출된 기술로써, 종래보다 소형화, 집적화가 가능한 전력용 반도체 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 측면에 따른 전력용 반도체 소자는 셀 영역, 트랜지션 영역, 터미네이션 영역을 갖는 기판; 상기 셀 영역 내 형성되고 채널 영역을 갖고, 서로 인접하는 한쌍의 제1 트렌치; 상기 제1 트렌치에 인접하여 형성되는 더미 트렌치; 상기 제1 트렌치 사이에 형성되는 제2 도전형의 전하 저장층; 상기 전하 저장층 위에 형성되는 제1 도전형의 베이스층; 상기 베이스층 내에 형성되는 제2 도전형의 소스 영역 및 제1 도전형의 고농도 도핑 영역; 상기 제1 트렌치 및 더미 트렌치 측벽에 형성된 게이트 절연막; 상기 게이트 절연막 상에 게이트 전극; 상기 트랜지션 영역에 형성되고, 상기 셀 영역을 둘러싸도록 상기 기판 내 제1 깊이로 형성되는 제1 도전형의 제1 터미네이션 링; 상기 터미네이션 영역에 형성되고, 상기 제1 터미네이션 링과 인접하여 형성되는 적어도 하나 이상의 제2 터미네이션 링; 상기 제1 터이네이션 링, 상기 소스 영역, 상기 제1 도전형의 고농도 도핑 영역과 연결되는 에미터 전극; 상기 게이트 전극과 전기적으로 연결된 게이트 터미널; 상기 제2 터미네이션 링과 컨택하여 형성된 필드 플레이트; 상기 기판 배면에 형성되는 제2 도전형의 필드 스탑층; 및 상기 필드 스탑층 아래에 형성된 제1 도전형의 컬렉터 층 및 드레인 전극;을 포함하고, 상기 제1 도전형의 고농도 도핑 영역은 상기 더미 트렌치 및 제1 트렌치와 접하고, 상기 소스 영역은 상기 더미 트렌치와 접하지 않는 것을 특징으로 한다.
상기 제2 터미네이션 링과 인접하여 형성되고, 상기 반도체 기판의 농도보다 높은 제2 도전형의 웰 영역을 더 포함할 수 있다.
상기 트랜지션 영역에 상기 게이트 전극과 전기적으로 연결된 게이트 버스를 더 포함할 수 있다.
상기 복수 개의 트렌치 구조는, 상기 전하 저장층보다 큰 깊이로 형성될 수 있다.
상기 전하 저장층의 불순물 농도는, 상기 기판의 불순물 농도보다 크고, 상기 소스 영역의 불순물 농도는 상기 전하 저장층의 불순물 농도보다 크게 형성될 수 있다.
상기 제1 터미네이션 링에 상기 제1 도전형의 고농도 도핑 영역이 추가로 형성되고, 상기 에미터 전극은 상기 제1 도전형의 고농도 도핑 영역과 전기적으로 연결되고, 상기 제1 터미네이션 링은 상기 셀 영역과 동일한 전기적 퍼텐셜을 갖도록 형성될 수 있다.
본 발명의 다른 측면에 따른 전력용 반도체 소자 제조 방법은 셀 영역, 트랜지션 영역, 터미네이션 영역을 갖는 기판을 준비하는 단계; 상기 터미네이션 영역 및 트랜지션 영역에 상기 셀 영역을 둘러싸도록 형성되며, 서로 폭이 다르고 제1 깊이를 갖는 복수의 터미네이션 링을 형성하는 단계; 상기 제1 깊이보다 더 얇은 제2 깊이를 갖는 제2 도전형의 웰 영역을 형성하는 단계; 상기 웰 영역 내 적어도 한쌍의 제1 트렌치와 적어도 한 개 이상의 더미 트렌치를 갖는 트렌치를 형성하는 단계; 상기 더미 트렌치 및 제1 트렌치 내에 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 터미네이션 영역에 플로팅 게이트 전극을 형성하는 단계; 상기 트랜지션 영역에 게이트 버스를 형성하는 단계; 상기 웰 영역에 제1 도전형의 베이스층을 형성하는 단계; 상기 한쌍의 제1 트렌치와 접하도록 소스 영역을 형성하는 단계; 상기 베이스층에 형성되고 상기 더미 트렌치 및 제1 트렌치와 접하도록 제1 도전형의 고농도 도핑 영역을 형성하는 단계; 상기 제1 터이네이션 링, 상기 소스 영역, 상기 제1 도전형의 고농도 도핑 영역과 연결되는 에미터 전극을 형성하는 단계; 상기 복수의 터미네이션 링과 적어도 하나와 컨택하여 형성된 필드 플레이트를 형성하는 단계; 상기 기판 배면에 필드 스탑층을 형성하는 단계; 및 상기 필드 스탑층 아래에 컬렉터 층 및 드레인 전극을 형성하는 단계;을 포함하고, 상기 소스 영역은 상기 더미 트렌치와 접하지 않도록 형성된다.
상기 기판은 저농도 제1 에피층과 고농도 제2 에피층을 포함할 수 있다.
상기 기판 배면에 필드 스탑층을 형성하는 단계는, 상기 반도체 기판의 하부면에 대해 백 그라인딩 공정을 수행하여 상기 고농도 제2 에피층을 노출하여 형성할 수 있다.
상기 더미 트렌치 및 제1 트렌치 내에 게이트 전극을 형성하는 단계는 상기 트렌치에 폴리실리콘을 증착하는 단계; 상기 폴리실리콘 표면을 산화 시키는 단계; 상기 산화된 폴리실리콘 표면의 일부를 습식각하는 단계; 및 상기 습식각 후 게이트 패턴닝을 하는 단계;를 포함할 수 있다.
상기 트렌치를 형성하는 단계는, 상기 반도체 기판에 3개의 층으로 이루어진 절연막을 증착하는 단계; 상기 절연막을 패터닝하는 단계; 및 상기 패터닝 된 절연막을 마스크로 상기 기판을 식각하는 단계;를 포함할 수 있다.
상기 복수의 터미네이션 링은 제1, 제2 터미네이션 링으로 형성되고, 상기 제1 터미네이션 링은 상기 트랜지션 영역에 형성되고, 상기 제1 터미네이션 링의 폭은 상기 제2 터미네이션 링보다 크게 형성될 수 있다.
상기 웰 영역 및 베이스 층은 상기 제1 터미네이션 링과 중첩되도록 형성되며, 상기 웰 영역의 농도는 상기 제1 터미네이션 링보다 낮게 형성될 수 있다.
본 발명에 따른 전력용 반도체 소자 및 그 제조 방법은 종래와 달리 반도체 기판을 기반으로 한 IGBT 소자에 대한 것으로, 터미네이션 링(Termination Ring)에 둘러싸인 셀 영역(Cell region) 내 더미 트렌치를 포함한 복수개의 트렌치 구조가 형성하며, 상기 더미 트렌치 근처에는 고농도 소스 영역을 배제함으로써 종래 대비 Short-circuit 특성이 우수한 IGBT 소자를 제공할 수 있다는 효과가 있다.
또한 본 발명에 따른 전력용 반도체 소자 및 제조 방법은 저농도 에피층과 고농도 에피층을 갖는 기판을 사용하여, 기판 배면의 백 그라인딩을 하여 고농도 에피층을 노출시켜 필드 스탑층을 저비용으로 손쉽게 형성할 수 있는 장점이 있다.
또한 본 발명에 따른 전력용 반도체 소자 및 제조 방법은 셀 영역, 트랜지션 영역, 터미네이션 영역을 갖추고, 트랜지션 영역에 에미터 전극과 연결되고, 넓은 폭을 가진 터미네이션 링을 형성하여 셀 영역의 높은 전계를 안정적으로 유지시키는 효과가 있다.
도 1은 종래기술에 따른 FS 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내는 단면도,
도 2는 본 발명의 일 예에 따른 전력용 반도체 소자의 구조를 나타내는 단면도,
도 3은 도 2의 전력용 반도체 소자를 포함한 전체 구성을 나타내는 단면도,
도 4는 도 3의 전체 구성을 바라본 상면도,
도 5는 도 2의 절단면(A-A')을 따라 바라본 상면도,
도 6a 내지 도 6g는 본 발명의 다른 예에 따른 전력용 반도체 소자의 제조 방법을 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
도 2는 본 발명의 일 예에 따른 전력용 반도체 소자의 구조를 나타내는 단면도이고, 도 3은 도 2의 전력용 반도체 소자를 포함한 전체 구성을 나타내는 단면도이고, 도 4는 도 3의 전체 구성을 바라본 상면도이고, 도 5는 도 2의 절단면(A-A')을 따라 바라본 상면도이다.
도 2에 도시된 바와 같이, 본원 발명에 따른 전력용 반도체 소자는 다양한 반도체 기판(200)에 기반하여 구성된다. 상기 기판(200)으로는 N형 또는 P형 불순물이 도핑된 에피(EPI) 웨이퍼가 적용될 수 있다. 가령 에피 웨이퍼로는 대구경 웨이퍼 생산에 유리한 초크랄스키(Cz) 기법에 의해 생산된 Cz 웨이퍼 또는 테스트 웨이퍼 위에 에피층이 성장된 웨이퍼가 해당될 수 있다. 또는 약하게 도핑된 N형 에피층을 가진 웨이퍼를 사용할 수 있다. 약 100 ohm-cm 이하의 저항을 갖는 에피층이 적용될 수 있으며, 약 120 ㎛ 이하의 두께를 가진 에피층이 적용될 수 있다. 상기 기판(200)의 두께는 도 6a 등에 도시된 바와 같이 본 발명에 따른 전력용 반도체 소자의 제조 방법에 적용되는 최초 기판(200)의 두께 값으로, 도 6f의 백 그라인딩(back grinding) 공정을 통해 전력용 반도체 소자의 최종 두께 값은 이보다 작은 두께 값을 갖게 된다. 또는 상기 기판(200)은 서로 다른 농도를 갖는 두개의 에피층을 가지고 있는 에피 웨이퍼일 수 있다. 그래서 농도가 높은 에피층은 필드 스탑 층(280)이 되고, 농도가 낮은 에피층(200)은 N형 드리프트 영역이 되는 것이다. 본 발명에서는 농도가 다른 에피층을 갖는 에피 웨이퍼를 적용하는 일 예로 한정하여 설명하나, 본 발명의 실시예는 상기 예로 한정되지 않는다. 이하, 상기와 같이 농도가 다른 에피층을 갖는 에피 웨이퍼를 활용한 제조 공정에 대해서는 이후 도 6a 내지 도 6g를 통해 상세히 설명한다.
도 2에서는 상기와 같은 반도체 기판(200)의 셀 영역(Cell region) 내 형성된 기술 구성을 중심으로 도시하였으나, 본 발명에 따른 전력용 반도체 소자는 상기 셀 영역(Cell region)을 둘러싸도록 형성된 터미네이션 영역(Termination region)을 포함하도록 도 3 및 도 4와 같이 구성될 수 있다.
일 예로, 반도체 칩 가장 자리에서 전계 집중을 완화시켜 내압을 유지하기 위해 터미네이션 영역(Termination region)이 필요하다. 구체적으로, 셀 영역은 매우 높은 고전압이 걸려 있는 high voltage (HV) 영역이 된다. 그리고 나머지 영역은 낮은 동작 전압에서 작동하는 Low voltage (LV) 영역으로 형성될 수 있다. 이와 같은 HV 영역과 LV 영역 사이에 터미네이션 영역이 필요하다. 터미네이션 영역을 통해 HV 영역을 LV 영역으로부터 전기적으로 분리 (isolation) 시킬 수 있다. 그래서 터미네이션 영역에서는 HV 영역에 걸려 있는 높은 전계를 단계적으로 낮춰 주거나 분산시켜 줘야 한다. 터미네이션 영역에 P형 링을 형성하면, 전계가 점차 낮아져서 HV 셀 영역으로부터 멀어질수록 전계 값이 제로(0)에 가까워진다.
그리고 트랜지션 영역(transition region)이 존재하는데, 상기 트랜지션 영역은 셀 영역과 터미네이션 영역 사이에 배치된다. 트랜지션 영역은 셀 영역의 끝단에 있기 때문에 에지 셀 (Edge Cell) 영역이라 부르기도 한다. 터미네이션 영역으로 높은 전기장이 넘어가기 전에 트랜지션 영역에서도 어느 정도 전기장을 유지 시킬 수 있는 장치가 필요하다. 그래서 트랜지션 영역(transition region)에 P형의 제1 터미네이션 링(210)이 형성되는데, 셀 영역(Cell region)을 둘러싸도록 링 형태로 형성된다. 제1 터미네이션 링(210)은 에미터 전극(270)과 전기적으로 연결되어 있다. 그래서 셀 영역과 같은 전기적 퍼텐셜을 가지게 된다. 이로 인해 같은 전계를 유지할 수 있게 된다. 제1 터미네이션 링(210)은 600 V 또는 1200 V 내압을 견디기 위해 필요하다. 구체적으로, 상기 제1 터미네이션 링(210)은 상기 기판(200) 내 일정 깊이로 형성되며 도 4와 같이 셀 영역을 둘러싸도록 형성된다. 도 4에서는 상기 제1 터미네이션 링(210)의 모양을 모서리가 둥근 사각형 형태로 도시하였으나, 본 발명에 따른 제1 터미네이션 링(210)의 구성은 상기 구성으로 한정되지 않는다.
또한, 도 3 및 도 4와 같이, 상기 제1 터미네이션 링(210)의 외곽 영역, 즉 터미네이션 영역에 복수 개의 제2 터미네이션 링(310), 제3 터미네이션 링(320)이 추가적으로 형성될 수 있다. 상기 제2 및 제3 터미네이션 링(310, 320)은 셀 영역의 높은 전계를 조금씩 줄여주기 위해 필요하다. 그래서 터미네이션 영역 끝에서 전계가 제로가 되도록 유도한다. 도 3 및 도 4에서는 제1 터미네이션 링(210)의 외곽 영역(터미네이션 영역)에 추가적인 제2 및 제3 터미네이션 링이 2개 형성되는 일 예를 도시한 것일 뿐, 본 발명의 적용 예에 따라 상기 제1 터미네이션 링(210)의 외곽 영역(터미네이션 영역)에는 3개 이상의 터미네이션 링이 추가될 수도 있다. 터미네이션 링이 많을수록 칩 크기는 증대된다. 그래서 제2, 제3, 제4 터미네이션 링으로 갈수록 폭을 줄여서 설계할 수 있다. 이와 같이 상기 제1 터미네이션 링(210)의 외곽 영역에 추가적으로 형성되는 터미네이션 링의 수는 제조하고자 하는 IGBT 소자의 내압(breakdown voltage) 스펙에 따라 달리 적용될 수 있다. 내압이 올라갈수록 더 많은 터미네이션 링이 필요하다. 그렇게 되면 칩 면적이 증대될 수 있다.
다시 도 2로 돌아가서, N형의 전하 저장층(Charge Storage Layer, 220)은 반도체 기판의 셀 영역 내 상기 제1 터미네이션 링(210)과 일부 중첩되도록 형성된다. 상기 N형의 전하 저장층(220)은 웰 형태로 형성되므로 N형 웰로 지칭할 수 있으나, 이하 상세한 설명에서는 설명의 편의를 위해 전하 저장층(220)으로 통칭하여 설명한다.
상기 전하 저장층(220)은 제1 터미네이션 링(210)과 일부 중첩되도록 형성된다. 구체적으로, 반도체 기판(200)의 터미네이션 영역 및 셀 영역이 접하는 영역에서 상기 전하 저장층(220)은 제1 터미네이션 링(210)과 일부 중첩되도록 형성된다.
전하 저장층(220)은 드레인 영역에서 소스 영역으로 홀(hole) 캐리어 이동을 억제하는 역할을 한다. 왜냐하면 상기 전하 저장층(220)은 반도체 기판(200)의 불순물 농도보다 높게 형성되기 때문이다. 대신, 반도체 기판(드리프트 영역)에 홀 캐리어와 전자 캐리어가 많아져서 전도도 변조(conductivity modulation)가 더 많이 발생하여 작은 전압에도 전자 carrier가 쉽게 drain 영역으로 쉽게 이동할 수 있도록 도와 준다. 그렇게 되면 스위칭 속도가 빨라지기 때문에 스위칭 손실을 줄일 수 있다. 그런데 전하 저장층(220)의 농도를 일정 이상 계속 높게 형성할 수는 없기 때문에. 상기 전하 저장층(220)의 불순물 농도는 제조하고자 하는 IGBT 소자 특성, 예를 들어, Vce(cathode와 emitter 사이의 전압 강하) 값이 최소가 되는 방향으로 조절한다.
P형의 베이스층(Base Layer, 230)은 상기 전하 저장층(220) 내 형성되어 상기 제1 터미네이션 링(210)과 일부 중첩되도록 형성된다. 즉, P형의 베이스층(230)은 상기 전하 저장층(220)보다 낮은 깊이 및 낮은 폭으로 형성되어 상기 전하 저장층(220) 내 포함될 수 있도록 형성된다. 상기 P형 베이스층(230)의 깊이는 본 발명에 따른 IGBT 소자의 BV(Breakdown Voltage) 효율에 큰 영향을 미치는 요소 값으로, P형 베이스층(230)의 깊이는 IGBT 소자 특성에 따라 달리 적용될 수 있다. 상기 P형 베이스층(230)은 제1 터미네이션 링(210)과 동일한 깊이로 형성될 수도 있으나, 이 경우, N형 전하 저장층(220)은 제1 터미네이션 링(210)보다 큰 깊이로 형성된다. 바람직하게는 IGBT 소자의 BV(Breakdown Voltage) 특성 상 상기 P형 베이스층(230)은 제1 터미네이션 링(210)보다 작은 깊이로 형성된다.
즉, 도 2 및 도 3에서는 본 발명의 일 예에 따라 제1 터미네이션 링(210)이 N형 전하 저장층(220) 및 P형 베이스층(230) 보다 큰 깊이로 형성되는 구성을 도시하였으나, 본 발명의 다른 예에서 상기 제1 터미네이션 링(210)과 N형 전하 저장층(220)의 깊이는 달리 적용될 수도 있다.
계속해서, N형 전하 저장층(220) 및 P형 베이스층(230)이 형성된 셀 영역에는 복수 개의 트렌치 구조(243, 248, 253, 258)가 형성된다. 복수 개의 트렌치 구조는 제1 더미 트렌치(Dummy Trench, 243), 제2 더미 트렌치(Dummy Trench, 253), 적어도 한 쌍의 제1 트렌치(248)과 적어도 한 쌍의 제2 트렌치(258)로 구성될 수 있다. 일 예로, 복수 개의 트렌치 구조는 한 쌍의 제1 트렌치의 좌측에 인접하여 형성된 제1 더미 트렌치(243)와, 한 쌍의 제1 트렌치(248) 및 한쌍의 제2 트렌치(258) 사이에 위치한 제2 더미 트렌치(253)로 구성될 수 있다. 상기 복수 개의 트렌치 구조는 셀 영역 안에서 (제1 더미 트렌치 - 제1 트렌치 - 제1 트렌치) - (제2 더미 트렌치 - 제2 트렌치 - 제2 트렌치 )- … 와 같은 순서로 구성될 수 있다. 이렇게 형성된 한 쌍의 제1 트렌치(248) 또는 한 쌍의 제2 트렌치(258) 사이 영역의 기판(200) 표면뿐만 아니라, 모든 트렌치 영역 사이에 고농도의 P형 도핑 영역(252)이 형성된다.
그리고 P형의 베이스층(230) 안에 N형의 소스 영역(255)이 형성되는데, 한 쌍의 제1 트렌치(248) 또는 제2 트렌치(258)의 측면에 접하도록 형성되고 상기 고농도의 P형 영역(252)과 일부 중첩되도록 N형 소스 영역(255)이 형성된다. 제1 및 제2 트렌치는 액티브 셀 (Active cell) 영역에 형성되기 때문에 액티브 트렌치(active)로 부를 수 있다. 즉, 제1 및 제2 트렌치 영역 사이에는 소스 영역과 베이스 영역에 의해 N형 채널 영역이 형성된다. 그러나 더미 트렌치 주변 영역에는 소스 영역이 없기 때문에 N형 채널 영역이 형성되지 않는다.
구체적으로, 제1 더미 트렌치(243)와 제1 트렌치(248) 사이 영역에는 상기와 같은 N형 소스 영역(255)이 형성되지 않는다. 마찬가지로 제2 더미 트렌치(243)와 제2 트렌치(248) 사이 영역에도 상기와 같은 N형 소스 영역(255)이 형성되지 않는다. 또한 제2 더미 트렌치(253)와 제1 트렌치(248) 사이 영역에도 상기와 같은 N형 소스 영역(255)이 형성되지 않는다. 그러나 고농도의 P형 도핑 영역(252)는 모든 트렌치 영역 사이에 형성된다. 그래서 고농도 P형 도핑 영역(252)은 더미 트렌치 및 제1 트렌치(248) 또는 제2 트렌치(248)와 접하도록 형성되지만, 소스 영역(255)은 상기 더미 트렌치와 접하지 않도록 형성되는 것을 특징으로 한다.
이와 같은 복수 개의 트렌치 구조를 형성하는 이유는 short circuit 특성을 개선하기 위함이다. Short-circuit 은 emitter-collector 간에 큰 전압이 걸려 있는 상태에서 Gate bias 가 인가되어 IGBT에 매우 높은 전류/전압이 동시에 인가되는 경우를 의미할 수 있다. 이 상태에서는 소자가 파괴되지 않고 견딜 수 있는 일정 시간이 필요하다. 그래서 그 시간 동안 정공 전류를 N+ 소스 영역 하단을 통하여 P+ 컨택영역으로 빠져 나가게 할 수도 있지만, 직접 Emitter 전극으로 정공들이 흘러나가게 하여 전류가 모든 영역에서 균등하게 배분되도록 할 수 있다. 그래서 더미 트렌치(243)와 제1 트렌치(248) 사이 영역에 N형 소스 영역(255)을 형성되지 않는 영역으로도 정공들이 바로 빠져 나갈 수 있도록 함으로써, 그 결과 전체적으로 정공이 여러 루트를 통하여 빠져 나가게 하여 Short-circuit 특성을 개선할 수 있다.
상기와 같은 복수 개의 트렌치 구조는 N형 전하 저장층(220) 및 P형 베이스층(230)보다 큰 깊이로 형성될 수 있다. 즉, 상기 복수 개의 트렌치 구조는 도 2 및 도 3과 같이 반도체 기판(200)의 표면으로부터 P형 베이스층(230) 및 N형 전하 저장층(220)을 모두 관통하도록 형성될 수 있다. 복수 개의 트렌치 구조 내부(구체적으로는 더미 트렌치 및 제1 트렌치의 내부)에는 게이트 절연막(241, 246) 및 게이트 전극(242, 247)이 형성된다. 구체적으로, 상기 트렌치 구조의 내부에 게이트 절연막(241, 246)이 형성되고, 상기 게이트 절연막의 내부에 도핑된 폴리실리콘을 형성함으로써 게이트 전극(242, 247)이 형성된다. 상기 게이트 전극(242, 247)을 반도체 기판 상부에 형성되는 에미터 전극(270)과 전기적으로 절연시키기 위하여 층간 절연막(260)은 트렌치 구조의 상부에 형성된다.
추가적으로, 반도체 기판의 하부면에는 필드 스탑층(280), 컬렉터층(292) 및 드레인 전극(295)이 형성될 수 있다. 상기 구성들은 위에서 아래 방향으로 필드 스탑층(280), 컬렉터층(292) 및 드레인 전극(295) 순서로 형성될 수 있다. 본 발명에 적용가능한 실시예에서 상기 필드 스탑층(280), 컬렉터층(292) 및 드레인 전극(295)을 반도체 기판의 하부면에 형성하기 전에 상기 반도체 기판의 하부면(배면)에 대해 백 그라인딩 공정이 적용될 수 있다. 이에 대해서는 본 발명에 따른 전력용 반도체 소자의 제조 방법을 통해 상세히 설명한다. 상기와 같은 필드 스탑층(280) 및 컬렉터층(292)이 형성된 반도체 기판(200)의 하부면에 대해 백 메탈(Back Metal)을 증착하여, 드레인 전극(295)을 형성한다.
추가적으로, 도 2에는 도시되지 않았으나 본 발명에 따른 전력용 반도체 소자의 터미네이션 영역은 도 3과 같이 구성될 수 있다. 구체적으로, 터미네이션 영역의 반도체 기판(200)의 상부면에는 산화막(330)이 형성되고 상기 산화막 상부에는 플로팅 게이트 전극(249)이 형성될 수 있다. 상기 플로팅 게이트 전극(249)은 셀 영역의 트렌치(243, 248) 내부의 게이트 전극(242, 247)과 동일한 공정을 통해 형성될 수 있다. 이어, 상기 게이트 전극(249)의 상부면에는 층간 절연막(260)이 형성되고, 폴리실리콘 또는 금속 전극으로 이루어진 필드 플레이트(340)가 층간 절연막(260)상에 형성된다. 여기서, 필드 플레이트(340)는 셀 영역에서 발생한 전계를 완화시키는 역할을 한다. 그리고 필드 플레이트(340)는 P형의 제2 및 제3 터미네이션 링(310, 320)과 연결된다. 필드 플레이트와 플로팅 게이트 전극은 서로 같은 역할을 하기 때문에 서로 연결하여 사용할 수 있다. 그리고 게이트 버스 폴리실리콘(Gate Bus Poly-Si, 290)이 플로팅 게이트 전극(249)과 나란히 형성된다. 게이트 버스 폴리실리콘(Gate Bus Poly-Si, 290)은 트렌치 안에 형성된 게이트 전극(242, 247)과 전기적으로 연결되어 있다. 그리고 게이트 버스 폴리실리콘은 바로 위에 형성되어 있는 게이트 터미널(390)과 전기적으로 연결되어 있다. 그래서 게이트 터미널(390)을 통해 게이트 전극(242, 247)에 일정한 전압을 가할 수 있다.
또한 P형의 제2 및 제3 터미네이션 링(310, 320) 옆에 N형 웰 영역(350) 및 N+ 영역(262)이 추가적으로 형성된다. N형 웰 영역(350) 및 N+ 영역(262)은 터미네이션 영역의 끝단에 존재하면서, 채널 정지막(channel stopper) 역할을 한다.
구체적으로, 반도체 칩을 형성하기 위해 소잉 공정이 진행되는데, 상기 소잉 공정에 의해 반도체 칩 표면은 거칠어질 수 있으며, 이와 같은 거친 표면은 누설 전류가 보다 쉽게 발생하는 요인이 된다. 이와 같은 누설 전류는 반도체 소자 특성상 문제를 일으킬 수 있으므로, 터미네이션 영역 끝단에 누설 전류를 차단할 수 있는 영역을 필요로 한다. 따라서 상기 N형 웰 영역(350) 및 N+ 영역(262)으로 구성된 채널 정지막을 소잉 공정에 의해 거칠어진 반도체 칩 측면에 형성함으로써 반도체 소자 특성상 문제를 일으킬 수 있는 누설 전류를 차단하는 역할을 한다.
특히, P형의 터미네이션 링이 고온 상태에서 공핍 영역이 매우 길게 확장 될 수 있는데, 반도체 기판(200)보다 높은 농도를 갖는 N형 웰(350)을 형성함으로써, 공핍 영역의 확장을 차단할 수 있다. 이에 본 발명에 적용가능한 실시예에서는 이와 같이 터미네이션 영역 끝단에 반도체 기판과 같은 도전형을 갖고 더 높은 농도를 갖는 N형 웰 영역(350) 및 N+ 영역(262)을 형성할 수 있다.
이렇게 구성된 반도체 소자에 대해 도 2의 절단면(A-A')을 기준으로 상측면에서 바라본 구성도는 도 5와 같이 구성될 수 있다. 즉, 더미 트렌치(243) 및 제1 트렌치(248) 사이 영역에는 P형 베이스층(230)에 고농도의 P형 도핑 영역 (252)이 형성되고, 2개의 제1 트렌치(248) 사이 영역에는 도 5에 도시된 바와 같이 N형 소스 영역(255) 및 고농도의 P형 도핑 영역(252)이 형성될 수 있다. 구체적으로, 상측면에서 바라볼 때, N형 소스 영역(255)은 H자 형태로 형성되고, 고농도의 P형 도핑 영역(252)은 상기 N형 소스 영역(255)의 사이 영역에 형성될 수 있다.
도 6a 내지 도 6g는 본 발명의 다른 예에 따른 전력용 반도체 소자의 제조 방법을 나타낸 도면이다. 이하, 도 6a 내지 도 6g를 통해 본 발명에 따른 전력용 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 6a에 도시된 바와 같이, 먼저 120 ㎛ 이하의 두께를 갖는 반도체 기판(200)을 준비한다. 여기서 상기 기판(200)으로는 N형 또는 P형 불순물이 도핑된 에피(EPI) 웨이퍼가 적용될 수 있다. 가령 에피 웨이퍼로는 대구경 웨이퍼 생산에 유리한 초크랄스키(Cz) 기법에 의해 생산된 Cz 웨이퍼 또는 테스트 웨이퍼 위에 에피층이 성장된 웨이퍼가 해당될 수 있다. 또는 약하게 도핑된 N형 에피층을 가진 웨이퍼를 사용할 수 있다. 약 100 ohm-cm 이하의 저항을 갖는 에피층이 적용될 수 있으며, 약 120 ㎛ 이하의 두께를 가진 에피층이 적용될 수 있다. 상기 기판(200)의 두께는 도 6a 등에 도시된 바와 같이 본 발명에 따른 전력용 반도체 소자의 제조 방법에 적용되는 최초 기판(200)의 두께 값으로, 도 6f의 백 그라인딩(back grinding) 공정을 통해 전력용 반도체 소자의 최종 두께 값은 이보다 작은 두께 값을 갖게 된다. 또는 상기 기판(200)은 서로 다른 농도를 갖는 두개의 에피층을 가지고 있는 에피 웨이퍼일 수 있다. 그래서 농도가 높은 에피층은 필드 스탑 층(280)이 되고, 농도가 낮은 에피층(200)은 N형 드리프트 영역이 되는 것이다. 본 발명에서는 농도가 다른 에피층을 갖는 에피 웨이퍼를 이용한 실시예로 한정하여 설명하나, 본 발명은 상기 실시예로 한정되지 않는다.
이와 같은 기판(200)은 이후 반도체 소자를 생성하는 영역에 따라 터미네이션 영역, 트랜지션 영역 및 셀 영역으로 구분할 수 있다. 셀 영역이란 실제적으로 동작하는 반도체 소자가 형성되는 영역을 의미하고, 터미네이션 영역이란 상기 셀 영역에 구비된 반도체 소자가 동작할수록 전원을 인가하거나 상기 셀 영역을 타 셀 영역과 구분하기 위해 필요한 영역을 의미한다. 또한 트랜지션 영역은 셀 영역과 터미네이션 사이에 있는 영역이다.
이어, 준비된 반도체 기판(200)의 터미네이션 영역 상에 P형의 1개 또는 복수 개의 터미네이션 링(Termination ring, 210, 310, 320)을 형성한다. 이를 위해, 제1 마스크 공정, P형 불순물 주입 및 주입된 불순물의 확산을 위한 제1 어닐링 열처리 공정이 활용될 수 있다. 상기와 같은 다양한 공정을 통해 P형 불순물(B, BF 등)을 이온 주입하여 반도체 기판의 터미네이션 영역 상에 일정 깊이로 구성된 1개 또는 복수 개의 터미네이션 링(210, 310, 320)을 형성할 수 있다. 이를 위해 불순물 이온 주입 후 도펀트(불순물) 확산을 위한 고온에서 제1 어닐링이 필요하다. 설명의 편의상 셀 영역에 가장 근접하게 형성되는 터미네이션 링(210)을 제1 터미네이션 링이라 지칭하고, 셀 영역을 기준으로 상기 제1 터미네이션 링(210)의 외곽 영역(터미네이션 영역)에 형성되는 터미네이션 링(310, 320)은 각각 제2 및 제3 터미네이션 링이라 지칭한다. 그래서 제1 터미네이션 링(210)은 트랜지션 영역에 형성된다. 이와 같이 구분할 때, 본 발명에 따른 실시예에서 제1 터미네이션 링(210)은 제2 및 제3 터미네이션 링(310, 320)보다 넓은 폭으로 형성될 수 있다. 이와 같은 기술 구성을 통해 IGBT 소자의 동작 전압을 보다 안정적으로 제어할 수 있다. 터미네이션 링의 폭이 클수록 보다 높은 내압을 견디게 한다. 도 6a에서는 총 3개의 터미네이션 링(210, 310, 320)을 도시하였으나, 이는 본 발명에 적용가능한 일 예에 불과하며 제조하고자 하는 IGBT의 목표 소자 특성에 따라 상기 터미네이션 링의 수는 달리 적용될 수 있다. 상기 터미네이션 링의 깊이 또한 목표 소자 특성에 따라 달리 적용될 수 있다.
이어, 도 6b에 도시된 바와 같이, 제1 터미네이션 링(210)과 일부 중첩되도록 반도체 기판의 셀 영역에 N형 전하 저장층(220)을 형성한다. 이를 위해, 제2 마스크 공정, N형 불순물(P 등) 주입 및 주입된 불순물의 확산을 위한 제2 어닐링 열처리 공정이 활용될 수 있다. 상기 N형 전하 저장층(220)은 다양한 깊이로 형성될 수 있으며, 도 6b에 도시된 바와 같이 제1 터미네이션 링(210)보다 작은 깊이로 형성될 수도 있다. 적용예에 따라 상기 N형 전하 저장층(220)은 상기 제1 터미네이션 링(210)보다 큰 깊이로 형성될 수 있으나, IGBT 소자 특성을 위해서 상기 N형 전하 저장층(220)은 제1 터미네이션 링(210)보다 작은 깊이로 형성되는 것이 바람직하다. 그래서 바람직한 실시예에서 제2 어닐링 공정은 제1 어닐링 공정보다 낮은 온도에서 실시할 수 있다. 또한 제2 어닐링 공정의 소요 시간을 제1 어닐링 공정의 소요 시간보다 짧게 설정할 수 있다. 여기서 제1 터미네이션 링(210)의 P형 농도가 전하 저장층(200)의 N형 농도보다 높기 때문에, 제1 터미네이션 링(210)은 P형 영역이 된다. 다시 말해, 제1 터미네이션 링(210)의 전체 도핑 농도(net doping concentration)는 P형이 우세하다는 것이다. 다만 N형 전하 저장층(220)에 의해 상호 보상(compensation)이 일어나 N형 전하 저장층과 중첩되는 P형 제1 터미네이션 링(210) 영역은 나머지 영역에 비해 전체 P형 농도는 낮아 질 수 있다.
이어, 도 6c에 도시된 바와 같이, 반도체 기판(200)의 상부면 일부에 절연층(360)을 형성한다. 추후 형성되는 게이트 전극(249, 290)를 터미네이션 링(210, 310, 320)과 떨어뜨리기 위한 기술 구성으로써 활용될 수 있다. 이와 같은 절연층(330)은 다양한 공정을 통해 생성될 수 있는데, 로코스(LOCOS) 형태의 막이 될 수 있다.
반도체 기판(200)의 셀 영역 내 일정 깊이로 복수 개의 트렌치 구조를 형성하고, 상기 트렌치 내부에 게이트 절연막(241, 246) 및 게이트 전극(242, 247, 249)를 형성한다. 이를 위해, 3층의 절연막으로 이루어진, 하드 마스크 층을 증착하고 제3 마스크 공정을 하여 하드 마스크 층을 패터닝한다. 그리고 하드 마스크 패턴을 마스크로 기판을 식각하여 트렌치(243, 248)를 형성한다. 여기서 3층의 절연막은 산화막/질화막/산화막로 이루어진 막을 의미한다. 5 ~ 10 um 의 깊은 깊이를 갖는 트렌치를 형성하기 위해서 3층의 절연막을 사용한다.
복수 개의 트렌치 구조는 실시예에 따라 다양한 깊이로 형성될 수 있다. 예를 들어, 도 6c와 같이 제1 터미네이션 링(210)과 동일한 깊이로 형성될 수도 있으며, 제1 터미네이션 링(210)보다 큰 깊이로 형성될 수도 있다. 이는 제조하고자 하는 IGBT 소자의 목표 수치에 따라 달리 적용될 수 있다. 도 6c에서는 앞으로의 설명의 편의상 복수 개의 트렌치 구조를 더미 트렌치(243) 및 제1 트렌치(248)을 구분하여 도시하였다. 트렌치 형성 후, 상기 하드 마스크 층 제거, 희생 산화막 형성, 다시 희생 산화막을 제거를 한다. 이러한 과정을 통해 트렌치 식각으로 인한 실리콘 기판의 에칭 데미지를 최소화 할 수 있다.
그리고 게이트 절연막(241)을 트렌치 측면 및 기판 상부에 형성한다. 그리고 게이트 전극 형성을 위해 폴리실리콘을 증착한다. 플로팅 게이트용 폴리실리콘(249) 및 게이트 버스용 폴리실리콘(290)도 같은 스텝에서 형성된다. 폴리실리콘 증착 후에 폴리 실리콘 표면을 산화시킨다. 그리고 산화된 폴리실리콘을 습식각으로 제거한다. 이렇게 하는 이유는 폴리실리콘 표면을 산화하면, 폴리실리콘 표면이 조금 더 평평해지기 때문이다. 그래서 그 다음 공정인 폴리실리콘 식각 공정에 유리하다. 일반적으로, 트렌치 내부에 폴리실리콘을 증착하는 과정에서 seam 이 발생할 수 있다. 반도체 소자 특성상 식각 공정에 의해 seam 이 노출되면 소자 특성에 문제가 발생할 수 있다. 따라서 폴리실리콘을 표면 산화함으로써, 폴리 실리콘의 전체 높이가 증가할 수 있고, 이를 통해 seam 으로부터 멀어지기 때문에 그 만큼 폴리실리콘 식각할 때 seam 이 노출될 가능성은 줄어든다. 그리고 산화된 폴리실리콘의 일부를 습식각으로 제거한다. 그리고 제4 마스크 공정을 하고, 폴리실리콘을 패터닝하여 셀 영역에 복수의 게이트 전극(242, 247), 트랜지션 영역에 게이트 버스(290), 터미널 영역에 플로팅 게이트 전극(249)을 각각 형성한다. 도면에 도시 되어 있지 않지만, 셀 영역에 복수의 게이트 전극(242, 247)과 트랜지션 영역에 게이트 버스(290)는 서로 연결되어 형성된다. 그러나 터미널 영역에 플로팅 게이트 전극(249)은 셀 영역에 복수의 게이트 전극(242, 247) 및 트랜지션 영역에 게이트 버스(290)과 연결되어 형성하지 않는다.
이어, 도 6d에 도시된 바와 같이, 제1 터미네이션 링(210)과 일부 중첩되도록 N형 전하 저장층(220) 내 P형 베이스층(230)을 형성한다. 이를 위해, 제5 마스크 공정, P형 불순물(B, BF 등) 주입 및 주입된 불순물의 확산을 위한 제3 어닐링 열처리 공정이 활용될 수 있다. 더 낮은 깊이를 갖게 하기 위해서 앞서 실시한 제1 및 제2 어닐링 열처리 공정에서 사용한 온도 및 시간보다 작은 온도, 짧은 시간을 이용해서 실시할 수 있다. 상기 P형 베이스층(230)은 기판 표면으로부터 N형 전하 저장층(220)보다 좁은 폭 및 낮은 깊이로 형성되어 N형 전하 저장층(220) 내 형성될 수 있다. P형 베이스층(230)은 소스 영역과 반도체 기판(드리프트 영역) 사이에서 채널 영역이 된다.
이어, 도 6e에 도시된 바와 같이, 2개의 트렌치 사이 영역 중 일부 영역에 고농도의 P형 도핑 영역(252) 및 N형 소스 영역(255)을 형성한다. 이를 위해, 제6 마스크 공정, N형 불순물(Phosphorous 등) 주입, 제7 마스크 공정, P형 불순물(Boron 등) 주입한다. 그리고 주입된 불순물(N형 및 P형)의 확산을 위한 제4 어닐링 열처리 공정이 활용될 수 있다. 구체적으로, 복수 개의 트렌치 구조는 더미 트렌치(243)와 적어도 한쌍의 제1 트렌치(248)로 구분할 수 있는데, 상기 고농도의 P형 도핑 영역(252) 및 N형 소스 영역(255)을 한쌍의 제1 트렌치(248) 사이 영역에 형성한다.
일 예로, 터미네이션 영역에서 셀 영역의 중앙 방향으로 1개의 더미 트렌치(243), 한쌍의 제1 트렌치(248)의 반복적인 패턴이 형성될 수 있다. 한쌍의 제1 트렌치(248)의 좌측 또는 우측에는 더미 트렌치(243)가 위치하게 된다. 이와 같이 복수 개의 트렌치 구조를 더미 트렌치(243) 및 제1 트렌치(248)로 구분하고, 인접하는 제1 트렌치(248)의 사이 영역에 고농도의 P형 도핑 영역(252) 및 N형 소스 영역(255)을 형성할 수 있다. 그리고 더미 트렌치(243)와 제1 트렌치 사이에 있는 P형 베이스 영역에는 고농도의 P형 도핑 영역(252)은 형성되지만, N형 소스 영역(255)이 형성되지 않는다. 고농도 P형 도핑 영역은 상기 더미 트렌치 및 제1 트렌치와 접하여 형성되지만, 상기 소스 영역은 상기 더미 트렌치와 전혀 접하지 않는 것을 특징으로 한다. 그렇게 함으로써 Short-circuit 면역력을 높일 수 있다. 이와 같은 더미 트렌치 영역 주변으로 short-circuit 상태에서 전공 전류가 빨리 빠져 나갈 수 있는 통로 역할을 한다.
여기서 고농도의 P형 도핑 영역(252)은 오믹 컨택(ohmic contact)을 위해 필요한 뿐만 아니라, IGBT 소자의 래치-업(Latch-up) 현상을 방지하는 효과가 있다. 구체적으로, 차후 반도체 기판(200)의 하부 영역에 형성되는 컬렉터층(292)에서 형성된 홀(hole)들이 기판(드리프트 영역)을 통과하여 N형 소스 영역(255) 아래로 흐르게 되면서 N형 소스 영역(255)을 강제로 턴-온(Turn-on) 시키게 되어 래치-업 현상이 발생되는데, 제1 트렌치(248)의 사이 영역에 고농도의 P형 도핑 영역(252)을 형성함으로써 상기 래치-업 현상을 방지할 수 있다. 그리고 터미네이션 에지 영역의 고농도 N형 도핑 영역(262)도 소스 영역(255)을 형성할 때 같이 형성한다.
이어, 도 6f에 도시된 바와 같이, 게이트 전극(242,247,249,290) 위를 덮도록 층간 절연막(260)을 형성한다. 그리고 층간 절연막을 패터닝한 후, 에미터 전극(270), 게이트 터미널(390), 필드 플레이트(Field Plate, 340)를 형성한다. 이를 위해, 산화막과 BPSG 막으로 구성된 2개의 층을 이용하여 층간 절연막을 증착하고, 기판 표면과 컨택 형성을 위한 제 8마스크 공정, 절연막 패턴닝을 실시한다. 그리고 소스 영역(255), 고농도 P형 도핑 영역(252), 제1, 제2 및 제3 터미네이션 링(210, 310, 320)과 각각 전기적으로 연결하기 위하여 금속층을 증착한다. 금속층으로 Ti/TiN 베리어막, Al 금속을 이용할 수 있다. 또는 금속 배선으로 Ti/TiN/Al 대신, W/Al, Cu 금속 배선을 이용하여 형성할 수도 있다. 그래서 금속 배선으로 이루어진, 에미터 전극(270), 게이트 터미널(390), 필드 플레이트(340)를 형성한다. 에미터 전극(270)은 소스 영역(255), 고농도 P형 도핑 영역(252), 제1 터미네이션 링(210)과 전기적으로 연결된다. 그리고, 게이트 터미널(390)은 게이트 버스(290)와 컨택 플러그를 통해 전기적으로 연결된다. 그리고 필드 플레이트(340)는 제2 및 제3 터미네이션 링(310, 320)과 전기적으로 연결된다.
그리고 그 후 반도체 기판(200)의 하부면(배면)에 대해 연마 또는 백그라인딩 공정을 수행한다. 반도체 기판(200)은 고농도 N형 에피층(도시되지 않음, 필드 스탑층이 됨)과 저농도 N형 에피층(도시되지 않음, 드리프트 영역이 됨)이 더 안쪽에 형성되어 있다. 그래서 백그라인딩을 하면, 고농도 에피층이 노출된다. 고농도 N형 에피층이 필드 스탑층(280)으로 사용된다. 고농도/저농도 N형 에피층을 사용하지 않고, 단순히 동일 농도의 에피층을 사용할 경우, 반도체 기판(200)의 하부면(배면)에 대해 N형 불순물을 이온 주입하여 필드 스탑층(280)을 형성할 수도 있다. 이 경우, 높은 이온 주입 에너지를 갖는 장비가 필요하다. 그러나, 앞에서 언급한 것처럼, 고농도/저농도 에피층을 갖는 웨이퍼를 사용할 경우, 필드 스탑층(280)은 고 에너지(High Energy) 이온 주입 장치가 필요 없게 된다. 왜냐하면 고농도 에피층이 노출될 때까지 웨이퍼의 배면을 그라인딩하면 되기 때문이다.
이어, 도 6g에 도시된 바와 같이, P형 불순물을 이온 주입하여 컬렉터층(292)을 형성한다. 그래서 반도체 기판(200)의 하부면에는 필드 스탑층(280) 및 컬렉터층(292)이 순서대로 적층되도록 형성될 수 있다. 이와 같은 컬렉터층(292)을 형성하기 위하여 이온 주입 주입 후, 어닐링 또는 베이킹 공정을 통해 불순물을 확산시키는 공정이 적용될 수 있다. 최종적으로 상기 컬렉터층(292) 하부에 백메탈 증착 공정을 통해 금속 물질을 증착시킴으로써 드레인 전극(295)을 형성한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
200: 반도체 기판 210: 제1 터미네이션 링
220: 전하 저장층 230: 베이스층
241, 246: 게이트 절연막 242, 247, 249: 게이트 전극
243: 제1 더미 트렌치 248: 제1 트렌치
253: 제2 더미 트렌치 258: 제2 트렌치
252: 고농도 P형 도핑 영역 255: N형 고농도 소스 영역
260: 층간 절연막 270: 에미터 전극
280: 필드 스탑층 290: 게이트 버스
292: 컬렉터층 295: 드레인 전극
310: 제2 터미네이션 링 320: 제3 터미네이션 링
330: 절연막 340: 필드 플레이트
390: 게이트 터미널

Claims (13)

  1. 셀 영역, 트랜지션 영역, 터미네이션 영역을 갖는 기판;
    상기 셀 영역 내 서로 인접하여 형성되는 한쌍의 제1 트렌치;
    상기 제1 트렌치에 인접하여 형성되는 더미 트렌치;
    상기 제1 트렌치 사이에 형성되는 제2 도전형의 전하 저장층;
    상기 전하 저장층 위에 형성되는 제1 도전형의 베이스층;
    상기 베이스층 내에 형성되는 제2 도전형의 소스 영역 및 제1 도전형의 고농도 도핑 영역;
    상기 제1 트렌치 및 더미 트렌치 측벽에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 게이트 전극;
    상기 트랜지션 영역에 형성되고, 상기 셀 영역을 둘러싸도록 상기 기판 내 제1 깊이로 형성되는 제1 도전형의 제1 터미네이션 링;
    상기 터미네이션 영역에 형성되고, 상기 제1 터미네이션 링과 인접하여 형성되는 적어도 하나 이상의 제2 터미네이션 링;
    상기 제1 터미네이션 링, 상기 소스 영역, 상기 제1 도전형의 고농도 도핑 영역과 연결되는 에미터 전극;
    상기 게이트 전극과 전기적으로 연결된 게이트 터미널;
    상기 제2 터미네이션 링과 컨택하여 형성된 필드 플레이트;
    상기 기판에 형성되는 제2 도전형의 필드 스탑층; 및
    상기 필드 스탑층 아래에 형성된 제1 도전형의 컬렉터 층 및 드레인 전극;
    을 포함하고,
    상기 제1 도전형의 고농도 도핑 영역은 상기 더미 트렌치 및 제1 트렌치와 접하고, 상기 소스 영역은 상기 더미 트렌치와 접하지 않는 것을 특징으로 하는 전력용 반도체 소자.
  2. 제 1항에 있어서,
    상기 제2 터미네이션 링과 인접하여 형성되고, 상기 기판의 불순물 농도보다 높은 제2 도전형의 웰 영역을 더 포함하는 전력용 반도체 소자.
  3. 제 1항에 있어서,
    상기 트랜지션 영역에 상기 게이트 전극과 전기적으로 연결된 게이트 버스를 더 포함하는 전력용 반도체 소자.
  4. 제 1항에 있어서,
    상기 제1 트렌치 구조는,
    상기 전하 저장층보다 큰 깊이로 형성되는 것을 특징으로 하는 전력용 반도체 소자.
  5. 제 1항에 있어서,
    상기 전하 저장층의 불순물 농도는, 상기 기판의 불순물 농도보다 크고,
    상기 소스 영역의 불순물 농도는 상기 전하 저장층의 불순물 농도보다 큰 것을 특징으로 하는 전력용 반도체 소자.
  6. 제 1항에 있어서,
    상기 제1 터미네이션 링에 상기 제1 도전형의 고농도 도핑 영역이 추가로 형성되고, 상기 에미터 전극은 상기 제1 도전형의 고농도 도핑 영역과 전기적으로 연결되고, 상기 제1 터미네이션 링은 상기 셀 영역과 동일한 전기적 퍼텐셜을 갖는 것을 특징으로 하는 전력용 반도체 소자.
  7. 셀 영역, 트랜지션 영역, 터미네이션 영역을 갖는 기판을 준비하는 단계;
    상기 터미네이션 영역 및 트랜지션 영역에 상기 셀 영역을 둘러싸도록 형성되며, 서로 폭이 다르고 제1 깊이를 갖는 복수의 터미네이션 링을 형성하는 단계;
    상기 제1 깊이보다 더 얇은 제2 깊이를 갖는 제2 도전형의 웰 영역을 형성하는 단계;
    상기 웰 영역 내 적어도 한쌍의 제1 트렌치와 적어도 한 개 이상의 더미 트렌치를 갖는 트렌치를 형성하는 단계;
    상기 더미 트렌치 및 제1 트렌치 내에 게이트 절연막과 게이트 전극을 형성하는 단계;
    상기 터미네이션 영역에 플로팅 게이트 전극을 형성하는 단계;
    상기 트랜지션 영역에 게이트 버스를 형성하는 단계;
    상기 웰 영역에 제1 도전형의 베이스층을 형성하는 단계;
    상기 한쌍의 제1 트렌치와 접하도록 소스 영역을 형성하는 단계;
    상기 베이스층에 형성되고 상기 더미 트렌치 및 제1 트렌치와 접하도록 제1 도전형의 고농도 도핑 영역을 형성하는 단계;
    상기 복수의 터미네이션 링 중 적어도 하나, 상기 소스 영역, 상기 제1 도전형의 고농도 도핑 영역과 연결되는 에미터 전극을 형성하는 단계;
    상기 복수의 터미네이션 링 중 적어도 다른 하나와 컨택하여 형성된 필드 플레이트를 형성하는 단계;
    상기 기판에 필드 스탑층을 형성하는 단계; 및
    상기 필드 스탑층 아래에 컬렉터 층 및 드레인 전극을 형성하는 단계;
    을 포함하고,
    상기 소스 영역은 상기 더미 트렌치와 접하지 않는 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  8. 제 7항에 있어서,
    상기 기판은 저농도 제1 에피층과 고농도 제2 에피층을 포함하는 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 필드 스탑층을 형성하는 단계는, 상기 기판의 하부면에 대해 백 그라인딩 공정을 수행하여 상기 고농도 제2 에피층을 노출하여 형성하는 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  10. 제 7항에 있어서,
    상기 더미 트렌치 및 제1 트렌치 내에 게이트 전극을 형성하는 단계는
    상기 트렌치에 폴리실리콘을 증착하는 단계;
    상기 폴리실리콘 표면을 산화 시키는 단계;
    상기 산화된 폴리실리콘 표면의 일부를 습식각하는 단계; 및
    상기 습식각 후 게이트 패턴닝을 하는 단계;를 포함하는 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  11. 제 7항에 있어서,
    상기 트렌치를 형성하는 단계는, 상기 기판에 3개의 층으로 이루어진 절연막을 증착하는 단계;
    상기 절연막을 패터닝하는 단계; 및
    상기 패터닝 된 절연막을 마스크로 상기 기판을 식각하는 단계;를 포함하는 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  12. 제 7항에 있어서,
    상기 복수의 터미네이션 링은 제1, 제2 터미네이션 링으로 형성되고, 상기 제1 터미네이션 링은 상기 트랜지션 영역에 형성되고, 상기 제1 터미네이션 링의 폭은 상기 제2 터미네이션 링보다 큰 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
  13. 제 12항에 있어서,
    상기 웰 영역 및 베이스 층은 상기 제1 터미네이션 링과 중첩되도록 형성되며, 상기 웰 영역의 불순물 농도는 상기 제1 터미네이션 링보다 낮은 것을 특징으로 하는 전력용 반도체 소자 제조 방법.
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