KR101028898B1 - 플렉스레이 통신 장치 - Google Patents

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Abstract

본 발명은 자동차에 사용되는, 신속하며 결정론적인 고장 방지형 버스 시스템에 관한 것이다. 따라서 다양한 장치들의 간단한 접속이 필요하다. 이러한 목적을 위해, 플렉스레이 통신 장치(100)는 메시지가 전달되는 플렉스레이 통신망 내에서 플렉스레이 통신 접속부(101)를 할당된 가입자(102)와 접속시키기 위해 사용된다. 본 발명에 따른 플렉스레이 통신 장치(100)는 다음의 요소들, 즉 전달된 메시지의 적어도 일부분을 저장하기 위한 제1 유닛(105)과, 가입자(102)와 제1 유닛(105)을 접속시키기 위한 제2 유닛(104)과, 제1 유닛(105)을 플렉스레이 통신 접속부(101)와 접속시키기 위한 제3 유닛(103)을 포함한다.
Figure R1020077002680
플렉스레이, 고장 방지형 버스 시스템, 통신 장치, 콘트롤 레지스터

Description

플렉스레이 통신 장치{FLEXRAY COMMUNICATION DEVICE}
본 발명은 메시지를 전달하는 플렉스레이 네트워크 내에서 플렉스레이 통신 장치에 할당된 가입자와 플렉스레이 통신 접속부를 접속시키기 위한 플렉스레이 통신 장치에 관한 것이다.
통신 시스템 및 버스 시스템, 즉 통신 접속부를 통한 제어 기기, 센서 및 액추에이팅 요소의 네트워킹은 현대식 차량 또는 기계 생산, 특히 공작기계 분야 및 자동화 분야에서 최근에 급격히 증가했다. 복수의 제어 기기로의 기능 분할을 통한 시너지 효과가 달성될 수 있다. 분할된 시스템에 관하여, 여러 기지국들 간의 통신은 버스 시스템, 즉 통신 시스템을 통해 더욱 많이 발생한다. 버스 시스템을 통한 통합 통신, 액세스- 및 수신 메커니즘 및 에러 처리는 프로토콜을 통해 제어된다. 이에 대해 공지된 프로토콜은 플렉스레이-프로토콜이며, 현재는 플렉스레이-프로토콜 명세 V2.0에 기초한다. 플렉스레이는 특히 차량에 적용하기 위한 신속한, 결정론적인, 고장 방지형(fault-tolerant) 버스시스템이다. 플렉스레이-프로토콜은 시분할 다중접속(TDMA) 방식에 따라 작동하며, 요소들, 즉 가입자 또는 전송될 메시지에 고정된 시간 슬롯이 할당되며, 상기 시간 슬롯 내에서 상기 요소들은 통신 접속부에 대하여 독점 액세스 권한을 갖는다. 시간 슬롯은 고정된 사이클 내에서 반복되며, 이로써 버스를 통해 메시지가 전송되는 시점이 정확하게 예측될 수 있고, 버스 액세스는 결정론적으로 이루어진다. 메시지 전송을 위한 대역폭을 버스 시스템에서 최적으로 사용하기 위해, 플렉스레이는 사이클을 정적인 부분과 동적인 부분으로 분할한다. 고정된 시간 슬롯은 버스 사이클 초입의 정적인 부분에 위치한다. 동적인 부분에서 시간 슬롯은 동적으로 할당된다. 상기 시간 슬롯 내에서 독점 버스 액세스는 각각 단지 짧은 시간, 소위 미니슬롯을 위해서만 가능하다. 미니슬롯 내에서 버스 액세스가 발생하는 경우에만 시간 슬롯이 필요한 시간만큼 연장된다. 이를 통해, 대역폭은 실제로도 필요한 경우에만 소모된다. 한편, 플렉스레이는 물리적으로 분리된, 초당 각각 최대 10MB의 데이터 속도를 갖는 두 개의 회선을 통해 통신한다. 한편, 두 개의 채널은 물리 계층(physical layer), 특히 OSI(개방형 시스템간 상호 접속; Open System Architecture)의 계층 모델에 상응한다. 이들은 주로 메시지의 중복된, 그로 인해 에러가 허용되는 전송에 사용되며, 상이한 메시지를 전송할 수도 있으므로 데이터 속도가 두 배로 빨라질 수 있다. 플렉스레이는 물론 더 낮은 데이터 속도로 작동될 수도 있다.
동기식 기능을 구현하고 두 개의 메시지들 간의 작은 간격을 통해 대역폭을 최적화하기 위해, 분할된 요소들은 통신 네트워크에서 가입자, 공동의 시간 베이스, 소위 전역 시간(global time)이 필요하다. 시간 동기화를 위해 동기화 정보가 사이클의 정적인 부분에서 전송되며, 플렉스레이 명세에 상응하는 특수한 알고리즘에 의해 요소들의 로컬 시간은, 모든 로컬 시간이 전역 시간에 대하여 동기식으로 작동하도록 수정된다.
플렉스레이-허브 또는 플렉스레이-가입자 또는 호스트는 가입자 프로세서, 즉 호스트 프로세서, 플렉스레이-컨트롤러 또는 통신 컨트롤러 및 버스 감시의 경우에 버스 감시자를 포함한다. 한편, 호스트 프로세서, 즉 가입자 포로세서는 플렉스레이-통신 컨트롤러를 통해 전송되는 데이터를 전달하고 처리한다. 플렉스레이-네트워크에서의 통신을 위해 메시지 또는 메시지 객체는 254 데이터 바이트까지 구성될 수 있다.
본 발명의 목적은 플렉스레이-네트워크 내에서 최적의 방법으로 통신을 지원하는 플렉스레이-통신 장치를 제공하는 것이다.
이러한 목적은 메시지를 전송하는 플렉스레이-네트워크 내에서 플렉스레이-통신 장치에 할당된 가입자와 물리 계층으로서의 플렉스레이-통신 접속부를 커플링하기 위한 플렉스레이-통신 장치를 통해 해결된다. 한편, 바람직한 방식의 플렉스레이-통신 장치는, 전송된 메시지의 적어도 일부분을 저장하기 위한 제1 유닛 및 가입자와 제1 유닛을 접속하기 위한 제2 유닛 및 플렉스레이-통신 접속부, 즉 물리 계층을 제1 유닛과 접속하기 위한 제3 유닛을 포함한다.
한편, 바람직한 방식의 제1 유닛은 메시지 핸들러와 메시지 메모리를 포함하며, 메시지 핸들러는 메시지 메모리에 관한 데이터 액세스에 기초한 제1 및 제2 유닛의 데이터 경로와 관련한 제어를 담당한다. 한편, 바람직한 방식의 제1 유닛의 메시지 메모리는 헤더 세그먼트와 데이터 세그먼트로 분할된다.
바람직한 방법으로, 제2 유닛은 호스트, 즉 플렉스레이-가입자 또는 호스트-프로세서로의 접속을 위해 입력 버퍼 메모리 및 출력 버퍼 메모리를 포함하며, 입력 버퍼 메모리 또는 출력 버퍼 메모리 또는 최선으로는 두 개의 메모리 모두 바람직한 실시 형태에서 선택적으로 각각 판독만 되거나, 그리고/또는 기록만 되는 부분 버퍼 메모리와 섀도우 메모리로 분할되며, 이를 통해 데이터 보전이 보장된다. 각각의 부분 버퍼 메모리 및 부속된 섀도우 메모리의 선택적 판독 또는 기록은 바람직하게는 각각의 액세스의 교체 또는 메모리 내용의 교체를 통해 달성될 수 있다.
한편, 각각의 부분 버퍼 메모리 및 각각의 섀도우 메모리는 각각 하나의 데이터 영역 및/또는 두 개의 플렉스레이 메시지의 각각 하나의 헤더 영역이 저장될 수 있는 방식으로 설계된다면 바람직하다.
상이한 가입자 또는 호스트에 문제없이 적용시키기 위해 제2 유닛은 가입자 특정 부분 구성 요소 및 가입자 독립 부분 구성 요소로 구성된 인터페이스 구성 요소를 포함하며, 이로써 가입자 매칭을 위해서는 오직 가입자 특정 부분 구성 요소만이 변경되면 되므로 전체적으로 플렉스레이-통신 장치의 유연성이 상승된다. 또한, 하나의 인터페이스 구성 요소 내에서도 부분 구성 요소들은 각각 소프트웨어로서 실현된다. 즉, 각 부분 구성 요소가 스프트웨어 기능부로서 실현될 수 있다.
플렉스레이의 경우 중복된 전송 경로에 상응하여, 바람직한 방식의 제3 유닛은 제1 인터페이스 구성 요소와 제2 인터페이스 구성 요소를 포함하며, 두 개의 데이터 방향을 가진 2개의 데이터 경로로 각각 분할된다. 또한, 바람직한 방법으로, 두 개의 데이터 경로와 각각 두 개의 데이터 방향을 고려하기 위해, 제3 유닛은 제1 및 제2 버퍼 메모리를 포함한다. 또한, 여기서 제1 및 제2 버퍼 메모리는, 두 개의 플렉스레이-메시지의 적어도 각각 하나의 데이터 영역이 저장 가능한 방식으로 설계된다. 바람직한 방법으로, 제3 유닛의 각 인터페이스 구성 요소는 시프트 레지스터와 플렉스레이-프로토콜-상태 기계를 포함한다.
본 발명에 따른 플렉스레이-통신 장치를 통해 플렉스레이-프로토콜 명세, 특히 v2.0이 완전 지원되며, 이를 통해 예를 들어 64개의 메시지 또는 메시지 객체까지 구성될 수 있다. 한편, 메시지의 각 데이터 필드 또는 데이터 영역의 크기에 따라 상이한 수의 메시지 객체를 저장하기 위해 유연하게 구성 가능한 메시지 메모리가 제공된다. 따라서, 상이한 길이의 데이터 필드를 갖는 메시지(들) 객체는 또한 바람직한 방법으로 구성될 수 있다. 한편, 메시지 메모리는 바람직한 방법으로, 선입 선출(FIFO: first in-first out)로서 형성되며, 이를 통해 구성 가능한 수신-선입 선출(FIFO)가 나타난다. 각각의 메시지 또는 각각의 메시지 객체는 메모리 내에서 수신 메모리 대상[(수신-버퍼(Receive-Buffer)], 송신-메모리 대상[(전송-버퍼(Transmit-Buffer)] 또는 구성 가능한 수신-FIFO의 일부분으로서 구성될 수 있다. 또한, 프레임-ID, 채널-ID 및 플렉스레이-네트워크 내에서의 사이클-카운터(Cycle-Counter)로의 수용 필터링(acceptance filtering)도 가능하다. 따라서, 바람직한 방법으로, 네트워크 관리가 지원된다. 그 외에 바람직한 방법으로, 마스킹 가능한 모듈 인터럽트(Modul interrupt)가 제공된다.
그 외의 장점들 및 바람직한 실시예들은 청구항의 특징 및 명세서를 통해 나타난다.
본 발명은 다음의 도면을 통해 더 상세히 설명된다.
도1은 통신 장치 및 물리 계층으로의 접속부, 즉 통신 접속부 및 통신 가입자 또는 호스트 가입자를 도시하는 개략도이다.
도2는 특수한 실시예에서 도1의 통신 장치 및 이들의 접속을 상세하게 도시하는 상세도이다.
도3은 메시지 메모리의 구조를 도시하는 도면이다.
도4 내지 도6은 가입자로부터 메시지 메모리 방향으로의 데이터 액세스의 아키텍쳐 및 프로세스를 도시하는 개략도이다.
도7 내지 도9는 메시지 메모리로부터 가입자 방향으로의 데이터 액세스의 아키텍쳐 및 프로세스를 도시하는 개략도이다.
도10은 메시지 핸들러 및 그 안에 포함된 유한-상태-기계(Finite-State-Machine)를 도시하는 개략도이다.
도11은 통신 장치의 부품들 및 가입자 및 메시지 핸들러를 통해 제어되는, 상응하는 데이터 경로를 다시 한번 도시하는 개략도이다.
도12는 도11에서의 데이터 경로에 기초한 액세스 분할를 도시하는 도면이다.
본 발명은 다음의 실시예를 통해 더 상세히 설명된다.
도1은 가입자 또는 호스트(102)를 플렉스레이-통신 접속부(101), 즉 플렉스레이의 물리계층으로 접속시키기 위한 플렉스레이-통신 장치(100)를 개략적으로 도시한다. 또한 플렉스레이-통신 장치(100)는 접속(107)을 통해 가입자 또는 가입자 프로세서(102)와 접속되고, 접속(106)을 통해 통신 접속부(101)와 접속된다. 원활한 접속을 위해, 한편으로는 전송 시간에 관하여, 그리고 다른 한편으로는 데이터 보전(data integrity)에 관하여, 실질적으로 세 개의 유닛이 플렉스레이-통신 장치에서 개략적으로 구분된다. 한편, 제1 유닛(105)은 전송될 메시지의 적어도 일부분의 저장, 특히 버터링을 위해 사용된다. 가입자(102)와 이러한 제1 유닛(105) 사이에 접속(107 및 108)을 통해 제2 유닛(104)이 접속된다. 또한, 가입자(101)와 제1 유닛(105) 사이에 제3 유닛(103)이 접속(106 및 109)을 통해 접속되며, 이를 통해, 메시지, 특히 플렉스레이-메시지의 일부로서의 데이터가 제1 유닛(105)으로 또는 제1 유닛(105)로부터 최적의 속도에서 입력되고 출력되는 동시에 데이터 보전이 보장될 수 있다.
도2에는 이러한 통신 장치(100)가 바람직한 실시예에서 다시 한번 상세하게 도시된다. 또한 각각의 접속부(106 내지 109)들이 더 상세하게 도시된다. 제2 유닛(104)은 입력 버퍼 메모리 또는 인풋 버퍼 메모리(201; Input Buffer IBF), 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202; Output Buffer OBF) 및 두 개의 부분(203 및 204)으로 구성된 인터페이스 구성 요소를 포함하며, 두 개 중 하나는 가입자와 상관없는 부분 구성 요소(203)이고, 제2 부분 구성 요소(204)는 가입자 특정 요소이다. 가입자 특정 부분 구성 요소(204; 가입자 CPU 인터페이스, CIF:Customer CPU Interface)는 가입자 특정 호스트-CPU(102), 즉 고객 특정 가입자를 플렉스레이-통신 장치와 접속시킨다. 이를 위해, 양방향 데이터 회선(216), 어드레스 회선(217) 및 제어 입력부(218)가 제공된다. 또한 인터럽트 출력부(219)가 제공된다. 가입자 특정 부분 구성 요소(204)는 가입자와 상관없는 부분 구성 요소(203; Generic CPU Interface, GIF)와 접속된다. 즉 플렉스레이-통신 장치 또는 플렉스레이-IP-모듈은 포괄적인, 즉 일반적인 CPU-인터페이스를 이용하며, 이러한 CPU-인터페이스에는 상응하는 가입자 특정 부분 구성 요소를 통해, 즉 가입자 CPU 인터페이스(CIF)를 통해 다수의 상이한 가입자 특정 호스트 CPU들이 접속된다. 이를 통해, 가입자에 따라 단지 부분 구성 요소(204)만이 변화되면 되므로, 복잡성이 훨씬 감소한다.
입력 버퍼 메모리 또는 인풋 버퍼 메모리(201) 및 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202)는 하나의 메모리 요소 내에 또는 분할된 메모리 요소들 내에 형성될 수 있다. 이때, 입력 버퍼 메모리(201)는 메시지 메모리(200)로의 전송을 위한 메시지의 버퍼링을 위해 사용된다. 바람직하게는, 입력 버퍼 요소가 특히 구성 데이터와 데이터 세그먼트 또는 페이로드 세그먼트를 갖는 각각 하나의 헤더 세그먼트로 구성된 두 개의 완전한 메시지를 저장할 수 있도록, 입력 버퍼 요소가 형성된다. 입력 버퍼 메모리는 두 개의 부분(부분 버퍼 메모리 및 섀도우 메모리)으로 형성되며, 이로써 입력 버퍼 메모리의 두 부분의 교차 기록을 통해, 또는 액세스 교체를 통해 가입자-CPU(102)와 메시지 메모리(200) 사이의 전송이 가속된다. 또한, 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(Output-Buffer OBF)는 메시지 메모리(200)로부터 가입자-CPU(102)로의 전송을 위한 메시지 버퍼링을 위해 사용된다. 이때, 출력 버퍼 메모리(202) 역시, 특히 구성 데이터와 데이터 세그먼트, 즉 페이로드 세그먼트를 갖는 헤더 세그먼트로 구성된 두 개의 완전한 메시지가 저장될 수 있도록 형성된다. 또한 여기서, 출력 버퍼 메모리(202)는 두 부분, 즉 부분 버퍼 메모리 와 섀도우 메모리로 분할되며, 이로써 여기서도 또한 두 부분의 교차 판독을 통해 전송이 가속되거나, 또는 액세스 교체를 통해 가입자- 또는 호스트-CPU(102)와 메시지 메모리(200) 사이의 전송이 가속된다. 블록(201 내지 204)으로 구성된 이러한 제2 유닛(104)은 도시된 바와 같이 제1 유닛(105)과 접속된다.
유닛(105)은 메시지 핸들러(200; Message Handler MHD)와 메시지 메모리(300; Message RAM)로 구성된다. 메시지 핸들러는 입력 버퍼 메모리(201) 및 출력 버퍼 메모리(202)와 메시지 메모리(300) 사이의 데이터 전송을 제어 또는 조절한다. 메시지 핸들러는 동일한 방식으로 제3 유닛(103)을 통해 다른 방향으로의 데이터 전송을 제어 또는 조절한다. 메시지 메모리는 바람직하게는 싱글 포트 램(single-ported RAM)으로서 실행된다. 이러한 램-메모리는 메시지 또는 메시지 객체, 즉 실질 데이터를 구성- 및 상태 데이터와 함께 저장한다. 메시지 메모리(300)의 정확한 구조는 도3에 더 상세히 설명된다.
제3 유닛(103)은 블록(205 내지 208)들로 구성된다. 플렉스레이 물리 계층의 두 개의 채널에 상응하여 이러한 유닛(103)은 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로로 분할된다. 이는, 수신(RxA) 및 송신(TxA)용 채널(A, RxA 및 TxA)과 채널(B, RxB, TxB)을 위한 두 개의 데이터 방향이 도시된 접속(213 및 214)을 통해 명확해진다. 접속(215)을 통해 선택적인 양방향의 제어 입력이 표시된다. 제3 유닛(103)은 채널(B)용 제1 버퍼 메모리(205) 및 채널(A)용 제2 버퍼 메모리(206)를 통해 접속된다. 이러한 두 개의 버퍼 메모리(비상주 버퍼 램: 램 A 및 램 B)는 제1 유닛(105)으로부터, 또는 제1 유닛(105)으로의 데이터 전송을 위한 중간 메모리로서 사용된다. 두 개의 채널에 상응하여 이러한 두 개의 버퍼 메모리(205 및 206)는 송수신-시프트 레지스터와 플렉스레이 프로토콜 유한 상태 기계로 구성된 플렉스레이-프로토콜-제어기 또는 버스 프로토콜-제어기를 포함하는 각각 하나의 인터페이스 요소(207 및 208)와 접속된다. 두 개의 버퍼 메모리(205 및 206)는 이를 통해 인터페이스 요소 또는 플렉스레이 프로토콜 콘트롤러(207 및 208)의 시프트 레지스터와 메시지 메모리(300) 사이의 중간 메모리로서 사용된다. 또한 이때 바람직한 방법으로 각각의 버퍼 메모리(205 또는 206)를 통해, 데이터 영역들, 즉 페이로드 세그먼트 또는 두 개의 플렉스레이-메시지의 데이터 세그먼트가 저장된다.
또한, 플렉스레이에서 전역 시간 주기, 즉 마이크로 시간(μT) 및 마크로 시간(MT)을 표시하기 위해 사용되는 전역 시간 유닛(Global Time Unit; GTU)이 통신 장치(100)에 도면부호(209)로 도시된다. 또한, 전역 시간 유닛(209)을 통해 사이클 카운터의 에러 허용 시간 동기화와 시간 경과에 대한 컨트롤이 플렉스레이의 정적 및 동적 세그먼트에서 제어된다.
블록(210)은 플렉스레이-통신 제어기의 작동 모드를 조절하고 제어하는 일반적인 시스템 제어부(System Universal Control SUC)를 표시한다. 웨이크업(wakeup), 스타트업(Startup), 재적분, 또는 적분, 일반 연산(normal operation), 수동 연산(passive operation) 등이 이에 포함된다.
블록(211)은 플렉스레이-프로토콜 설명서 v2.0에 설명된 것처럼, 네트워크 및 에러 관리부(Network- and Error Management NEM)를 나타낸다. 마지막으로, 블록(212)은 상태 및 에러 인터럽트 플래그(status and error interrupt flags)를 관리하고, 가입자-CPU(102)로의 인터럽트 출력(219)을 제어 및 조절하는 인터럽트 제어부(Interrupt Control INT)를 나타낸다. 그 외에, 블록(212)은 타이머 인터럽트(timer interrupt)를 생성하기 위한 절대적 타이머 및 상대적 타이머를 포함한다.
플렉스레이-네트워크에서의 통신을 위해, 메시지 객체 또는 메시지(Message buffer)가 254 데이터 바이트까지 구성될 수 있다. 메시지 메모리(300)는 특히, 예를 들어 최대 64개의 메시지 객체까지 저장할 수 있는 메시지-램-메모리(message RAM)이다. 메시지의 처리 또는 관리에 직접 관련된 모든 기능은 메시지 핸들러(200)에서 구현된다. 이는, 예를 들어 수용 필터링, 두 개의 플렉스레이-프로토콜-제어기-블록(207 및 208)과 메시지 메모리(300), 즉 메시지 램 사이의 메시지 전송 및 송신 순서의 제어, 그리고 구성 데이터 또는 상태 데이터의 준비 등이다.
외부 CPU , 즉 가입자 프로세서(102)의 외부 프로세서는 가입자 인터페이스를 통해, 가입자 특정 부분(204)과 함께 플렉스레이-통신 장치의 레지스터를 직접 액세스할 수 있다. 이때, 다수의 레지스터가 사용된다. 플렉스레이 프로토콜 제어기, 즉 인터페이스 요소(207 및 208), 메시지 핸들러(200; meaasge handler MHD), 전역 시간 유닛(209; global time unit GTU), 통합 시스템 제어기(210; System Universal Controller SUC), 네트워크- 및 에러 관리 유닛(211; Network and Error Management unit NEM), 인터럽트 제어기(212; interrupt controller INT) 및 메시지 램, 즉 메시지 메모리(300)에 대한 액세스 등을 구성하고, 제어하며 상응하는 상태를 표시하기 위해, 이러한 레지스터가 사용된다. 적어도 이러한 레지스터에 대하여 도4 내지 도6 및 도7 내지 도9에서 다시 한번 상세하게 설명된다. 상기 설명된 본 발명에 따른 플렉스레이-통신 장치는 플렉스레이 명세 v2.0의 간단한 변형을 가능케 하며, 이를 통해 주문형 반도체(ASIC) 또는 상응하는 플렉스레이-기능성을 갖는 마이크로 제어기가 간단하게 생성될 수 있다.
도3에는 메시지 메모리(300)의 분할이 상세히 설명된다. 플렉스레이-프로토콜 명세에 따라 요구된 플렉스레이-통신 컨트롤러의 기능성을 위해, 송신될 메시지의 준비(Transmit Buffer) 및 에러 없이 수신된 메시지의 저장(Receive Buffer)을 위한 메시지 메모리가 필요하다. 플렉스레이-프로토콜은 0 내지 254 바이트의 데이터 영역, 즉 패이로드-영역을 갖는 메시지를 허용한다. 도2에 도시된 바와 같이 메시지 메모리는 플렉스레이-통신 장치(100)의 일부이다. 다음에 설명된 방법 및 상응하는 메시지 메모리는 특히 랜덤 액세스 메모리(RAM)를 사용한, 송신될 메시지 및 수신된 메시지의 저장을 설명하며, 본 발명에 따른 메커니즘을 통해 미리 주어진 크기의 메시지 메모리 내에 다양한 개수의 메시지를 저장하는 것이 가능하다. 한편, 저장 가능한 메시지의 수는 각 메시지의 데이터 영역의 크기에 따르며, 이로써 한편으로는 메시지의 데이터 영역의 크기를 제한하지 않고도 필요한 메모리의 크기가 최소화될 수 있고, 다른 한편으로는 메모리가 최적으로 사용될 수 있다. 다음에서 플렉스레이 통신 컨트롤러를 위해, 특히 RAM에 기초한 메시지 메모리의 이러한 가변적인 분할이 상세히 설명된다.
보완을 위해, 예를 들어 n 비트, 즉 8, 16, 32 등의 고정된 워드 크기 및 m 워드의 소정의 메모리 깊이를 갖는 메시지 메모리가 제공된다(m, n은 자연수이다). 한편, 메시지 메모리(300)는 헤더 세그먼트(HS) 및 데이터 세그먼트(DS; Payload Section, Payload Segment)인 두 개의 세그먼트로 분할된다. 이로써 하나의 메시지에 하나의 헤더 영역(HB) 및 하나의 데이터 영역(DB)이 할당된다. 따라서 메시지[0, 1 내지 k(k는 자연수)]에 대해 헤더 영역(HB0, HB1 내지 HBK) 및 데이터 영역(DB0, DB1 내지 DBk)이 할당된다. 즉, 하나의 메시지 내에서 제1 데이터와 제2 데이터가 구분되며, 제1 데이터는 플렉스레이 메시지에 따른 구성 데이터 및/또는 상태 데이터에 상응하고, 각각 헤더 영역(HB)(HB0, HB1, ..., HBk) 내에 저장된다. 전송되어야 하는 실제 데이터에 상응하는 제2 데이터는 데이터 영역(DB)(DB0, DB1, ..., DBk) 내에 저장된다. 이를 통해, 제1 데이터용으로 하나의 메시지에 하나의 제1 데이터 크기(Bit, Byte 또는 메모리 워드로 측정됨) 및 메시지의 제2 데이터용으로 제2 데이터 크기(역시 Bit, Byte 또는 메모리 워드로 측정됨)가 생성되며, 메시지 당 제2 데이터 크기는 상이할 수 있다. 헤더 세그먼트(HS)와 데이터 세그먼트(DS) 간의 분할은 메시지 메모리(300) 내에서 가변적이며, 즉 이들 영역 간에 미리 정해진 경계는 존재하지 않는다. 헤더 세그먼트(HS)와 데이터 세그먼트(DS) 간의 분할은 본 발명에 따라 메시지의 개수(k) 및 제2 데이터 크기, 즉 실제 데이터, 메시지 또는 모든 k개의 메시지의 크기에 의존한다. 본 발명에 따라 이제 각 메시지의 구성 데이터(KD0, KD1 내지 KDk)에 포인터 요소 또는 데이터 포인터(DP0, DP1 내지 DPk)가 각각 집적 할당된다. 특수한 실시예에서 각각의 헤더 영역(HB0, HB1 내지 HBk)에 고정된 수의 메모 리 워드, 여기서는 두 개의 메모리 워드가 할당되며, 이로써 항상 하나의 구성 데이터(KD)(KD0, KD1, ..., KDk)와 하나의 포인터 요소(DP)(DP0, DP1, ..., DPk)가 함께 헤더 영역(HB)에 저장된다. 저장될 메시지의 개수(k)에 따른 크기 또는 제1 데이터 크기, 헤더 영역(HB)을 갖는 이러한 헤더 세그먼트(HS)에 데이터 세그먼트(DS)가 실제 메시지 데이터(D0, D1 내지 Dk)를 저장하기 위해 접속된다. 이러한 데이터 세그먼트(또는 데이터 구역; DS)의 데이터 크기는 저장된 메시지 데이터의 각각의 데이터 크기에 좌우되며, 예를 들어 DB0 내에는 6개의 워드, DB1 내에는 하나의 워드 및 DBk 내에는 2개의 워드가 저장된다. 따라서 각각의 포인터 요소(DP0, DP1 내지 DPk)들은 항상 초기에 각각의 데이터 영역(DB0, DB1 내지 DBk)의 시작 어드레스를 표시하며, 그 영역 내에 각각의 메시지(0, 1 내지 k)의 데이터(D0, D1 내지 Dk)가 저장된다. 이를 통해 메시지 메모리의 분할은 헤더 세그먼트(HS)와 데이터 세그먼트(DS) 사이에서 가변적이고, 메시지 자체의 개수뿐 아니라 메시지 각각의 데이터 크기 및 이에 따른 전체적인 제2 데이터 크기에 의존한다. 더 적은 수의 메시지가 구성되는 경우, 헤더 세그먼트는 더 작아지고 메시지 메모리 내에서 비어 있게 되는 영역은 데이터 세그먼트(DS)에 대해 추가 부분으로서 데이터를 저장하기 위해 사용될 수 있다. 이러한 가변성을 통해 최적의 메모리 사용이 보장될 수 있으며, 따라서 더 작은 메모리의 사용도 가능해진다. 따라서 자유 데이터 세그먼트(FDS), 특히 그 크기가 저장된 메시지 개수(k)와 메시지 각각의 제2 데이터 크기에 따라 좌우되는 데이터 세그먼트는 최소화되며, 심지어 0이 될 수도 있다.
포인터 요소의 사용 외에, 제1 및 제2 데이터, 즉 구성 데이터(KD)(KD0, KD1, ..., KDk) 및 실제 데이터(D=, D1, ..., Dk)는 사전 설정된 순서로 저장되며, 이로써 헤더 세그먼트(HS) 내에서의 헤더 영역(HB0 내지 HBk)의 순서 및 데이터 세그먼트(DS) 내에서의 데이터 영역(DB0 내지 DBk)의 순서는 각각 동일하다. 경우에 따라서는 포인터 요소가 제외될 수도 있다.
한 특수한 실시예에서는, HS 및 DS에 저장된 데이터의 정확성을 보장하기 위하여, 메시지 메모리에 에러 인식 생성기, 특히 패리티-비트-생성기-요소 및 에러 인식 검사기, 특히 패리티-비트-검사-요소가 할당되며, 이때 각 메모리 워드 또는 영역(HB 및/또는 DB) 당 하나의 검사합이 특히 패리티-비트로서 함께 저장될 수 있다. 예컨대 순환 잉여 검사(CRC: Cycle Redundancy Check)와 같은 다른 제어 식별자, 또는 에러 코드 정정(ECC: Error Code Correction)과 같은 우선적인 식별자들을 고려해 볼 수 있다. 이를 통해 메시지 메모리의 정해진 분할에 비해 다음과 같은 장점들이 주어진다.
프로그래밍 시, 가입자는 작은 데이터 영역을 갖는 보다 많은 메시지를 사용하고자 하는지 아니면 큰 데이터 영역을 갖는 보다 적은 메시지를 사용하고자 하는지를 결정할 수 있다. 상이한 크기의 데이터 영역을 갖는 메시지들을 구성하는 경우, 기존의 메모리 영역은 최적으로 사용된다. 가입자는 상이한 메시지를 위해 하나의 데이터 메모리 영역을 공동으로 사용할 수 있다.
통신 컨트롤러를 집적 회로 상에 구현할 경우에, 통신 콘트롤러의 다른 기능을 변경시키지 않고 사용된 메모리의 메모리 깊이를 조절함으로써 메시지 메모리의 크기가 애플리케이션의 요건에 알맞게 조정될 수 있다.
또한 도4 내지 도6 및 도7 내지 도9를 참고로, 호스트-CPU-액세스, 즉 버퍼 메모리 장치(201 및 202)를 통한 구성 데이터 또는 상태 데이터 및 실제 데이터의 판독 및 기록이 더욱 상세히 설명된다. 한편, 데이터 보전이 보장될 수 있는 동시에 높은 전송 속도가 보장되는 방식으로 데이터 전송과 관련한 디커플링을 구현하는 것이 목적이다. 이러한 과정들의 제어는 나중에 도10, 도11 및 도12에서 더 상세히 설명되는 메시지 핸들러(200)를 통해 수행된다.
도4, 도5 및 도6에는 먼저, 호스트-CPU 또는 가입자 CPU(102)에 의해 입력 버퍼 메모리(201)를 통해 실시되는 메시지 메모리(300)로의 기록 액세스가 더욱 상세히 설명된다. 또한, 도4는 통신 장치(100)를 다시 한번 도시하며, 명확성의 이유 때문에 여기서는 단지 통신 장치(100)의 관련된 부품들만 도시된다. 이 부품들에 한편으로는 실행들을 제어할 책임이 있는 메시지 핸들러(200) 및 도시된 바와 같이 통신 장치(100)에서 메시지 핸들러(200) 외부에 위치될 수도 있고, 메시지 핸들러(200) 자체 내에 포함될 수도 있는 두 개의 제어 레지스터(403 및 404)가 포함된다. 403은 입력 요청 레지스터(Input Buffer Command Request Register)를 나타내고 404는 입력 마스크 레지스터(Input Buffer Command Mask Regieter)를 나타낸다. 호스트-CPU(102)에 의한 메시지 메모리(300: Message RAM)로의 기록 액세스는 중간 접속된 입력 버퍼 메모리(201: Input Buffer)를 통해 이루어진다. 이러한 입력 버퍼 메모리(201)는 분할되거나 이중으로, 즉 부분 버퍼 메모리(400)와 이 부분 버퍼 메모리에 속하는 섀도우 메모리(401)로서 설계된다. 이를 통해, 다음에 설명되는 바와 같이 메시지 또는 메시지 객체 및 메시지 메모리(300)의 각각의 데이터로의 호스트-CPU(102)의 연속적인 액세스가 실시될 수 있으며, 이를 통해 데이터 보전 및 가속화된 전송이 보장될 수 있다. 액세스의 제어는 입력-요청 레지스터(403)와 입력-마스크 레지스터(404)를 통해 이루어진다. 레지스터(403)에는, 예를 들어 32 비트의 폭의 경우 403에서의 각각의 비트 위치가 0 내지 31의 숫자로써 도시된다. 레지스터(404)와 404에서의 0 내지 31의 비트 위치의 경우에도 동일하게 적용된다.
본 발명에 따라, 예를 들어 레지스터(403)의 0 내지 5, 15, 16 내지 21, 31의 비트 위치는 실행 제어에 따라 특수한 기능을 포함한다. 이렇게 레지스터(403)의 0 내지 5의 비트 위치 내에 식별자(IBRH(Input Buffer Request Host)가 메시지 식별자로서 입력될 수 있다. 레지스터(403)의 비트 위치 16 내지 21에도 식별자[IBRS(Input Buffer Request Shaddow)]가 입력될 수 있다. 마찬가지로, 403의 레지스터 위치(15)에 IBSYH, 그리고 403의 레지스터 위치(31)에 IBSYS가 액세스 식별자로서 입력된다. 또한 레지스터(404)의 0 내지 2의 위치도 뚜렷이 구별되는데, 이때 0과 1에는 LHSH(Load Header Section Host)와 LDSH(Load Data Section Host)로써 추가 식별자가 데이터 식별자로서 입력된다. 이러한 데이터 식별자는 여기서 가장 간단한 형태, 즉 각각 1개의 비트로서 형성된다. 레지스터(404)의 비트 위치(2)에는 STXRH(Set Transmission X Request Host)로써 시작 식별자가 입력된다.
계속해서 입력 버퍼를 통한 메시지 메모리로의 기록 액세스의 실행을 설명한다.
호스트-CPU(102)는 입력 버퍼 메모리(201)에 전송될 메시지의 데이터를 기록한다. 호스트-CPU(102)는 단지 메시지 메모리의 헤더 세그먼트(HS)에 대한 메시지의 구성 데이터 및 헤더 데이터(KD)만 기록할 수 있거나, 메시지 메모리의 데이터 세그먼트(DS)에 대한 메시지의 전송될 실질적인 데이터(D)만 기록할 수 있거나, 이들 둘 모두를 기록할 수 있다. 즉, 메시지의 어떤 부분이 구성 데이터 및/또는 실질 데이터를 전송해야 하는지는 입력-마스크 레지스터(404)에서 특수 데이터 식별자(LHSH 및 LDSH)에 의해 결정된다. 헤더 데이터, 즉 구성 데이터(KD)가 전송되어야 하는지의 여부는 LHSH(Load Header Section Host)에 의해 결정되고, 데이터(D)가 전송되어야 하는지의 여부는 LDSH(Load Data Section Host)에 의해 결정된다. 이러써 입력 버퍼 메모리(201)가 두개의 부품, 즉 버퍼 메모리(400)의 부품 및 이에 귀속되는 섀도우 메모리(401)로 구성되고 액세스 교체가 이루어짐으로써, LHSH 및 LDSH에 대한 대응부로서 두 개의 다른 데이터 식별 영역이 제공되며, 이들 식별 영역은 섀도우 메모리(401)와 관련된다. 레지스터(404)의 비트 위치(16 및 17)에서 이러한 데이터 식별자들은 LHSS(Load Header Section Shadow) 및 LDSS(Load Data Section Shadow)로 표시된다. 따라서, 이들에 의해 섀도우 메모리(401)와 관련된 전송 과정이 제어된다.
시작 비트 또는 시작 식별자(STXRH: Set Transmission X Request Host)가 입력-마스크 레지스터(404)의 비트 위치(2)에 사용되는 경우, 각각 전송될 구성 데이터 및/또는 실질 데이터의 메시지 메모리(300)로의 전송이 이루어진 후 상응하는 메시지 객체에 대한 전송 요청(Transmission Request)이 자동적으로 세팅된다. 즉, 전송되는 메시지 객체의 자동적인 송신은 상기 시작 식별자(STXRH)에 의해 제어되며, 특히 시작된다.
이에 상응하게 섀도우 메모리에 대한 대응부는, 예를 들어 입력 마스크 레지스터(404)의 비트 위치(18)에 포함되고, 이 경우에도 가장 간단하게는 하나의 비트로서 구성되는 시작 식별자(STXRS: Set Transmission X Request Shadow)이다. STXRS의 기능은 섀도우 메모리(1)와 관련해서만 STXRH의 기능과 유사하다.
호스트-CPU(102)가 메시지 식별자, 특히 입력 버퍼 메모리(201)의 데이터가 전송되어야 하는, 메시지 메모리(300) 내 메시지 객체의 번호를 입력-요청 레지스터(403)의 비트 위치 0 내지 5로, 즉 IBRH 이후에 기록하는 경우, 입력 버퍼 메모리(201)의 부분 버퍼 메모리(400)와 관련 섀도우 메모리(401)가 교체되거나, 반원형 화살표로 표시된 바와 같이 호스트-CPU(102)와 메시지 메모리(300)로의 두 부분 메모리(400 및 401)로의 각각의 액세스가 교체된다. 또한, 예를 들어 메시지 메모리(300)로의 데이터 전송도 시작된다. 메시지 메모리(300)로의 데이터 전송 자체는 섀도우 메모리(401)로부터 이루어진다. 동시에 레지스터 영역(IBRH 및 IBRS)이 전환된다. 또한, LHSH 및 LDSH가 LHSS 및 LDSS로 전환된다. 동일하게 STXRH는 STXRS로 전환된다. 따라서, IBRS는 메시지의 식별자, 즉 섀도우 메모리(401)로부터 진행 중에 있는 전송을 위한 메시지 객체의 번호를 표시하고, 섀도우 메모리(401)로부터 어떤 메시지 객체가, 즉 메시지 메모리 내에서 어느 영역이 마지막 데이터(KD 및/또는 D)로서 수신되는지를 표시한다. 입력-요청 레지스터(403)의 비트 위치(31)에서 식별자(여기서도 다시 예를 들어 1 비트) IBSYS(Input Buffer Busy Shadow)에 의해 섀도우 메모리(401)가 관여된 전송이 실시되는지의 여부가 표시된다. 따라서, 예를 들어 IBSYS=1이면 섀도우 메모리(401)로부터 전송되고, IBSYS=0이면 전송되지 않는다. 이러한 비트 IBSYS는 예를 들어 IBRH, 즉 비트 위치 0 내지 5의 기록에 의해 레지스터(403)에 세팅되어, 섀도우 메모리(401)와 메시지 메모리(300) 사이에 전송이 진행중인지를 표시한다. 이러한 메시지 메모리(300)로의 데이터 전송이 종결된 후 IBSYS는 다시 리셋된다.
섀도우 메모리(401)로부터 데이터 전송이 바로 진행되는 동안, 호스트-CPU(102)는 입력 버퍼 메모리 또는 부분 버퍼 메모리(400)에 전송될 다음 메시지를 기록할 수 있다. 예를 들어 레지스터(403)의 비트 위치(15)에서 다른 액세스 식별자(IBSYH: Input Buffer Busy Host)를 이용하여, 식별이 더욱 정밀해질 수 있다. 호스트-CPU(102)가 IBRH, 즉 섀도우 메모리(401)와 메시지 메모리(300) 사이의 전송이 진행되는 동안, 레지스터(403)의 비트 위치 0 내지 5를 기록하는 경우, 즉 IBSYS=1인 경우, IBSYH는 입력-요청 레지스터(403)에 세팅된다. 즉, 진행중인 전송이 완료되자마자, 요청된 전송(STXRH에 의한 요청은 상술된 내용 참조)이 시작되고 비트(IBSYH)가 리셋된다. 비트(IBSYS)는 데이터가 메시지 메모리에 전송되는 것을 표시하기 위해 전체 시간 동안 세팅 상태로 유지된다. 또한, 모든 실시예의 사용된 모든 비트들은 하나 이상의 비트를 갖는 식별자로서 구성될 수 있다. 메모리 효율성 및 처리 효율성의 이유에서 1-비트 방식이 유리하다.
전술한 메커니즘은, 호스트-CPU(102)가 헤더 영역(HB) 및 데이터 영역(DB)으로 이루어진, 메시지 메모리에 존재하는 메시지 객체 내로 연속적으로 데이터를 전송하는 것을 허용하는데, 이는 입력 버퍼 메모리에 대한 호스트-CPU(102)의 액세스 속도가 플렉스레이-IP-모듈의, 즉 통신 장치(100)의 내부 데이터 전송율 보다 작거나 동일한 것을 전제 조건으로 한다.
도7, 도8 및 도9에는 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202)를 거쳐 호스트-CPU 또는 가입자-CPU(102)에 의해 구현되는, 메시지 메모리(300)에 대한 판독 액세스가 더욱 상세히 도시된다. 이를 위해 도7에는 통신 장치(100)가 다시 한 번 도시되며, 개괄적인 도시를 위해 여기서도 통신 장치(100)의 관련 부분들만 도시된다. 그러한 관련 부분은 한편으로는 프로세스를 제어하기 위한 메시지 핸들러(200)와, 도시된 바와 같이 통신 장치(100) 내에서 메시지 핸들러(200)의 외부에 또는 메시지 핸들러(200) 자체의 내부에도 제공될 수 있는 두 개의 제어 레지스터(703 및 704)이다. 도면 부호 703은 출력-요청 레지스터(Output Buffer Command Request Register)를 표시하고 704는 출력-마스크 레지스터(Output Buffer Command Mask Register)를 표시한다. 즉, 메시지 메모리(300)에 대한 호스트-CPU(102)의 판독 액세스는 중간 접속된 출력 버퍼 메모리(202, Output Buffer)를 통해 이루어진다. 상기 출력 버퍼 메모리(202)도 역시 분할되거나 이중으로, 구체적으로는 부분 버퍼 메모리(701) 및 상기 부분 버퍼 메모리에 종속된 섀도우 메모리(700)로서 구성된다. 따라서, 여기서도 이후에 기술되는 바와 같이 메시지 메모리(300)의 각각의 데이터에 대해 메시지 또는 메시지 객체에 대한 호스트-CPU(102)의 연속적인 액세스가 이루어질 수 있으며, 이로써 메시지 메모리로부터 호스트로의 반대 방향으로 데이터 보전 및 전송 가속화가 보장된다. 액세스의 제어는 출력-요청 레지스터(703) 및 입력 마스크 레지스터(704)를 거쳐 이루어진다. 또한, 레지스터(703)에서 숫자 0 내지 31을 사용하여, 여기서는 예를 들어 32비트의 폭에 대해 703에서의 각각의 비트 위치가 표시된다. 레지스터(704) 및 704 내에서의 비트 위치 0 내지 31에 대해서도 동일하게 적용된다.
본 발명에 따라 판독 액세스 과정의 제어와 관련하여 예를 들어 레지스터(703)의 비트 위치 0 내지 5, 8 및 9, 15 및 16 내지 21은 특별한 함수를 포함한다. 레지스터(703)의 비트 위치 0 내지 5에 식별자(OBRS: Output Buffer Request Shadow)가 메시지 식별자로서 등록될 수 있다. 마찬가지로 레지스터(703)의 비트 위치 16 내지 21에 식별자(OBRH: Output Buffer Request Host)가 등록될 수 있다. 액세스 식별자로서 레지스터(703)의 비트 위치 15에 식별자(OBSYS: Ourput Buffer Busy Shadow)가 등록될 수 있다. 또한, 출력-마스크 레지스터(704)의 위치 0 및 1이 표시되며, 비트 위치 0 및 1에서 RDSS(Read Data Section Shadow) 및 RHSS(Read Header Section Shadow)를 사용하여 다른 식별자가 데이터 식별자로서 등록된다. 또 다른 데이터 식별자는 예를 들어 비트 위치 16 및 17에서 RDSH(Read Data Section Host) 및 RHSH(Read Header Section Host)를 갖는다. 또한, 이러한 데이터 식별자들도 예를 들어 가장 간단한 형태로, 즉 각각 하나의 비트로 구성된다. 레지스터(703)의 비트 위치 9에 시작 식별자(REQ)가 등록된다. 또한, 예를 들어 레지스터(703)의 비트 위치 8에 등록되는 전환 식별자(VIEW)가 제공된다.
호스트-CPU(102)는 메시지 메모리(300)로부터 메시지 객체의 데이터를 요청하며, 원하는 메시지의 식별자, 즉 특히 원하는 메시지 객체의 번호를 OBRS에 따라, 즉 레지스터(703)의 비트 위치 0 내지 5에 기록한다. 또한, 호스트-CPU는 반대 방향에서와 같이 헤더 영역으로부터 메시지의 상태-, 구성- 및 헤더 데이터(KD)만을 또는 데이터 영역으로부터 메시지의 실질적으로 전송될 데이터(D)만을 판독하거나 이들 둘 모두를 판독할 수 있다. 헤더 영역 및/또는 데이터 영역으로부터 데이터의 어느 부분이 전송되어야 하는 지에 대해서는 반대 방향과 대등하게 RHSS 및 RDSS에 의해 결정된다. 즉 RHSS는 헤더 데이터가 판독되어야 하는 지의 여부를 알려주고, RDSS는 실질 데이터가 판독되어야 하는지의 여부를 제공한다.
시작 식별자는 메시지 메모리로부터 섀도우 메모리(700)로의 전송을 시작하는데 사용된다. 즉, 가장 간단한 경우와 같이, 1 비트가 식별자로서 사용되며, 출력 요청 레지스터(703)에서 비트 위치 9에 REQ 비트가 세팅됨으로써 메시지 메모리(300)로부터 섀도우 메모리(700)로의 전송이 개시된다. 진행되는 전송은 다시 액세스 식별자를 통해, 여기서는 역시 가장 간단하게는 1개의 OBSYS 비트로 레지스터(703)에 표시된다. 충돌을 방지하기 위해서, OBSYS가 세팅되지 않는 경우, 즉 전송이 진행되지 않는 경우에만 REQ 비트가 세팅될 수 있다는 것이 바람직하다. 이때, 메시지 메모리(300)와 섀도우 메모리(700) 간의 메시지 전송도 실시된다. 실질적인 프로세스는 한편으로는 도4, 도5 및 도6에 설명된 것처럼 반대 방향으로 대등하게 제어될 수도 있고(상보적 레지스터 로딩), 한 변형예에서는 추가 식별자, 즉 레지스터(703)의 비트 위치 8에서의 전환 식별자(VIEW)에 의해 수행될 수도 있다. 즉 전송 종류 후에, OBSYS 비트는 리셋되고, VIEW 비트를 출력 요청 레지스터(703)에 세팅시킴으로써 부분 버퍼 메모리(701)와 종속된 섀도우 메모리(700)가 교체되거나, 또는 그에 대한 액세스가 교체되고, 호스트-CPU(102)는 메시지 메모리로부터 요청된 메시지 객체, 즉 상응하는 메시지를 부분 버퍼 메모리(701)로부터 판독할 수 있다. 한편, 여기서도 마찬가지로 도4 내지 도6에서의 반대 전송 방향에 대등하게 레지스터 셀들(OBRS 및 OBRH)이 교체된다. 동일한 방식으로, RHSS와 RDSS는 RHSH와 RDSH로 교체된다. 보호 메커니즘으로서, 여기에서도 마찬가지로 OBSYS가 세팅되지 않는 경우, 즉 전송이 진행되지 않는 경우에만, VIEW 비트가 세팅될 수 있다.
따라서, 메시지 메모리(300)에 대한 호스트-CPU(102)의 판독 액세스는 중간 접속된 출력 버퍼 메모리(202)를 통해 이루어진다. 메시지 메모리(300)에 저장된 메시지 객체에 대한 호스트-CPU(102)의 연속적인 액세스가 보장되도록, 이러한 출력 버퍼 메모리는 입력 버퍼 메모리와 마찬가지로 이중으로 또는 두 부분으로 설계된다. 이 경우에도, 높은 데이터 보전 및 전송 가속화와 같은 장점들이 달성된다.
기록된 입력- 및 출력 버퍼의 사용을 통해, 호스트-CPU가 모듈 내부의 잠복기에도 불구하고, 중단되지 않고 메시지 메모리에 액세스할 수 있는 것이 보장된다.
이러한 데이터 보전을 보장하기 위해, 데이터 전송, 특히 통신 장치(100) 내에서의 메시지 핸들러(200, Message Handler, MHD)에 의한 전송이 수행된다. 메시지 핸들러(200)는 도10에 도시된다. 메시지 핸들러의 기능은, 복수의 상태 기계, 즉 유한 기계, 소위 유한-상태-기계(Finite-State-Machine, FSM)에 의해 대표될 수 있다. 이때, 적어도 세 개의 상태 기계 및 특수한 실시예의 경우 네 개의 유한-상태-기계가 제공된다. 제1 유한-상태-기계는 IOBF-FSM이며, 501로 표시된다(Input/Output Buffer State Machine). 또한, 이러한 IOBF-FSM은 각 전송 방향마다 입력 버퍼 메모리 또는 출력 버퍼 메모리에 관하여 IBF-FSM(Input Buffer FSM)과 OBF-FSM(Output Buffer FSM), 이 두 개의 유한-상태-기계로 분할될 수 있으며, 이로써 최대 다섯 개의 상태 기계(IBF-FSM, OBF-FSM, TBF1-FSM, TBF2-FSM, AFSM)가 가능하다. 그러나 1개의 공통 IOBF-FSM이 제공되는 것이 바람직하다. 이때, 적어도 제2 유한-상태-기계는 바람직한 실시예의 경우에 두 개의 블록(502 및 503)으로 분할되고, 도2에 대하여 설명된 바와 같이, 메모리(205 및 206)와 관련된 두 개의 채널(A 및 B)을 조작한다. 이때, 두 개의 채널(A 및 B)을 모두 조작하기 위해 1개의 유한-상태-기계가 구비될 수 있거나, 또는 바람직한 실시예에서처럼 채널 A를 위해서는 502로 표시된 유한-상태-기계(TBF1-FSM)(Transient Buffer 1 (206, RAM A) State Machine)가 구비되고, 채널 B를 위해서는 503으로 표시된 TBF2-FSM(Transient Buffer 2 (205, RAM B) State Machine)이 구비될 수 있다.
바람직한 실시예에서 3개의 유한 상태 기계(501 내지 503)의 액세스 제어를 위해, 소위 AFSM으로서 도면 부호 500으로 표시된 중재자 유한 상태 기계가 사용된다. 데이터(KD 및/또는 D)는 통신 장치에서 예를 들어 VCO(Voltage Controlled Oszillator), 수정 진동자 등과 같은 타이밍 수단에 의해 생성되거나, 상기 타이밍 수단에 적응된 사이클 시간에 따라 전송된다. 사이클 시간(T)은 모듈 내부에서 생성되거나, 예를 들어 버스 사이클 시간(bus clock)으로서 외부에서 정의될 수 있다. 이러한 중재자 유한 상태 기계(AFSM 500)는 3개의 유한 상태 기계(501 내지 503) 중 하나에, 특히 각각 사이클 기간(T)에 대해 메시지 메모리에 대한 액세스를 교호적으로 제공한다. 즉, 이용되는 시간은 개별 유한 상태 기계(501, 502, 503)의 액세스 요청에 상응하게 요청한 상기 상태 기계들로 분배된다. 액세스 요청이 단지 하나의 유한 상태 기계에 의해서만 이루어지는 경우, 그 유한 상태 기계에 100%의 액세스 시간, 즉 모든 사이클 시간(T)이 제공된다. 두 개의 유한 상태 기계에 의해 액세스 요청이 이루어지는 경우, 각각의 유한 상태 기계는 액세스 시간의 50%를 제공받는다. 세 개의 상태 기계에 의해 액세스 요청이 이루어지는 경우, 각각의 유한 상태 기계는 액세스 시간의 1/3을 제공받는다. 이로써 각각 이용되는 대역폭은 최적으로 사용된다.
도면 부호 501로 표시된 제1 유한 상태 기계, 즉 IOBF-FSM은 필요한 경우 다음과 같은 동작을 실행한다:
- 입력 버퍼 메모리(201)로부터 메시지 메모리(300) 내 선택된 메시지 객체로의 데이터 전송.
- 메시지 메모리(300) 내 선택된 메시지 객체로부터 출력 버퍼 메모리(202)로의 데이터 전송.
채널 A(502)를 위한 상태 기계, 즉 TBF1-FSM은 다음과 같은 동작을 실행한다:
- 메시지 메모리(300) 내 선택된 메시지 객체로부터 채널 A의 버퍼 메모리(206)로의 데이터 전송.
- 버퍼 메모리(206)로부터 메시지 메모리(300)에서 선택된 메시지 객체로의 데이터 전송.
- 메시지 메모리에서 적절한 메시지 객체에 대한 검색, 이때 수신 시에는 채널 A를 통해 수신된 메시지의 저장을 위해 수용 필터링의 범주에서 메시지 객체(수신 버퍼)가 검색되고, 송신 시에는 채널 A를 통해 송신될 다음 메시지 객체(송신 버퍼)가 검색된다.
이와 유사하게 TBF2-FSM, 즉 채널 B를 위한 유한 상태 기계의 동작은 블록(503)에서 실행된다. 이러한 동작은 메시지 메모리(300)에서 선택된 메시지 객체로부터 채널 B의 버퍼 메모리(205)로의 데이터 전송 및 버퍼 메모리(205)로부터 메시지 메모리(300)에서 선택된 메시지 객체로의 데이터 전송을 실행시킨다. 또한, 검색 기능은 메시지 메모리 내 적합한 메시지 객체에 따라 TBF1-FSM과 유사하며, 수신 시에는 채널 B를 통해 수신된 메시지의 저장을 위해 수용 필터링의 범주에서 메시지 객체(수신 버퍼)가 검색되고, 송신 시에는 채널 B를 통해 송신될 다음 메시지 객체(송신 버퍼)가 검색된다.
도11에는 진행 과정 및 전송 경로가 다시 한번 도시된다. 세 개의 상태 기계(501 내지 503)는 개별 부품들 사이의 각각의 데이터 전송을 제어한다. 여기서도 호스트-CPU는 부호 102로, 입력 버퍼 메모리는 부호 201로, 출력 버퍼 메모리는 부호 202로 표시된다. 메시지 메모리는 부호 300으로 표시되며, 채널 A 및 채널 B를 위한 두 개의 버퍼 메모리는 부호 206 및 205로 표시된다. 또한, 인터페이스 요소(207 및 208)도 도시된다. 부호 501로 표시된 제1 유한 상태 기계(IOBF-FSM)는 입력 버퍼 메모리(201)로부터 메시지 메모리(300)로 및 메시지 메모리(300)로부터 출력 버퍼 메모리(202)로의 데이터 전송(Z1A 및 Z1B)을 제어한다. 데이터 전송은 예를 들어 32 비트의 워드폭을 갖는 데이터 버스를 통해 이루어지며, 또한 각각의 다른 비트 수도 가능하다. 메시지 메모리와 버퍼 메모리(206) 사이의 전송(Z2)에 대해서도 동일하게 적용된다. 이러한 데이터 전송은 TBF1-FSM, 즉 채널 A를 위한 상태 기계(502)에 의해 제어된다. 메시지 메모리(300)와 버퍼 메모리(205) 사이의 전송(Z3)은 유한 상태 기계(TBF2-FSM), 즉 503에 의해 제어된다. 여기서도 데이터 전송은 예를 들어 32 비트의 워드폭을 갖는 데이터 버스를 통해 이루어지며, 또한 각각의 다른 비트 수도 가능하다. 언급된 전송 경로를 통한 완전한 메시지 객체의 전송에는 통상적으로 복수의 사이클 기간(T)이 필요하다. 따라서, 사이클 기간(T)과 관련된 전송 시간의 분할은 중재자(AFSM 500)에 의해 이루어진다. 또한, 도11에는 메시지 핸들러에 의해 제어된 메모리 구성 요소들 사이의 데이터 경로가 도시된다. 메시지 메모리에 저장된 메시지 객체의 데이터 보전을 보장하기 위해, 바람직하게는 동일한 시간에 도시된 경로(Z1A 및 Z1B) 뿐만 아니라 경로(Z2 및 Z3) 중 하나를 통해서만 데이터들이 동시에 교환된다.
도12에는 중재자 AFSM(500)에 의해 사용될 시스템 사이클 시간(T)이 어떤 방식으로 3개의 요청된 유한 상태 기계로 분배되는지를 보여주는 실시예가 도시된다. 단계(1)에서 유한 상태 기계(501) 및 유한 상태 기계(502)에 의해 액세스 요청이 이루어지며, 즉 전체 시간이 각각 상기 두 개의 요청된 유한 상태 기계로 절반씩 분배된다. 이는 단계(1)에서 사이클 기간과 관련하여, 유한 상태 기계(501)가 사이클 기간(T1 및 T3)에서 액세스를 유지하고 유한 상태 기계(502)가 사이클 기간(T2 및 T4)에서 액세스를 유지하는 것을 의미한다. 단계(2)에서는 단지 상태 기계(501)에 의한 액세스만 이루어짐으로써, 모든 세 개의 사이클 기간, 즉 IOBF-FSM에 대해 액세스 시간(T5로부터 T7까지)의 100%가 부여된다. 단계(3)에서 모든 세 개의 유한 상태 기계(501 내지 503)의 액세스 요청이 이루어짐으로써, 전체 액세스 시간이 3등분된다. 이어서, 중재자(AFSM)는, 예를 들어 사이클 기간(T8 및 T11)에서는 유한 상태 기계(501)가, 사이클 기간(T9 및 T12)에서는 유한 상태 기계(502)가, 사이클 기간(T10 및 T13)에서는 유한 상태 기계(503)가 액세스를 유지하도록 액세스 시간을 분할한다. 최종적으로 단계(4)에서는 두 개의 유한 상태 기계(502 및 503)에 의해 통신 장치의 두 개의 채널 A 및 B로의 액세스가 이루어짐으로써, 유한 상태 기계(502)로 사이클 기간(T14 및 T16)의 액세스 분할이 이루어지고, 유한 상태 기계(503)로 사이클 시간(T15 및 T17)의 분할이 이루어진다.
또한, 중재자 유한 상태 기계(AFSM 500)는, 세 개의 상태 기계 중 2개 이상이 메시지 메모리(300)에 대한 액세스를 요청하는 경우, 액세스를 요청한 상태 기계에 대해 사이클식 및 교호식으로 액세스가 분할되도록 한다. 이러한 방식으로 메시지 메모리에 저장된 메시지 객체의 보전, 즉 데이터 보전이 보장된다. 예를 들어 방금 수신된 메시지가 상기 메시지 객체에 기록되는 동안, 호스트-CPU(102)가 출력 버퍼 메모리(202)를 통해 메시지 객체를 판독하려고 할 경우, 어느 요청이 먼저 시작되었는지와 상관 없이 메시지 메모리 내 메시지 객체에서의 액세스들 자체의 충돌 없이 이전 상태 또는 새로운 상태가 판독된다.
상술된 방법에 의해, 호스트-CPU는 작동이 진행되는 동안 메시지 메모리 내 각각의 임의의 메시지 객체를 판독하거나 기록할 수 있으며, 이때 선택된 메시지 객체는 호스트-CPU의 액세스 지속 동안 플렉스레이 버스의 두 채널을 통한 데이터 교환의 참여로 인해 차단(버퍼 록킹)되지는 않는다. 동시에, 액세스의 사이클식 인터리빙에 의해 메시지 메모리에 저장된 데이터의 보전이 보장되며, 전송 속도는 전체 대역폭의 이용에 의해 상승된다.

Claims (14)

  1. 메시지를 전송하는 플렉스레이-네트워크 내에서 플렉스레이-통신 장치에 할당된 가입자(102)와 플렉스레이 통신 접속부(101)를 커플링하기 위한 플렉스레이-통신 장치(100)에 있어서,
    플렉스레이-통신 장치(100)는,
    - 전송될 메시지의 적어도 일부분을 저장하기 위한 제1 유닛(105)과,
    - 가입자(102)와 제1 유닛(105)을 접속시키기 위한 제2 유닛(104)과,
    - 제1 유닛(105)과 플렉스레이-통신 접속부(101)를 접속시키기 위한 제3 유닛(103)을 포함하고,
    제2 유닛(104)은 입력 버퍼 메모리(201)와 출력 버퍼 메모리(202)를 포함하며,
    입력 버퍼 메모리(201)는 부분 버퍼 메모리(400)와 섀도우 메모리(401)로 분할되며, 부분 버퍼 메모리와 섀도우 메모리에 대한 액세스가 교체되고,
    출력 버퍼 메모리(202)는 부분 버퍼 메모리(701)와 섀도우 메모리(700)로 분할되며, 부분 버퍼 메모리와 섀도우 메모리에 대한 액세스가 교체되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  2. 제1항에 있어서, 제1 유닛(105)은 메시지 핸들러(200)와 메시지 메모리(300)를 포함하는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  3. 제1항에 있어서, 제1 유닛(105)은 메시지 메모리(300)를 포함하며, 메시지 메모리는 헤더 세그먼트(HS)와 데이터 세그먼트(DS)로 분할되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  4. 삭제
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  6. 삭제
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  8. 삭제
  9. 제1항에 있어서, 각각의 입력 버퍼 메모리(400, 401)와 각각의 출력 버퍼 메모리(700, 701)는, 2개의 플렉스레이-메시지의 1개의 데이터 영역과 1개의 헤더 영역이 저장될 수 있는 방식으로 설계되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  10. 제1항에 있어서, 제2 유닛(104)은 가입자 특정 부분 구성 요소(204)와 가입자 독립 부분 구성 요소(203)로 구성되는 인터페이스 구성 요소를 포함하는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  11. 제1항에 있어서, 제3 유닛(103)은 제1 인터페이스 구성 요소(207)와 제2 인터페이스 구성 요소(208)를 포함하고, 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로로 분할되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  12. 제1항에 있어서, 제3 유닛(103)은 제1 버퍼 메모리(206)와 제2 버퍼 메모리(205)를 포함하고, 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로로 분할되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  13. 제12항에 있어서, 두 개의 버퍼 메모리(205, 206) 각각은, 2개의 플렉스레이-메시지의 하나의 데이터 영역이 저장될 수 있는 방식으로 설계되는 것을 특징으로 하는 플렉스레이-통신 장치(100).
  14. 제11항에 있어서, 인터페이스 구성 요소(207, 208) 각각은 시프트 레지스터(shift register)와 플렉스레이-프로토콜-상태 기계(FlexRay-Protocol-State Machine)를 포함하는 것을 특징으로 하는 플렉스레이-통신 장치(100).
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