JP4903801B2 - ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェース、およびＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェースを経由するメッセージの伝送方法 - Google Patents

Description

本発明は、ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ通信モジュールに割り当てられたＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェースに関する。ＦｌｅｘＲａｙ通信モジュールは、ＦｌｅｘＲａｙ通信接続に接続され、ＦｌｅｘＲａｙ通信接続を介してメッセージが伝送される。ＦｌｅｘＲａｙ通信モジュールは、ＦｌｅｘＲａｙ通信接続からのメッセージの一時格納のためのメッセージ記憶装置、またはＦｌｅｘＲａｙ通信接続のためのメッセージ記憶装置を含んでいる。

さらに、本発明は、ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ通信モジュールに割り当てられたＦｌｅｘＲａｙ加入者装置との間のメッセージの伝送方法に関する。ＦｌｅｘＲａｙ通信モジュールは、ＦｌｅｘＲａｙ通信接続に接続されており、ＦｌｅｘＲａｙ通信接続を介してメッセージが伝送されている。さらに、ＦｌｅｘＲａｙ通信モジュールは、ＦｌｅｘＲａｙ通信接続からのメッセージの一時格納のためのメッセージ記憶装置、またはＦｌｅｘＲａｙ通信接続のためのメッセージ記憶装置を含んでいる。

通信システムおよびバスシステムとして構成された通信接続を利用した、制御装置、センサおよびアクチュエータのネットワーク化は、近年、近代的な車両において、機械工学、特に工作機械分野において、さらにオートメーション化領域においても急激に増加している。その際、機能を複数の制御装置に分散させて相乗効果を達成することが可能である。すなわち、ここでは（機能）分散型システムが関わっている。様々な加入者間の通信は、ますますバスシステムとして構成された通信システムを介して行われている。バスシステムにおける通信、アクセスおよび受信メカニズム、並びにエラー処理はプロトコルを介して制御されている。

ここでの公知のプロトコルは、現在ＦｌｅｘＲａｙプロトコル仕様バージョン２．０に基づく、ＦｌｅｘＲａｙプロトコルである。ＦｌｅｘＲａｙプロトコルは、特に車両に組み込むための、高速で、決定論的でフォールト・トレラントなバスシステムを定義する。ＦｌｅｘＲａｙプロトコルに基づくデータ伝送は、時分割多元接続（Time Division Multiple Access；ＴＤＭＡ）の方法に基づいて行われる。通信接続を介したデータ伝送は、定期的に繰り返される伝送サイクルにおいて行われる。伝送サイクルはそれぞれ、タイムスロットとも呼ばれる、複数のデータフレームに分割されている。加入者または伝送されるメッセージには、固定のタイムスロットが割り当てられている。固定のタイムスロットにおいて、加入者または伝送されるメッセージは、通信接続の排他的使用権を持つ。タイムスロットは設定された伝送サイクルで繰り返されるので、メッセージがバスを介して伝送される時点が事前に正確に予告され、バス使用権の取得も決定論的に行われることが可能である。

バスシステムにおいてメッセージ伝送のための帯域幅を最適に利用するため、ＦｌｅｘＲａｙは、サイクルまたはバスサイクルとも呼ばれる伝送サイクルを静的部分および動的部分に分割する。その際、固定のタイムスロットは、バスサイクルの先頭にある静的部分に存在する。動的部分では、タイムスロットは動的に設定される。動的部分では、タイムスロットが動的に設定される。動的部分においては、短時間、すなわち１つまたは複数のミニスロットの間に、排他的バス使用権が与えられる。ミニスロット内でバスアクセスが行われる場合に限り、タイムスロットは必要な時間だけ延長される。すなわち、帯域幅は、実際に必要な場合に使用される。

ＦｌｅｘＲａｙは、２つの物理的に異なる線を介して、最大１０Ｍｂｉｔ／ｓのデータ伝送速度で通信する。その際、５ｍｓごとに、通信システムによっては２．５ｍｓごとにバスサイクルが終了される。その際、双方のチャネルは、特にＯＳＩ（Open System Architecture）の物理層に相当する。双方のチャネルは、主として冗長的でフォールト・トレラントなメッセージ伝送に役立つ。しかし、異なるメッセージも伝送可能であり、その場合データ伝送速度は２倍の速さになることが予想される。ＦｌｅｘＲａｙは、しかし、データ伝送速度が遅い場合でも駆動されることが可能である。

同期機能を実現し、２つのメッセージ間に短い間隔を入れて帯域幅を最適化するために、通信ネットワークの加入者、または分散された構成要素は、共通の時間基準、グローバル時間を必要とする。時刻同期ために、サイクルの静的部分において同期メッセージが伝送される。その際、ＦｌｅｘＲａｙ仕様に応じた特別なアルゴリズムによって、加入者のローカル時計は、全ローカル時計がグローバル時間に同期して稼動するように修正される。

ＦｌｅｘＲａｙノードまたはホストとも呼ばれるＦｌｅｘＲａｙ加入者装置は、加入者プロセッサまたはホストプロセッサと、ＦｌｅｘＲａｙコントローラまたは通信コントローラと、バス監視用のバスガーディアンとを有している。その際、加入者プロセッサは、ＦｌｅｘＲａｙ通信コントローラおよびＦｌｅｘＲａｙ通信接続を介して伝送されるデータを伝達し、処理する。ＦｌｅｘＲａｙネットワークでの通信のために、例えば最大２５４バイトまでのメッセージまたはメッセージオブジェクトが構成されることが可能である。

メッセージ伝送を媒介するＦｌｅｘＲａｙ通信接続をＦｌｅｘＲａｙ加入者装置と結合させるために、本願の出願日にはまだ開示されていなかった独国特許出願第１０ ２００５ ０３４０７４４号明細書では、ＦｌｅｘＲａｙ通信モジュールが組み込まれている。ＦｌｅｘＲａｙ通信モジュールは、加入者インタフェースを介して加入者へ、さらに、更なる別の接続を介して通信接続に接続されている。その際、加入者と通信接続との間でメッセージを伝送するために、通信モジュール内にメッセージを保存するための構成が設けられている。伝送は、ステートマシンによって制御される。

通信モジュールには、２つの構成要素から成るインタフェースモジュールが設けられている。その際、一方のサブモジュールは加入者から独立しており、他方のサブモジュールは、加入者に特化している。加入者に特化したサブモジュールは、カスタマＣＰＵインタフェース（Customer CPU Interface；ＣＩＦ）とも呼ばれ、加入者専用ホストＣＰＵの形態をしたカスタマ専用加入者を、ＦｌｅｘＲａｙ通信モジュールと接続する。加入者から独立したサブモジュールは、汎用ＣＰＵインタフェース（Generic CPU Interface；ＧＩＦ)とも呼ばれ、汎用の、すなわち一般的なＣＰＵインタフェースである。汎用ＣＰＵインタフェースを介して、対応する加入者専用サブモジュール、すなわちカスタマＣＰＵインタフェース（ＣＩＦ）によって、異なるカスタム専用ホストＣＰＵがＦｌｅｘＲａｙ通信モジュールに接続される。従って、加入者に応じて、加入者専用のサブモジュールのみ変更されればよいので、通信モジュールは、異なる加入者に対して問題なく調整されることが可能である。一方、加入者から独立したサブモジュールおよび残りの通信モジュールは、常に同一に構成されることが可能である。通信モジュールによって、すなわち、任意のＦｌｅｘＲａｙ加入者装置をＦｌｅｘＲａｙ通信接続に接続するための標準インタフェースが生成される。その際、インタフェースは、加入者専用サブモジュールの簡単な変更によって、任意に構成されたまたは従来の加入者に柔軟に（可変的に）調整される。その際、各サブモジュールが、このインタフェースモジュール内でもソフトウェアにおいて実現される、すなわちソフトウェア機能としての各サブモジュールとして実現されることも可能である。

ＦｌｅｘＲａｙ通信モジュール内のステートマシンは、ハードウェアに組み込まれることが可能である。同様に、シーケンスは、ハードウェアに組み込まれることが可能である。択一的に、通信モジュール内のステートマシンは、加入者インタフェースを介して、加入者により自由にプログラム可能であることも可能である。

情報は、特に、アクセスタイプ、および／または、アクセス方式、および／または、アクセスアドレス、および／または、データ値、および／または、データに関する制御情報、および／または、少なくとも１つのデータ防護のための情報を含んでいる。

従来の技術によると、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置は、特に、シングルポートＲＡＭ（Random Access Memory）として実現されている。このＲＡＭ記憶装置は、メッセージまたはメッセージオブジェクト、すなわち実質的な有効データを、構成および状態データと共に保存する。公知の通信モジュールのメッセージ記憶装置の厳密な構造は、上記の独国特許出願第１０ ２００５ ０３４７４４号明細書に開示されている。

ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置とＦｌｅｘＲａｙ加入者装置との間のメッセージの伝送は比較的遅く、加入者に対して、特に、ホストＣＰＵの必要な演算能力と必要な記憶場所に関して大きなリソースを要求して行われるということが明らかになっている。ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ公知の加入者インタフェースの場合、通信モジュールのメッセージ記憶装置の新たに入力されたバッファ内容をホストＣＰＵの記憶装置に移すために、ホストが常に作動している（場合によっては、ＤＭＡ（Direct Memory Access））ことが要求される。ポーリング（Polling）によって、ホストＣＰＵは、新メッセージが加入者インタフェースのメッセージ記憶装置に格納されているかどうかを定期的に検査することが可能である。ホストＣＰＵは、通信モジュールのメッセージ記憶装置に直接アクセスすることは出来ない。特に、ＦｌｅｘＲａｙ通信接続の伝送速度が最大である場合、ホストＣＰＵによる直接的なアクセスは不利である。そのためには、レジスタ等を設定するために、ホストＣＰＵの待ち時間を甘受しなければならない。

従って、本発明の課題は、ＦｌｅｘＲａｙネットワークにおける通信を最適な方法で支援し、加入者または加入者プロセッサのために特にリソースを節約し、リソースに配慮して加入者をＦｌｅｘＲａｙ通信モジュールに結合させることを可能にする、ＦｌｅｘＲａｙ通信モジュールを提供することにある。

本課題を解決するため、冒頭で挙げた形態の加入者インタフェースに基づいて、加入者インタフェースが、ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置との間で伝送されるメッセージを一時格納するための構成を備えており、構成が、ＦｌｅｘＲａｙ通信モジュールへの第１接続と加入者への第２接続とを有する少なくとも１つのメッセージ記憶装置を含んでいることが提案される。

本発明に基づいて、更なる別のメッセージ記憶装置が加入者インタフェースの領域に設けられる。更なる別のメッセージ記憶装置へは、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置の内容が、ホストＣＰＵに（最小限の）負荷をかけることなく、またはホストＣＰＵへの最小限の負荷で伝送されることが可能である。ＦｌｅｘＲａｙ加入者装置のホストＣＰＵは、最大速度で、加入者インタフェースのメッセージ記憶装置内のミラーデータに直接アクセスすることが可能である。加入者インタフェースのメッセージ記憶装置の適切な実施形態において、ホストＣＰＵが、伝送サイクル中にも、適切な場所で、メッセージまたはデータパケットを受信し、送信を許可することも構想可能である。全工程は、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置への伝送に関して全く待ち時間を必要とせず、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置のインタフェースの性能によって（のみ）制限されている。

本発明に基づく加入者インタフェースを既存のＦｌｅｘＲａｙ通信モジュールに統合することが構想可能である。しかし、ＦｌｅｘＲａｙ通信モジュールが、すでにＦｌｅｘＲａｙ標準規格またはその他として証明された場合は、新しい加入者インタフェースを統合することによって、全証明プロセスが新たに実行される必要があることが予想される。そのような場合は、加入者インタフェースを特別な構成要素として形成する、またはＦｌｅｘＲａｙ加入者装置に統合することが望ましい。

本発明に基づいて、データを見えないようにバッファ記憶装置に伝送することが提案される。その際、加入者のホストＣＰＵは、（わずかな）遅延なく、またはわずかに遅れてバッファ記憶装置にアクセスする。

本発明の好適な実施形態に基づいて、加入者インタフェースのメッセージ記憶装置が、複数の接続の一方を介して書込まれながらまたは読出されながら、同時に他方の接続を介して読出されながらまたは書込まれながらアクセスされることが可能であるように、構成されていることが提案される。本発明の利点にとして、加入者インタフェースのメッセージ記憶装置は、デュアルポートＲＡＭ（２つの接続を備えたRandom Access Memory）として構成されている。デュアルポートＲＡＭの場合、２つの方向からの同時の読出しアクセスが可能である。本発明において使用可能なデュアルポートＲＡＭの形態は、以下のとおりである。
−デュアルポートＲＡＭの一方は書込み可能であり、他方は読出し可能である
−デュアルポートＲＡＭの一方は読出しおよび書込み可能であり、他方は読出し可能である
−デュアルポートＲＡＭの一方は読出しおよび書込み可能であり、他方は書込み可能である
−デュアルポートＲＡＭの一方は読出しおよび書込み可能であり、他方は読出しおよび書込み可能である

第１に挙げるデュアルポートＲＡＭの形態は、ハードウェア費用（ゲート数 Gate Count）が最も安く、第４に挙げる形態が最もハードウェア費用が高い。検査可能性に配慮しないのであれば、第１に挙げるデュアルポートの形態の、全提案されるＲＡＭが、実現可能である。場合により検査可能性が要求される場合、上記の第２から第４の形態のデュアルポートＲＡＭのうちの１つを使用する必要がある。

この種の記憶装置は、通常、別々のアドレス・バスシステムおよびデータ・バスシステム、ならびに仲裁ロジックを有している。仲裁ロジックは、同時の書込み動作の際に衝突を回避するための処理を開始する。同時アクセスによって、２つの別々のシステム、すなわちＦｌｅｘＲａｙ通信モジュールおよびＦｌｅｘＲａｙ加入者装置のホストＣＰＵは、互いにアクセス速度を制限し合うことなく、共通のデータを用いて処理することが可能である。

本発明の好適な実施形態に基づいて、加入者インタフェースがステートマシンを有することが提案される。ステートマシンは、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置と、加入者インタフェースのメッセージ記憶装置との間の、両方向へのメッセージ伝送を制御する。有限ステートマシンとも呼ばれるステートマシンは、通信モジュールのメッセージ記憶装置の内容が、ホストＣＰＵ（のため）に見えないようにまたはホストＣＰＵが関与することなく、加入者インタフェースのメッセージ記憶装置（デュアルポートＲＡＭ等）へ伝送されるように作用する。

さらに、加入者インタフェースのメッセージ記憶装置は、ＦｌｅｘＲａｙ通信接続を介して伝送されるメッセージが格納されている書込み領域、およびＦｌｅｘＲａｙ通信モジュールによって受信されたメッセージが格納されている読出し領域を有していることが提案される。書込み領域および読出し領域という呼称は、加入者のホストＣＰＵの視点に立って選択されている。ＦｌｅｘＲａｙデータバス（上）に書込まれるデータ、およびＦｌｅｘＲａｙデータバスを介して伝送されるデータは、バッファ記憶装置の書込み領域に格納される。さらに、ＦｌｅｘＲａｙデータバスによって受信されたデータは、読出し記憶装置に書込まれ、読出し記憶装置から加入者に読み込まれる。

本発明の利点として、加入者インタフェースのメッセージ記憶装置に、レジスタが割り当てられている。特に、メッセージ記憶装置の書込み領域に書込みレジスタが、メッセージ記憶装置の読出し領域に読出しレジスタが割り当てられている。メッセージ記憶装置（デュアルポートＲＡＭ等）の状態は、レジスタを介して、ステートマシンによってＦｌｅｘＲａｙ通信モジュールへ伝達される。状態レジスタの読出しの際に、読み出されたビットがリセットされる。ＦｌｅｘＲａｙ通信モジュールによって受信されたバッファの伝送は、ステートマシンによって行われる。その際、ＦｌｅｘＲａｙ通信モジュールは、新たに加入者インタフェースを介して受信されたバッファ内容の存在を、ステートマシンに信号で知らせる。その後、ステートマシンは、ＦｌｅｘＲａｙ通信モジュールからメッセージ記憶装置（デュアルポートＲＡＭ等）へのバッファ内容の伝送を行う。伝送の終了時に、ステートマシンによって、伝送の実行が読出し状態レジスタに表示され、場合によっては割込みが開始される。ホストＣＰＵは、読出し状態レジスタの読出しによって、どの読出しバッファが、ステートマシンによって新たに書込まれたのかを確定することが可能である。最後にステートマシンによって成功裏に伝送されたバッファの識別子、例えば符号等は（その都度、書込み記憶装置および読出し記憶装置ごとに別々に）、ステートマシンによって、加入者インタフェースの更なる別のレジスタに、すなわち書込み・読出し位置レジスタに格納される。

ホストＣＰＵによって加入者インタフェースのメッセージ記憶装置、例えば、デュアルポートＲＡＭに書込まれたバッファの伝送は、読出しの場合と同一の形態および方法で行われる。読出しと異なり、送信されるバッファは、書込みレジスタの評価によって決定される。レジスタ内のビット符号は、伝送の際の優先順位に相当する。ステートマシンは、レジスタのビットを降順に読み取る。第１の「１」に設定されたビットの対応するバッファは、メッセージ記憶装置（デュアルポートＲＡＭ等）から、通信モジュールのメッセージ記憶装置へ伝送される。伝送が実行された後に、付属するビットが書込みレジスタ内で設定され、バッファ符号が加入者インタフェースの書込み・読出し位置レジスタに書込まれる。この工程は、継続的に実行される。「１」とマークされた全バッファは、その優先順位に従って、メッセージ記憶装置（デュアルポートＲＡＭ等）から、通信モジュールのメッセージ記憶装置に伝送される。

本発明の更なる別の好適な実施形態に従って、加入者インタフェースのメッセージ記憶装置は、少なくとも、ＦｌｅｘＲａｙ通信接続を介する伝送サイクルのデータを格納するために十分な記憶場所を有している。ＦｌｅｘＲａｙ通信接続を介する伝送サイクルは、複数のデータフレームに分割されており、加入者インタフェースのメッセージ記憶装置は、本発明の利点として、少なくとも、伝送サイクルの最大容量のデータフレーム、すなわちバッファを格納するために十分な記憶場所を有している。本発明の利点として、加入者インタフェースのメッセージ記憶装置は、１２８個の最大容量のデータフレーム（バッファ）を格納するために十分な記憶場所を有している。この場合、加入者インタフェースのメッセージ記憶装置に割り当てられたレジスタの大きさは、データフレームごとに１ビット、特に１２８ビットである。書込みまたは読出しレジスタでの１ビットの設定によって、いつ新たにデータが、通信モジュールのメッセージ記憶装置に向かって、またはホストＣＰＵの記憶装置に向かって伝送するために提供されるのかが、ステートマシンまたは加入者のホストＣＰＵに通知される。加入者インタフェースのメッセージ記憶装置（デュアルポートＲＡＭ等）の各バッファのために、書込みまたは読出しレジスタで１ビットが提供される。

本発明の課題の更なる別の解決案として、冒頭で述べた形態の方法に基づいて、ＦｌｅｘＲａｙ通信モジュールと加入者との間を伝送されるメッセージが、メッセージを一時格納するための加入者インタフェースの構成に一時格納されることが提案される。その際、構成は、少なくとも１つのメッセージ記憶装置を含んでおり、少なくとも１つのメッセージ記憶装置は、ＦｌｅｘＲａｙ通信モジュールおよび加入者によってアクセスされることが可能である。メッセージ記憶装置またはレジスタへの同期のアクセスは、加入者のアービタによって調整される。アービタは、加入者のホストＣＰＵによる、ステートマシンの構成（設定）も可能にする。

更なる利点および好適な実施形態は、特許請求の範囲に記載の請求項の構成要件および明細書から明らかとなろう。

図１では、加入者（ＦｌｅｘＲａｙ加入者装置）またはホスト１０２をＦｌｅｘＲａｙ通信接続１０１へ、すなわちＦｌｅｘＲａｙの物理層へ組み込む（Anbindung）ためのＦｌｅｘＲａｙ通信モジュール１００が示されている。従って、ＦｌｅｘＲａｙ通信モジュール１００は、接続１０７を介して加入者または加入者プロセッサ１０２と、また接続１０６を介して通信接続１０１と接続されている。伝送時間、データの完全性に関連して問題なく組み込むために、図では、本質的にＦｌｅｘＲａｙ通信モジュールにおいて３つの構成が区別されている。その際、第１構成１０５、特にクリップボードは、伝送されるメッセージの少なくとも一部分を保存する。加入者１０２とこの第１構成１０５との間では、第２構成１０４が、接続１０７および１０８を介して切り替えられる。同様に、加入者１０１と第１構成１０５との間では、第３構成１０３が、接続１０６および１０９を介して切り替えられる。従って、メッセージの構成要素（断片、セグメント）としての、特に第１構成１０５内のＦｌｅｘＲａｙメッセージまたは第１構成１０５からのＦｌｅｘＲａｙメッセージの構成要素（断片、セグメント）としてのデータの、非常に可変的な入力および出力が、データの完全性を保障しながら最適な速度で達成される。

図２では、通信モジュール１００が、好適な実施形態において再度詳細に示されている。同様に、各接続１０６〜１０９が詳細に示されている。ＦｌｅｘＲａｙ通信モジュール１００をＦｌｅｘＲａｙ加入者装置１０２またはホストプロセッサに接続させるために、第２構成１０４は、入力バッファ（Input Buffer；ＩＢＦ）２０１と、出力バッファ（Output Buffer；ＯＢＦ）２０２と、２つの構成要素２０３および２０４から成るインタフェースモジュールとを含んでいる。その際、サブモジュール２０３は加入者から独立しており、第２サブモジュール２０４は加入者に特化している。加入者専用のサブモジュール（Customer CPU Interface；ＣＩＦ）２０４は、加入者専用ホストＣＰＵ１０２、すなわちカスタマ専用加入者をＦｌｅｘＲａｙ通信モジュールと接続する。従って、双方向のデータ線２１６と、アドレス線２１７と、制御入力２１８とが設けられている。同様に、割込み出力２１９が設けられている。加入者専用サブモジュール２０４は、加入者非依存のサブモジュール２０３（Generic CPU Interface；ＧＩＦ）と接続している。すなわち、ＦｌｅｘＲａｙ通信モジュールまたはＦｌｅｘＲａｙ−ＩＰモデルは、汎用の、すなわち一般的なＣＰＵインタフェース２０３を有している。ＣＰＵインタフェース２０３には、対応する加入者専用のサブモジュール２０４、すなわちカスタマＣＰＵインタフェースＣＩＦを介して、かなりの数の、様々なカスタム専用ホストＣＰＵが接続される。従って、加入者に応じてサブモジュール２０４のみが変更されればよいので、コストが明らかに低減される。ＣＰＵインタフェース２０３および残りの通信モジュール１００は、変更されずに引き続き使用されることが可能である。

入力バッファ２０１および出力バッファ２０２は、１つの共通の記憶装置モジュール内または別々の記憶装置モジュール内に構成されることが可能である。その際、入力バッファ２０１は、メッセージ記憶装置３００へ伝送するためのメッセージを一時格納する。その際、入力バッファモジュール２０１は、その都度、特に構成データを含むヘッダセグメントと、データセグメントまたはペイロードとから成る２つの完全なメッセージを保存出来るように構成されているのが好ましい。その際、入力バッファ２０１は、２つの構成要素から（サブバッファとシャドウバッファから）構成されている。従って、入力バッファの双方の構成要素が交互に書込むことによって、またはアクセスを切り替えることによって、加入者ＣＰＵ１０２とメッセージ記憶装置３００との間の伝送が加速される。同様に、出力バッファ（ＯＢＦ）２０２は、メッセージ記憶装置３００から加入者ＣＰＵ１０２へ伝送するためのメッセージを一時格納する。その際、出力バッファ２０２も、特に構成データを含むヘッダセグメントとデータセグメント、すなわちペイロードセグメントとから成る２つの完全なメッセージが保存されるように、構成されている。また、出力バッファ２０２も、２つの構成要素、サブバッファとシャドウバッファに分割されている。従って、双方の構成要素を交互に読み出すことによって、またはアクセスを切り替えることによって、加入者またはホストＣＰＵ１０２とメッセージ記憶装置３００との間の伝送が加速される。ブロック２０１〜２０４から成る第２構成１０４は、図に示すように、第１構成１０５と接続されている。

構成１０５は、メッセージハンドラ（Message Handler；ＭＨＤ）２００とメッセージ記憶装置３００（Message RAM）から構成される。メッセージハンドラ２００は、入力バッファ２０１および出力バッファ２０２と、メッセージ記憶装置３００との間のデータ伝送を検証する、または制御する。同様に、メッセージハンドラ２００は、第３構成１０３を介する逆方向のデータ伝送を検証する、または制御する。メッセージ記憶装置３００は、シングルポートＲＡＭ（single-ported RAM）として構成されているのが好ましい。このＲＡＭ記憶装置は、メッセージまたはメッセージオブジェクト、すなわち構成および状態データを含む実質的なデータを保存する。メッセージ記憶装置３００の厳密な構造は、図３でより詳細に示される。

第３構成１０３は、ブロック２０５〜２０８から構成される。ＦｌｅｘＲａｙ物理層の２つのチャネルに対応して、この構成１０３は、それぞれ２つのデータ方向を有する２つのデータパスに分割されている。すなわち、接続２１３および接続２１４を参照すると明らかなように、チャネルＡ、すなわちＲｘＡ（受信）およびＴｘＡ（送信）専用、並びにチャネルＢ、すなわちＲｘＢおよびＴｘＢ専用の２つのデータ方向が示されている。接続２１５は、任意の、双方向の制御入力である。第３構成１０３の組み込みは、チャネルＢのための第１バッファ２０５およびチャネルＡのための第２バッファ２０６を介して行われる。この２つのバッファ（Transient Buffer RAM, RAM AおよびRAM B）は、第1構成１０５からの、または第１構成１０５へのデータ伝送のためのバッファ記憶装置として機能する。２つのチャネルに対応して、２つのバッファ２０５および２０６は、インタフェースモジュール２０７および２０８それぞれと接続されている。インタフェースモジュール２０７および２０８は、送信／受信シフトレジスタおよびＦｌｅｘＲａｙプロトコル有限ステートマシンから成る、ＦｌｅｘＲａｙプロトコル・コントローラまたはバスプロトコル・コントローラを含んでいる。従って、双方のバッファ２０５および２０６は、インタフェースモジュールまたはＦｌｅｘＲａｙプロトコル・コントローラ２０７および２０８のシフトレジスタと、メッセージ記憶装置３００との間のデータ伝送のためのバッファ記憶装置として機能する。ここでも、好適に、各バッファ２０５または２０６によって、データフィールド、すなわち、２つのＦｌｅｘＲａｙメッセージのペイロードセグメントまたはデータセグメントが保存される。

さらに、通信モジュール１００内に、グローバルタイムユニット（Global Time Unit；ＧＴＵ）２０９が示されている。グローバルタイムユニット２０９は、ＦｌｅｘＲａｙでのグローバルタイムスロット、すなわち、ミクロティックμＴおよびマクロティックＭＴを表示する役割を果たす。同様に、グローバルタイムユニット２０９を介して、フォールト・トレラントな、サイクルカウンタのタイミングの同期とＦｌｅｘＲａｙの静的および動的セグメントにおける同期処理の制御が行われる。ブロック２１０は一般的なシステム制御（System Universal Control；ＳＵＣ）であり、ＦｌｅｘＲａｙ通信コントローラの動作モードを判定する、または制御する。動作モードには、ウェイクアップ、スタートアップ、再統合または統合、ノーマルオペレーションおよびパッシブオペレーションが含まれる。

ブロック２１１は、ＦｌｅｘＲａｙプロトコル仕様ｖ２．０に記載されているように、ネットワークおよびエラー管理部（Netzwerk and Error Management；ＮＥＭ）を示している。さらに、ブロック２１２は、割込み制御部（Interrupt Control；ＩＮＴ）を示している。割込み制御部は、状態・エラー割込みフラッグを管理し、加入者ＣＰＵ１０２への割込み出力２１９を判定する、または制御する。さらに、ブロック２１２は、時間割込みを生成するために、１つの絶対的タイミングジェネレータおよび１つの相対的タイミングジェネレータを含んでいる。

ＦｌｅｘＲａｙネットワークでの通信には、最大２５４バイトのメッセージオブジェクトまたはメッセージ（Message Buffer）を構成することが可能である。メッセージ記憶装置３００は特に、例えば最大１２８個のメッセージオブジェクトを保存出来る、メッセージＲＡＭ記憶装置（Message RAM）である。メッセージ自体の処理または管理に関わる全機能は、メッセージハンドラ２００において実装されている。機能としては、例えば、許容範囲のフィルタリング、２つのＦｌｅｘＲａｙプロトコル・コントローラ・ブロック２０７および２０８とメッセージ記憶装置３００、すなわちメッセージＲＡＭとの間のメッセージ伝送、送信順序の管理、および構成データまたは状態データの準備等がある。

外部のＣＰＵ，すなわち加入者プロセッサ１０２の外部プロセッサは、加入者インタフェース２０４を介して、加入者専用の構成要素２０４を利用して、ＦｌｅｘＲａｙ通信モジュール１００のレジスタに直接アクセス出来る。その際、複数のレジスタが使用される。この複数のレジスタは、ＦｌｅｘＲａｙプロトコル・コントローラ、すなわちインタフェースモジュール２０７および２０８、メッセージハンドラ２００、グローバルタイムユニット２０９、一般的なシステム制御装置２１０、ネットワークおよびエラー管理ユニット２１１、割込み制御装置２１２、および、メッセージＲＡＭすなわちメッセージ記憶装置３００へのアクセス、を構成し、制御し、対応する状態を表示するために投入される。少なくともこのレジスタの構成要素に関しては、図４〜図６および図７〜図９でより詳細に解説する。上記のＦｌｅｘＲａｙ通信モジュール１００によって、ＦｌｅｘＲａｙ仕様ｖ２．０が容易に実現される。それに伴い、対応するＦｌｅｘＲａｙの機能を備えたＡＳＩＣ（特定用途向けＩＣ）またはマイクロコントローラが容易に形成されることが可能である。

ＦｌｅｘＲａｙプロトコル仕様、特にヴァーション２．０は、上記のＦｌｅｘＲａｙ通信モジュール１００によって完全に支援されており、例えば、最大１２８個のメッセージまたはメッセージオブジェクトが構成可能である。その際、メッセージの各データフィールドまたは各データ領域の大きさに従って、異なる数量のメッセージオブジェクトを保存するための、柔軟に構成可能なメッセージ記憶装置が設けられる。従って、好適に、異なる長さのデータフィールドを有するメッセージまたはメッセージオブジェクトが構成される。その際、メッセージ記憶装置３００は、好適に、ＦＩＦＯ（first in-first out）として構成されているので、構成可能な受信ＦＩＦＯ（Empfangs-FIFO）が設けられる。記憶装置内の各メッセージまたは各メッセージオブジェクトは、受信バッファ（Receive-Buffer）または送信バッファ（Transmit-Buffer）または構成可能な受信ＦＩＦＯの一部として構成されることが可能である。同様に、ＦｌｅｘＲａｙネットワークにおけるフレームＩＤ、チャネルＩＤおよびサイクルカウンタの許容範囲のフィルタリングが可能である。従って、有利に、ネットワーク管理が支援される。さらに、本発明の利点として、マスク可能なモジュール割込みが設けられている。

図３では、メッセージ記憶装置３００を区分化した様子が詳細に示されている。ＦｌｅｘＲａｙプロトコル仕様に要求される、ＦｌｅｘＲａｙ通信コントローラの機能のためには、送信されるメッセージを準備するメッセージ記憶装置（送信バッファ；Transmit Buffer Tx）、および正常に受信されたメッセージを保存するためのメッセージ記憶装置（受信バッファ；Receive Buffer Rx）が必要である。ＦｌｅｘＲａｙプロトコルは、データ領域、すなわちペイロード領域が０〜２５４バイトのメッセージを許容する。図２で示されているように、メッセージ記憶装置３００は、ＦｌｅｘＲａｙ通信モジュール１００の構成要素である。以下に述べる方法および対応するメッセージ記憶装置３００において、特にＲＡＭを使用した際の送信メッセージおよび受信メッセージの保存について記載されている。その際、上記の仕組みによって、所定の容量のメッセージ記憶装置に可変数のメッセージを保存することが出来る。その際、保存可能なメッセージの数は、個々のメッセージのデータ領域の容量に依存する。従って、メッセージのデータ領域の容量が制限されることなく、必要とされる記憶装置の容量が最小限にとどめられ、記憶装置が適切に最適に活用される。以下、ＦｌｅｘＲａｙ通信コントローラのための、特にＲＡＭに基づくメッセージ記憶装置３００の可変的な区分化について詳細に解説する。

実装として、固定のワード幅がｎビット、例えば８、１６、３２ビット等、および所定のメモリ深度がｍワードのメッセージ記憶装置が例えば設定される（ｍ、nは自然数）。その際、メッセージ記憶装置３００は、２つのセグメント、すなわちヘッダセグメントＨＳとデータセグメントＤＳ（Payload Section、Payload Segment）とに分割される。従って、メッセージごとに、１つのヘッダ領域ＨＢおよび１つのデータ領域ＤＢが設けられる。すなわち、メッセージ０、１〜ｋ（kは自然数）のために、ヘッダ領域ＨＢ０、ＨＢ１〜ＨＢｋとデータ領域ＤＢ０，ＤＢ１〜ＤＢｋとが設けられる。メッセージにおいては、第１データと第２データに区別される。第１データは、ＦｌｅｘＲａｙメッセージに関する構成データおよび／または状態データに相当し、各ヘッダ領域ＨＢ（ＨＢ０、ＨＢ１…ＨＢｋ）に格納される。伝送されるべき実質的な有効データに相当する第２データは、これに対応してデータ領域ＤＢ（ＤＢ０、ＤＢ１…ＤＢｋ）に格納される。このように、第１データのために、メッセージごとに（ビット、バイトまたはワードで測定される）第１データ量が、また、メッセージの第２データのために、（ビット、バイトまたはワードで測定される）第２データ量が発生する。第２データ量は、メッセージごとに異なっていてもよい。ヘッダセグメントＨＳとデータセグメントＤＳとの分割は、メッセージ記憶装置３００において可変的である。すなわち、（２つの）領域間に所定の境界は存在しない。ヘッダセグメントＨＳとデータセグメントＤＳとの分割は、メッセージの数ｋと第２データ量、すなわち１つのメッセージまたは全k個のメッセージの実質的な有効データの量に依存している。各メッセージの構成データＫＤ０、ＫＤ１〜ＫＤｋそれぞれに、データポインタＤＰ０、ＤＰ１〜ＤＰｋが直接割り当てられる。本発明の特別な実施形態において、各ヘッダ領域ＨＢ０，ＨＢ１〜ＨＢｋに定数のワード、ここでは２ワードが割り当てられるので、構成データＫＤ（ＫＤ０，ＫＤ１…ＫＤｋ）とデータポイントＤＰ（ＤＰ０，ＤＰ１…ＤＰｋ）は、常に一緒にヘッダ領域ＨＢに格納される。ヘッダ領域ＨＢのまたは第１データ量の容量は、保存されるｋ個のメッセージに依存する。さらに、ヘッダ領域ＨＢを含むヘッダセグメントＨＳには、実質的なメッセージデータＤ０、Ｄ１〜Ｄｋを保存するためのデータセグメントＤＳが結合される。データセグメント（またはデータセクション）ＤＳのデータ量は、格納されるメッセージデータの各データ量に依存する。例えば、データ領域ＤＢ０では６ワード、ＤＢ１では１ワード、ＤＢｋでは２ワードとなる。各データポインタＤＰ０，ＤＰ１〜ＤＰｋは、常に最初に、各メッセージ０、１、〜ｋのデータＤ０、Ｄ１〜Ｄｋが格納されている各データ領域ＤＢ０、ＤＢ１〜ＤＢｋの開始アドレスを指す。従って、メッセージ記憶装置３００の、ヘッダセグメントＨＳとデータセグメントＤＳとの分割は可変的であり、メッセージ数ｋ自体、メッセージの各データ量、および第２データ量全体に依存する。メッセージが比較的少なく構成された場合、ヘッダセグメントＨＳは比較的小さくなり、メッセージ記憶装置３００の空き領域は、データセグメントＤＳに加えて、データ保存のために使用される。このような可変性によって、記憶装置が最適に、最大限に使用することが保障される。従って、比較的小さな記憶装置の使用も可能である。特に、空きデータセグメントＦＤＳの容量は、同様に、保存されるｋ個のメッセージとメッセージの各第２データ量との組み合わせに従って最小であり、場合によっては０になる。

データポインタを使用する以外に、第１および第２データ、すなわち、構成データＫＤ（ＫＤ０、ＫＤ１、…、ＤＫｋ）および実質的なデータＤ（Ｄ０、Ｄ１、…、Ｄｋ）を、所定の順序で格納することが出来る。従って、ヘッダセグメントＨＳ内のヘッダ領域ＨＢ０〜ＨＢｋの順序とデータセグメントＤＳ内のデータ領域ＤＢ０〜ＤＢｋの順序がその都度一致している。従って、状況によって、データポイントが必要ない可能性がある。

本発明の特別な実施形態において、ＨＳおよびＤＳ内で保存されたデータの正確さを保障するために、メッセージ記憶装置に、エラー検出ジェネレータ、特にパリティビット・ジェネレータと、エラー検出チェッカー、特にパリティビット・チェッカーとが割り当てられる。その際、ワードまたは領域（ＨＢおよび／またはＤＢ）ごとに、検査合計、特にパリティビットが一緒に格納されることが可能である。例えばＣＲＣ（Cyclic Redundancy Check）等の更なる別の検査識別子、またはＥＣＣ（Error Code Correction）等のより高度な識別子も構想可能である。従って、メッセージ記憶装置を固定分割することに対して、以下の長所が挙げられる。

使用者は、プログラミングの際に、比較的多数の、データフィールドが小さいメッセージを使用したいのか、または比較的小数の、データフィールドが大きいメッセージを使用したいのかについて決定することが出来る。異なる容量のデータ領域ＤＢを含むメッセージを構成する際に、存在する記憶場所を最適に、最大限に使用することが可能である。また、使用者は、１つのデータ記憶装置領域を、異なるメッセージのために共用することが出来る。

集積回路により通信コントローラを実現する際、メッセージ記憶装置３００の容量は、アプリケーションからの要求に対して、使用される記憶装置のメモリ深度（ｍ個のワード）を調整させることによって、調節される。その際、通信コントローラのその他の機能は変更されない。

さらに、図４〜図６および図７〜図９を参照しながら、ホストＣＰＵのアクセスについて、すなわち、バッファ構成２０１および２０２を介した、構成データまたは状態データおよび実質的なデータの書込みと読出しについてより詳細に記載する。その際、データの完全性が保障されるのと同時に、高速の伝送速度が保障されているように、データ伝送に関する疎結合（Entkopplung）を確立することを目的とする。このプロセスの制御は、メッセージハンドラ２００を介して行われるが、以下図１０、図１１および図１２において再度詳細に記載する。

図４、図５および図６では、まず、加入者ＣＰＵ１０２のホストＣＰＵによる、入力バッファ２０１を介したメッセージ記憶装置３００への書込みアクセスについてより詳細に解説する。さらに、図４では、通信モジュール１００が再度示されているが、参照しやすいように、ここでは通信モジュール１００の関連する構成要素が示されている。ここでは、シーケンス制御の役割を果たすメッセージハンドラ２００と２つの制御レジスタ４０３および４０４が示されている。制御レジスタは、図に示されているように、通信モジュール１００内のメッセージジハンドラ２００の外部に配置されているが、メッセージハンドラ２００自体の内部に含まれていてもよい。その際、符号４０３は入力要求レジスタ（Input Buffer Command Request Register）を、符号４０４は入力マスクレジスタ（Input Buffer Command Mask Register）を表している。ホストＣＰＵ１０２によるメッセージ記憶装置（Message RAM）３００への書込みアクセスは、すなわち、中間に配置される入力バッファ２０１を介して行われる。この入力バッファ記憶装置２０１は、分割または二重化されている。すなわち、サブバッファ４００とサブバッファ付属のシャドウバッファ４０１として構成されている。従って、以下に述べるように、ホストＣＰＵ１０２による、メッセージ記憶装置３００のメッセージもしくはメッセージオブジェクトに対する、またはメッセージ記憶装置３００のデータに対するアクセスが継続的に行われ、データの完全性および加速されたデータ伝送が保障されることが可能である。

アクセス制御は、入力要求レジスタ４０３および入力マスクレジスタ４０４を介して行われる。レジスタ４０３では、図５における符号０〜３１によって、例えば３２ビット幅のためのレジスタ４０３における各ビット位置が表されている。同様に、レジスタ４０４に関しても、図６のレジスタ４０４におけるビット位置０〜３１が表されている。

例えば、レジスタ４０３のビット位置０〜５、１５、１６〜２１および３１は、シーケンス制御に関連して特別な機能を担っている。従って、レジスタ４０３のビット位置０〜５には、メッセージ識別子としての識別子ＩＢＲＨ（Input Buffer Request Host）が登録可能である。同様に、レジスタ４０３のビット位置１６〜２１には、識別子ＩＢＲＳ（Input Buffer Request Shadow）が登録可能である。同様に、４０３のレジスタ位置１５にはアクセス識別子としてＩＢＳＹＨが、また４０３のレジスタ位置３１にはＩＢＳＹＳが登録可能である。特筆すべきは、レジスタ４０４の位置０〜２である。すなわち、ＬＨＳＨ（Load Header Section Host）を含むビット位置０およびＬＤＳＨ（Load Data Section Host）を含むビット位置１に、データ識別子として更なる別の識別子が登録されている。このデータ識別子は、ここではもっとも簡略化された形式で、すなわちそれぞれ１ビットで構成されている。レジスタ４０４のビット位置２には、開始識別子として、ＳＴＸＲＨ（Set Transmission X Request Host）が書込まれている。さらに、入力バッファ２０１を介したメッセージ記憶装置３００への書込みアクセスのフローについて記載する。

ホストＣＰＵ１０２は、転送されるメッセージのデータを入力バッファ２０１に書込む。その際、ホストＣＰＵ１０２は、メッセージ記憶装置３００のヘッダセグメントＨＳ用のメッセージの構成およびヘッダデータＫＤか、メッセージ記憶装置３００のデータセグメントＤＳ用のメッセージの実質的に伝送されるデータＤか、または双方のデータを書込むことが出来る。メッセージのどの部分が、すなわち構成データおよび／または実質的なデータが伝送されるべきかどうかは、入力マスクレジスタ４０４内の特別なデータ識別子ＬＨＳＨおよびＬＤＳＨによって設定される。その際、ＬＨＳＨは、ヘッダデータ、すなわち構成データＫＤが伝送されるべきかどうかを、またＬＤＳＨは、データＤが伝送されるべきかどうかを設定する。入力バッファ２０１が２つの構成部分、すなわちバッファ４００とそれに付属するシャドウバッファ４０１から構成され、交互にアクセスが行われるので、ＬＨＳＨおよびＬＤＳＨに対応するものとして、シャドウバッファ４０１に関連する、２つの更なるデータ識別子領域が設けられる。レジスタ４０４のビット位置１６および１７にあるデータ識別子は、それぞれＬＨＳＳ（Load Header Section Shadow）、ＬＤＳＳ（Load Data Section Shadow）と呼ばれる。これらデータ識別子によって、シャドウバッファ４０１に関連する伝送プロセスが制御される。

開始ビットまたは開始識別子ＳＴＸＲＨが、入力マスクバッファ４０４のビット位置２に設定される場合、伝送される構成データおよび／または実質的なデータそれぞれがメッセージ記憶装置３００に転送された後に自動的に、対応するメッセージオブジェクトのための送信リクエスト（Transmission Request）が設定される。すなわち、この開始識別子ＳＴＸＲＨによって、伝送されるメッセージオブジェクトの自動送信が制御される、特に開始される。

シャドウバッファ４０１に対応するものとして、開始識別子ＳＴＸＲＳ（Set Transmission X Request Shadow）がある。例えば、入力マスクバッファ４０４のビット位置１８に含まれ、ここでももっとも簡略化された場合1ビットとして構成されている。識別子ＳＴＸＲＳの機能は、シャドウバッファ４０１に関連しており、識別子ＳＴＸＲＨと類似した機能を担っている。

ホストＣＰＵ１０２が、メッセージ識別子を、特に、メッセージ記憶装置３００内の、入力バッファ２０１のデータの転送先に当たるメッセージオブジェクトの符号を、入力要求レジスタ４０３のビット位置０〜５に、すなわちＩＢＲＨに書込むと、半円の矢印が示すように、入力バッファ２０１のサブバッファ４００とそれに付属するシャドウバッファ４０１が交換される。または、ホストＣＰＵ１０２およびメッセージ記憶装置３００による、２つのサブ記憶装置４００および４０１へのアクセスそれぞれが交換される。その際、例えば、データ伝送も、すなわちメッセージ記憶装置３００へのデータ伝送も開始される。メッセージ記憶装置３００へのデータ伝送自体は、シャドウバッファ４０１から開始される。同時に、レジスタ領域ＩＢＲＨとＩＢＲＳとが交換される。さらに、ＬＨＳＨおよびＬＤＳＨと、ＬＨＳＳおよびＬＤＳＳとが交換される。同様に、ＳＴＸＲＨがＳＴＸＲＳと交換される。従って、ＩＢＲＳは、メッセージの識別子、すなわち、シャドウバッファ４０１から転送中のメッセージオブジェクトの符号を示している。または、どのメッセージオブジェクトが、すなわちメッセージ記憶装置３００のどの領域がシャドウバッファ４０１の最新のデータ（ＫＤおよび／またはＤ）を含んでいるのか、を示している。入力要求レジスタ４０３のビット位置３１にある識別子（この場合も再び１ビット等）ＩＢＳＹＳ（Input Buffer Busy Shadow）によって、その都度の伝送が、シャドウバッファ４０１が関与して行われるかどうかが表示される。従って、例えば、ＩＢＳＹＳ＝１の際、まさにシャドウバッファ４０１から伝送され、ＩＢＳＹＳ＝０の際はこれに該当しない。このビットＩＢＳＹＳは、シャドウバッファ４０１とメッセージ記憶装置３００との間で転送中であることを示すために、例えばＩＢＲＨ、すなわちレジスタ４０３のビット位置０〜５を書込むことによって設定される。このメッセージ記憶装置３００へデータ伝送が終了した後、ＴＢＳＹＳは再びリセットされる。

シャドウバッファ４０１からのデータ伝送が進行する間、ホストＣＰＵ１０２は、次に転送されるメッセージを入力バッファ２０１またはサブバッファ４００に書込むことが可能である。更なる別のアクセス識別子ＩＢＳＹＨ（Input Buffer Busy Host）を、例えば、レジスタ４０３のビット位置１５で使用すると、識別子がさらに洗練される。シャドウバッファ４０１とメッセージ記憶装置３００との間で伝送が進行する間、すなわちＩＢＳＹＳ＝１である間に、ホストＣＰＵ１０２が、まさにＩＢＲＨ、すなわちレジスタ４０３のビット位置０〜５を書込む場合、入力要求レジスタ４０３でＩＢＳＹＨが設定される。進行中の転送が、すなわち進行中の伝送が終了すると直ちに、要求された転送が開始され（ＳＴＸＲＨによる要求、上記参照）、ビットＩＢＳＹＨがリセットされる。ビットＩＢＳＹＳは、データがメッセージ記憶装置３００に転送されることを表示するため、転送中は常に設定されたままである。その際、全実施形態において使用される全ビットは、１ビット以上の識別子として構成されることが可能である。保存および処理上の合理性から、１ビットであることが好ましい。

上記で述べた仕組みによって、ホストＣＰＵ１０２は、ヘッダ領域ＨＢおよびデータ領域ＤＢから成る、メッセージ記憶装置３００内にあるメッセージオブジェクトに、データを継続的に転送することが出来る。その際、ホストＣＰＵ１０２の入力バッファ２０１へのアクセス速度が、ＦｌｅｘＲａｙ−ＩＰモジュールの、すなわち通信モジュール１００の内部伝送速度より低い、または同じであることを前提とする。

図７、図８および図９では、ホストＣＰＵまたは加入者ＣＰＵ１０２による、出力バッファまたは出力バッファ２０２を介した、メッセージ記憶装置３００への読出しアクセスについてより詳細に解説する。従って、図７では、通信モジュール１００が再度示されているが、参照しやすいように、ここでは通信モジュール１００の関連する構成要素が示されている。まず、シーケンス制御の役割を果たすメッセージハンドラ２００と２つの制御レジスタ７０３および７０４とが示されている。制御レジスタは、図に示されているように、通信モジュール１００内のメッセージハンドラ２００の外部に配置されているが、メッセージハンドラ２００自体の内部に含まれていてもよい。その際、符号７０３は出力要求レジスタ（Output Buffer Command Request Register）を、符号７０４は出力マスクレジスタ（Output Buffer Command Mask Register）を表している。ホストＣＰＵ１０２によるメッセージ記憶装置３００への読出しアクセスは、中間に配置される出力バッファ２０２を介して行われる。この出力バッファ２０２も同様に、分割または二重化されている。すなわち、サブバッファ７０１とサブバッファ付属のシャドウバッファ７００として構成されている。従って、以下に述べるように、ホストＣＰＵ１０２による、メッセージ記憶装置３００のメッセージもしくはメッセージオブジェクトに対する、またはメッセージ記憶装置３００のデータに対するアクセスが継続的に行われ、データの完全性、メッセージ記憶装置３００からホスト１０２へ逆方向に行われる加速された伝送が保障されることが可能である。アクセス制御は、出力要求レジスタ７０３および出力マスクレジスタ７０４を介して行われる。レジスタ７０３でも、符号０から３１によって、例えば３２ビット幅のための７０３における各ビット位置が表されている（図８参照）。同様に、レジスタ７０４でもレジスタ７０４におけるビット位置０〜３１が表されている（図９参照）。

例えば、レジスタ７０３のビット位置０〜５、８および９、１５、および１６〜２１は、読出しアクセスのシーケンス制御に関して特別な機能を担っている。従って、レジスタ７０３のビット位置０〜５には、識別子ＯＢＲＳ（Output Buffer Request Shadow）がメッセージ識別子として登録可能である。同様に、レジスタ７０３のビット位置１６〜２１には、識別子ＯＢＲＨ（Output Buffer Request Host）が登録可能である。アクセス識別子として、レジスタ７０３のビット位置１５に、識別子ＯＢＳＹＳ（Output Buffer Busy Shadow）が登録可能である。着目すべきは、出力マスクレジスタ７０４のビット位置０および１である。すなわち、ＲＨＳＳ（Read Header Section Host）を含むビット位置０およびＲＤＳＳ（Read Data Section Shadow）を含むビット位置１に、データ識別子として更なる別の識別子が登録されている。更なるデータ識別子として、例えばビット位置１６にＲＤＳＨ（Read Data Section Host）、ビット位置１７にＲＨＳＨ（Read Header Section Host）が設けられている。このデータ識別子は、ここではもっとも簡略化された形式で、すなわちそれぞれ１ビットで構成されている。レジスタ７０３のビット位置９には、開始識別子ＲＥＱが登録されている。さらに、切り替え識別子ＶＩＥＷが設けられており、例えば、レジスタ７０３のビット位置８に登録されている。

ホストＣＰＵ１０２は、要求するメッセージの識別子、特に要求するメッセージオブジェクトの符号を、ＯＢＲＳの後に、すなわちレジスタ７０３のビット位置０〜５に書込みながら、メッセージ記憶装置３００のメッセージオブジェクトのデータを要求する。この場合も、ホストＣＰＵは、逆方向の伝送のように、ヘッダ領域のメッセージの状態または構成およびヘッダデータＫＤか、またはデータ領域のメッセージの実質的に伝送されるデータＤか、または双方のデータを読み込むことが出来る。その際、ヘッダ領域および／またはデータ領域のデータのどの部分が伝送されるべきかどうかは、逆方向の伝送と比較可能であるが、ＲＨＳＳおよびＲＤＳＳによって設定される。すなわち、ＲＨＳＳは、ヘッダデータが読み出されるべきかどうかを、またＲＤＳＳは、実質的なデータが読み出されるべきかどうかを示す。

開始識別子は、メッセージ記憶装置３００からシャドウバッファ７００への伝送を開始する役割を果たす。すなわち、識別子として、もっとも簡略化された場合のように１ビットが使用される場合、出力要求レジスタ７０３のビット位置９にビットＲＥＱを設定することによって、メッセージ記憶装置３００からシャドウバッファ７００への伝送が開始される。伝送が進行中であることは、アクセス識別子によって、すなわちもっとも簡略化された場合のように１ビットのＯＢＳＹＳによって、レジスタ７０３で表示される。衝突を回避するため、ビットＲＥＱが設定されるのが好ましい。すなわち、ＯＢＳＹＳが設定されていない場合は、伝送は進行していない。ここでは、メッセージ記憶装置３００とシャドウバッファ７００との間のメッセージ転送も行われる。実質的なフローは、その逆方向の伝送と比較可能であるが、図４、図５および図６で示されているように制御され（補完的なレジスタ配置）、実行される。または、変化させた実施形態として識別子を追加して、すなわちレジスタ７０３のビット位置８に切り替え識別子ＶＩＥＷを追加して実行される。すなわち、伝送終了後、ビットＯＢＳＹＳがリセットされる。出力要求レジスタ７０３でビットＶＩＥＷが設定されることによって、サブバッファ７０１とそれに付属するシャドウバッファ７００とが交換される。または、サブバッファへのアクセスとシャドウバッファへのアクセスとが交換され、ホストＣＰＵ１０２は、メッセージ記憶装置３００に要求されたメッセージオブジェクト、すなわちサブバッファ７０１の対応するメッセージを読み出すことが出来る。その際、図４〜図６に示された逆方向の伝送と比較可能であるが、レジスタセルＯＢＲＳとＯＢＲＨとが交換される。同様に、ＲＨＳＳおよびＲＤＳＳと、ＲＨＳＨおよびＲＤＳＨとが交換される。ここで安全性を高める仕組みとして、ＯＢＳＹＳが設定されていない場合、すなわち伝送が進行していない場合に、ビットＶＩＥＷが設定されることも構想可能である。

従って、ホストＣＰＵ１０２によるメッセージ記憶装置３００への読出しアクセスは、中間に配置される出力バッファ２０２を介して行われる。この出力バッファ２０２は、ホストＣＰＵ１０２による、メッセージ記憶装置３００に格納されたメッセージオブジェクトへの継続的なアクセスを保証するために、入力バッファと同様に二重化されている、または２つの構成要素から成る。ここでも、高いデータの完全性と加速された伝送という利点が実現される。

上記の入力バッファ２０１および出力バッファ２０２の使用によって、ホストＣＰＵ１０２が、モジュール内部の待ち時間にもかかわらず、割込みされずにメッセージ記憶装置３００にアクセス出来ることが保障される。

このようなデータの完全性を保障するため、データ伝送は、特に通信モジュール１００内での転送は、メッセージハンドラ２００によって行われる。従って、図１０では、メッセージハンドラ２００が示されている。メッセージハンドラ２００は、その機能性において、複数のステートマシンまたはステートオートマトン、すなわち有限オートマトン、いわゆる有限ステートマシン（ＦＳＭ）として表すことが出来る。その際、少なくとも３つのステートマシンが、また特別な実施形態においては４つの有限ステートマシンが設けられている。第１有限ステートマシンは、ＩＯＢＦ−ＦＳＭ（Input/Output Buffer State Machine）５０１である。このＩＯＢＦ−ＦＳＭは、入力バッファ２０１または出力バッファ２０２に関連する伝送方向に従って、２つの有限ステートマシン、すなわち、ＩＢＦ−ＦＳＭ（Input Buffer FSM）とＯＢＦ−ＦＳＭ（Output Buffer FSM）に分割される。さらに、最大５つのステートオートマトン（ＩＢＦ−ＦＳＭ、ＯＢＦ−ＦＳＭ、ＴＢＦ１−ＦＳＭ、ＴＢＦ２−ＦＳＭ、ＡＦＳＭ）が構想可能である。しかし、すべてに共通するＩＯＢＦ−ＦＳＭが１つ設けられることが好ましい。少なくとも第２有限ステートマシンは、ここでの好適な実施形態において、２つのブロック５０２と５０３に分割され、図２に示されているように、記憶装置２０５および２０６に関連して２つのチャネルＡおよびＢを使用する。その際、有限ステートマシンは、２つのチャネルＡおよびＢ使用するために設けられる。または、または好適な実施形態のように、有限ステートマシンＴＢＦ１−ＦＳＭ（Transient Buffer１（206,RAM A）State Machine）５０２がチャネルAのために、ＴＢＦ２−ＦＳＭ（Transient Buffer２（205,RAM B）State Machine）５０３がチャネルＢのために設けられる。

好適な実施形態において、仲裁有限ステートマシンＡＦＳＭ５００は、３つの有限ステートマシン５０１〜５０３のアクセスを制御する役割を果たす。データ（ＫＤおよび／またはＤ）は、電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator）、水晶発振器等のクロック（生成）手段によって生成されたクロックに基づき、またはこの調節されたクロックを起点として、通信モジュールにおいて伝送される。その際クロックＴは、モジュール内で生成される、または外部からバスクロック等として構成される。この仲裁有限ステートマシンＡＦＳＭ５００は、３つの有限ステートマシン５０１〜５０３のうちの１つに交互に、特にクロック周期Ｔごとに、メッセージ記憶装置３００へのアクセス権を与える。すなわち、使用可能な時間は、個々のステートマシン５０１〜５０３のアクセス要求に応じて、要求しているステートオートマトンに分配される。アクセス権が１つの有限ステートマシンのみに要求される場合、このステートマシンが１００％のアクセス時間、すなわち全クロックＴを獲得する。アクセス権が２つのステートマシンに要求される場合、それぞれの有限ステートマシンがアクセス時間を５０％ずつ獲得する。さらに、アクセス権が３つのステートマシンに要求される場合、各有限ステートマシンがアクセス時間を3分の１ずつ獲得する。従って、使用可能なバンド幅は最適に利用される。

第１有限ステートマシンＩＯＢＦ−ＦＳＭ５０１は、必要な場合に以下の動作を実行する。
−入力バッファ２０１から、メッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送
−メッセージ記憶装置３００内の選択されたメッセージオブジェクトから、出力バッファ２０２へのデータ伝送

チャネルＡのためのステートマシンＴＢＦ１−ＦＳＭ５０２は、以下の動作を実行する。
−メッセージ記憶装置３００内の選択されたメッセージオブジェクトから、チャネルＡのバッファ２０６へのデータ伝送
−バッファ２０６から、メッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送
−メッセージ記憶装置３００内の適切なメッセージオブジェクトの検索。受信の際、チャネルＡで受信されたメッセージを保存するメッセージオブジェクト（受信バッファ；Receive Buffer）が、許容範囲のフィルタリングとして検索される。また、送信の際、次にチャネルＡで送信されるメッセージオブジェクト（送信バッファ；Transmit Buffer）が検索される。

上記の動作と、チャネルＢのための、ブロック５０３の有限ステートマシンＴＢＦ２−ＦＳＭの動作は類似している。このステートマシンは、メッセージ記憶装置３００内の選択されたメッセージオブジェクトからチャネルＢのバッファ２０５へのデータ伝送と、バッファ２０５からメッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送とを実行する。また、メッセージ記憶装置３００内で適切なメッセージオブジェクトを検索する検索機能も、ＴＢＦ１−ＦＳＭと類似している。受信の際、チャネルＢで受信されたメッセージを保存するメッセージオブジェクト（受信バッファ）が、許容範囲のフィルタリングにおいて検索される。また、送信の際、次にチャネルＢで送信されるメッセージまたはメッセージオブジェクト（送信バッファ）が検索される。

図１１では、伝送処理と伝送路が再度示されている。３つのステートマシン５０１〜５０３は、個々の構成要素間の各データ伝送を制御する。その際、ホストＣＰＵ１０２、入力バッファ２０１および出力バッファ２０２が再び示されている。また、メッセージ記憶装置３００、チャネルＡのためのバッファ２０６とチャネルＢのためのバッファ２０５が示されている。さらに、インタフェース２０７および２０８が示されている。第１ステートマシンＩＯＢＦ−ＦＳＭ５０１は、入力バッファ２０１からメッセージ記憶装置３００へのデータ伝送Ｚ１Ａとメッセージ記憶装置３００から出力バッファ２０２へのデータ伝送Ｚ１Ｂとを制御する。その際、データ伝送は、３２ビット等のワード幅のデータバスを介して行われるが、その際どの更なる別のビット数も可能である。このことは、メッセージ記憶装置とバッファ２０６との間の伝送Ｚ２の場合にも該当する。このデータ伝送は、チャネルＡのためのステートマシンＴＢＦＩ−ＦＳＭ５０２によって制御される。メッセージ記憶装置３００とバッファ２０５との間の伝送Ｚ３は、ステートオートマトンＴＢＦ２−ＦＳＭ５０３によって制御される。その際もデータ伝送は、３２ビット等のワード幅のデータバスを介して行われるが、その際どの更なる別のビット数も可能である。通常、上記の伝送路を介して完全なメッセージオブジェクトをする転送には、複数のクロック周期Ｔが必要である。従って、クロック周期Ｔに関連する伝送時間の分配は、アービタＡＦＳＭ５００によって行われる。図１１では、メッセージハンドラ２００によって制御される記憶装置間のデータパスが示されている。メッセージ記憶装置３００に保存されたメッセージオブジェクトのデータ完全性を保障するため、図に示されたパスＺ１ＡおよびＺ１Ｂ、Ｚ２およびＺ３のうちそれぞれ１つパスでのみ、同時にデータが交換されるのが好ましい。

図１２では、使用可能なシステムクロックＴが、どのようにアービタＡＦＳＭ５００によって３つの要求しているステートオートマトンに分配されるか、という例が示されている。第１段階（Ｉ）において、オートマトン５０１および５０２によるアクセス要求が行われる。すなわち、全時間は半分ずつ、双方の要求しているステートオートマトンに分配される。すなわち、第１段階（Ｉ）のクロック周期に関連して、ステートオートマトン５０１はクロック周期Ｔ１およびＴ３においてアクセス権を獲得し、ステートオートマトン５０２はクロック周期Ｔ２およびＴ４においてアクセス権を獲得する。第２段階（ＩＩ）において、ステートマシン５０１のみがアクセスするので、３つのクロック周期のすべて、すなわち１００％のアクセス時間Ｔ５〜Ｔ７がＩＯＢＦ−ＦＳＭに割り当てられる。第３段階（ＩＩＩ）において、３つのステートオートマトン５０１〜５０３すべてがアクセス要求を行い、全アクセス時間が３等分される。アービタＡＦＳＭ５００は、例えば、ステートマシン５０１がクロック周期Ｔ８およびＴ１１において、ステートマシン５０２がクロック周期Ｔ９およびＴ１２において、およびステートマシン５０３がクロック周期Ｔ１０およびＴ１３においてアクセス権を獲得するように、アクセス時間を分配する。最後に第４段階（ＩＶ）において、２つのステートオートマトン５０２および５０３による、通信モジュール１００のチャネルＡおよびＢへのアクセスが行われるので、クロック周期Ｔ１４およびＴ１６のアクセス権は有限ステートマシン５０２に、およびクロック周期Ｔ１５およびＴ１７のアクセス権は有限ステートマシン５０３に分配される。

仲裁オートマトンＡＦＳＭ５００は、３つのステートマシンの１つ以上がメッセージ記憶装置３００へのアクセスを要求した際、アクセス権がクロック単位で交互に要求しているステートマシン５０１〜５０３に分配されるように、調整する。このような処理方法によって、メッセージ記憶装置３００に格納されたメッセージオブジェクトの完全性、すなわちデータの完全性が保障される。例えば、ホストＣＰＵ１０２が出力バッファ２０２を介して、現在まさに受信メッセージを書き込み中のメッセージオブジェクトを読出したいのであれば、どの要求が最初に出されたのかに従って、古い状態または新しい状態が読み出される。その際、メッセージ記憶装置３００内のメッセージオブジェクトのアクセス自体は衝突しない。

上記の方法により、ホストＣＰＵは駆動中に、メッセージ記憶装置３００内のどの任意のメッセージオブジェクトも読み出す、または書込むことが出来る。その際、選択されたメッセージオブジェクトは、ホストＣＰＵがデータ交換に関与してアクセスしている間、ＦｌｅｘＲａｙバス１０１の２つのチャネルにおいてロック（バッファ・ロッキング；Buffer Locking）されないことが予想される。同時に、アクセスをクロック単位で連動させることによって、メッセージ記憶装置３００に格納されたデータの完全性が保障され、全帯域幅を最大限に使用することによってデータ伝送速度が速められる。

ＦｌｅｘＲａｙ通信モジュール１００が最適な方法でＦｌｅｘＲａｙネットワークでの通信を支援するために、さらに、加入者１０２またはホストＣＰＵにとって特にリソースを節約し、リソースに配慮する形態および方法で、ＦｌｅｘＲａｙ通信モジュール１００を加入者に接続できるように、本発明の一実施形態に基づいて、特別に形成された加入者インタフェース２０４が提案される。その詳細は、図１３に示されている。加入者インタフェース２０４は、ＦｌｅｘＲａｙ通信モジュール１００とＦｌｅｘＲａｙ加入者装置１０２との間で伝送されるメッセージを一時格納するための構成８００を有している。構成８００は、ＦｌｅｘＲａｙ通信モジュール１００への第１接続８０４および加入者１０２への第２接続８０６を有する、少なくとも１つのメッセージ記憶装置８０２を含んでいる。記憶装置構成８００のメッセージ記憶装置８０２は、特に、デュアルポートＲＡＭとして実現されている。メッセージ記憶装置８０２は、ＦｌｅｘＲａｙ通信接続１０１を介して伝送されるメッセージが格納されている書込み領域（Ｗ）と、ＦｌｅｘＲａｙ通信接続１０１に受信されたメッセージが格納されている読出し領域（Ｒ）とを含んでいる。メッセージ記憶装置８０２は、少なくとも、バスサイクルの全メッセージを保存するために十分な記憶場所を有する程度の大きさに構成されている。特に、記憶装置８０２は、１２８個のバッファ（データフレーム（フレーム）の最大容量）のために十分な記憶場所を有している。

さらに、加入者インタフェース２０４は、第２構成８０８を有している。第２構成８０８は、加入者インタフェース２０４のメッセージ記憶装置８０２へのアクセス順序を調整する、データ完全性の保障のためのインスタンス８１０（アービタＡＲＢ）と、少なくとも１つのステートマシン８１２（ＳＭ）とを含んでいる。ステートマシン８１２によって、加入者１０２またはホストＣＰＵのために見えないように、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００の内容がインタフェース２０４のデュアルポートＲＡＭ（ＤＰＲＡＭ）メッセージ記憶装置８０２に伝送される。ホストＣＰＵは、最大速度で、ＤＰＲＡＭ８０２内のミラーデータに直接アクセスすることが可能である。

バスシステム等として構成されている接続８２４を介して、データ、アドレスおよび制御データが、通信モジュール１００と加入者インタフェース２０４のアバスアービタ８１０との間で交換される。バスシステム等として構成されている接続８２６を介して、データ、アドレスおよび制御データが、加入者インタフェース２０４のバスアービタ８１０と加入者１０２またはホストＣＰＵとの間で交換される。バスシステム等として構成されている接続８０６を介して、データ、アドレスおよび制御データが、加入者インタフェース２０４の記憶装置構成８００と加入者１０２またはホストＣＰＵとの間で交換される。アービタ８１０とステートマシン８１２との間で、データ、アドレスおよび制御データが、バスシステムとして構成されることが可能な接続８３４を介して交換される。記憶装置８０２で通信モジュール１００のメッセージ記憶装置３００のバッファが受信され次第（DPBuffer_received_Int-Signal）、接続８２８を介して、割込みが加入者１０２またはホストＣＰＵに伝送されることが可能である。接続８３０を介して、加入者インタフェース２０４のステートマシン８１２に、新バスサイクルの開始が通知される（new_cycle_Signal）。接続８２０を介して、加入者インタフェース２０４のステートマシン８１２に、通信モジュール１００のメッセージ記憶装置３００で、新バッファが受信されたこと（Buffer_received_Signal）が通知され、ステートマシン８１２は、この新バッファを加入者インタフェース２０４のメッセージ記憶装置８０２へ伝送するように促す。最後に、ステートマシン８１２は、全体（トータル）システム１００、１０１、１０２、１０４における残りのシーケンスを含めた独自の動作を制御および調整するために、接続８３２を介して通信モジュール１００からクロック信号を獲得する。

加入者インタフェース２０４のメッセージ記憶装置８０２には、レジスタが割り当てられている。その際、特に、メッセージ記憶装置８０２の書込み領域Ｗには書込みレジスタ（デュアルポート／状態レジスタ（DP/Statusregister）Ｗ）が、さらに、メッセージ記憶装置８０２の読出し領域Ｒには読出しレジスタ（デュアルポート／状態レジスタ（DP/Statusregister）Ｒ）８１６が割り当てられている。加入者インタフェース２０４のメッセージ記憶装置８０２の状態は、レジスタ８１４、８１６を介して、ステートマシン８１２によってＦｌｅｘＲａｙ通信モジュール１００へ伝達される。状態レジスタ８１４、８１６の大きさは、特に、メッセージ記憶装置８０２の容量、またはその内部に一時格納されることが可能なメッセージの数量に対応している。１２８個のバッファの記憶装置８０２の大きさの場合、レジスタ８１４、８１６の大きさは、特に１２８ビットである。その際、レジスタ８１４、８１６の各ビットには、記憶装置８０２のバッファが１個ずつ割り当てられている。状態レジスタの読出しの際に、読出されたビットがリセットされる。最後にステートマシン８１２によって成功裏に伝送されたバッファの識別子、例えば符号等は（その都度、読出し記憶装置および書込み記憶装置ごとに別々に）、ステートマシン８１２によって、更なる別のレジスタ８１８に、すなわち加入者インタフェース２０４の書込み・読出し位置レジスタ（Schreib-Lese-Positionsregister）に格納される。

双方のデュアルポート状態レジスタ（DP-Status）８１４、８１６に制御されて、ホストＣＰＵは、バスサイクルの間にも、適切な場所でデータパケットを受信し、送信を許可することが可能である。すなわち、ステートマシン８１２によって、バッファ記憶装置８０２に格納されるメッセージの最適化または限定的な前処理がバスサイクル内で行われ、格納されるメッセージへのアクセスがさらに加速される。メッセージの前処理は、特に、メッセージの形式および外部、例えば、メッセージ記憶装置８０２でメッセージが格納される位置等に限定されている。特に、メッセージの内容の解析、および対応する、内容に関わる前処理は行われない。ホストＣＰＵは、本発明の一実施形態に基づく加入者インタフェース２０４を介して、通信モジュール１００のメッセージ記憶装置３００の内容に随意にアクセスする。

メッセージ記憶装置８０２でのメッセージ格納、およびメッセージ記憶装置８０２からのメッセージの呼出しに関連する全工程は、データ伝送に関して、全く待ち時間を要しない。伝送速度または転送速度は、メッセージ記憶装置８０２のＤＰＲＡＭインタフェースの性能に（のみ）制限される。バッファの実時間操作は可能である。

加入者インタフェース２０４のメッセージ記憶装置８０２（ＤＭＲＡＭ等）から通信モジュール１００のメッセージ記憶装置（ＭＲＡＭ）３００へのデータ伝送を開始するために、ホストＣＰＵ１０２によって、書込みレジスタ（デュアルポート／状態レジスタ（DP/Statusregister）Ｗ）８１４において１ビットが設定される。

ステートマシン８１２によって通信モジュール１００へ伝送されるバッファのために、ホストＣＰＵ１０２によって、例えば、伝送されるバッファのために対応するビットが設定されることによって、対応する識別子が書込みレジスタ（DP/Status/W-Register W）８１４に書込まれる。ステートマシン８１２は、（例えば、１ビットの設定によって）書込みレジスタ８１４内にマークされた全バッファを、通信モジュール１００のメッセージ記憶装置３００に転送する。

通信モジュール１００のメッセージ記憶装置３００（ＭＲＡＭ等）から、加入者インタフェース２０４のメッセージ記憶装置８０２（ＤＰＲＡＭ等）へのデータ伝送は、通信モジュール１００によって、バッファ受信信号（Buffer/received-Signal）で開始される。ステートマシン８１２は、通信モジュール１００から伝送されるバッファを照会した後に、伝送されるバッファをメッセージ記憶装置３００（ＭＲＡＭ等）からメッセージ記憶装置８０２（ＤＰＲＡＭ等）に伝送する。伝送終了時に、ステートマシン８１２によって、対応するビットが読出しレジスタ（DP/Statusregister R）８１６で設定される。ステートマシン８１２は、追加的に、伝送終了時にホストＣＰＵ１０２への割込みを開始することも可能である。

ホストＣＰＵ１０２によって加入者インタフェース２０４のメッセージ記憶装置８０２に書込まれたバッファの伝送は、読出しの際と同一の形態および方法で行われる。読出しと異なり、送信されるバッファは読出しレジスタ８１６（DP/Status/R-Register）の評価によって決定される。レジスタ８１６でのビット符号は、伝送の際の優先順位に相当する。ステートマシン８１２は、レジスタ８１６のビットを降順に読み取る。第１の「１」に設定されたビットの対応するバッファは、加入者インタフェース２０４のメッセージ記憶装置８０２から、通信モジュール１００のメッセージ記憶装置３００へ伝送される。伝送が実行された後に、付属するビットが読出しレジスタ８１６で設定され、バッファ符号が書込み・読出し位置レジスタ（DP/R-pos-Register）８１８に書込まれる。この工程は、継続的に実行される。「１」とマークされた全バッファは、その優先順位に従って、メッセージ記憶装置８０２から通信モジュール１００のメッセージ記憶装置３００へ伝送される。

図１３の実施形態において、ＦｌｅｘＲａｙ通信モジュール１００および本発明の一実施形態に基づく加入者インタフェース２０４は、２つの独立した構成要素である。通信モジュール１００のメッセージ記憶装置３００と加入者インタフェース２０４のメッセージ記憶装置８０２との間のデータ転送のためのステートマシン８１２は、ホストＣＰＵ１０２が関与することなく、通信モジュール１００のメッセージ記憶装置３００のバッファを、加入者インタフェース２０４のメッセージ記憶装置８０２へ転送する。ＤＰＲＡＭ８０２は、一方ではステートマシン８１２に、他方ではホストＣＰＵ１０２に直接接続されている。双方は、遅延なく、ＤＰＲＡＭ８０２へアクセスすることが可能である。ＤＰＲＡＭ８０２の状態は、読出しレジスタ８１６を介して、ステートマシン８１２によってホストＣＰＵ１０２へ伝達される。ステートマシン８１２によって通信モジュール１００へ伝送されるバッファは、ホストＣＰＵ１０２によって、書込みレジスタ８１４へ書込まれる。ホストＣＰＵによる書込みアクセスの後に、レジスタ８１４は、独自のそれ以前の内容および書込まれたデータの２つの論理和（ＯＲ）を獲得する。ステートマシン８１２は、書込みレジスタ８１４でマークされた全バッファを、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００へ転送する。最後にステートマシン８１２によって成功裏に伝送されたバッファは（その都度、Ｒ(読出し)バッファおよびＷ（書込み）バッファごとに別々に）、ステートマシン８１２によって、書込み・読出し位置レジスタ８１８に格納される。バスアービタ８１０は、ステートマシン８１２およびホストＣＰＵ１０２による、加入者インタフェース２０４のレジスタ８１４、８１６への同期のアクセスを許可する。

ステートマシン８１２は、通信モジュール１００の、メッセージ記憶装置３００に割り当てられたレジスタに（アービタ８１０を介して）直接アクセスする。通信モジュール１００がバッファ受信信号（Buffer/received Signal）８２０を介して、通信接続１０１によって新たに受信されたメッセージを表示した後に、ステートマシン８１２は、通信モジュール１００のレジスタにアクセスすることによって、ビット符号を活発に照会する。引き続いて、ステートマシン８１２は、バッファの属性（通信モジュール１００のメッセージ記憶装置３００でのバッファアドレス、バッファの長さ等）を、通信モジュール１００の対応するレジスタの読出しによって検出する。必要な転送データがステートマシン８１２で整った後に、通信モジュールは、通信モジュール１００の転送窓にバッファが見えるように切り替えるよう要求される(ＶＩＥＷ命令)。最終ステップにおいて、ステートマシン８１２は、自動的に、記憶装置３００のバッファ内容を、メッセージ記憶装置８０２へ伝送する。バッファ伝送の終了後に、対応するＲ（読出し）ビットが読み出しレジスタ８１６で設定され、バッファ符号が、書き込み・読出し位置レジスタ８１８に書込まれる。読出しレジスタＲビット（DP-Status-Register R-Bit）の設定によって、割込みマスク（１２８ビットの割込みレジスタ（DP-Status-I-Register）)に従って、ホストＣＰＵ１０２への割込みが開始されることが可能である。割込みは、割込み接続８２８を介して、ホストＣＰＵ１０２に伝達される。この工程は、各伝送されるバッファごとに繰り返される。当然のことながら、本発明の一実施形態に基づく方法は、割込みがない場合にも機能するので、割込みレジスタ８２２および割込み接続８２８は省略されることが可能である。バッファが、バッファが通信モジュール１００のメッセージ記憶装置３００に格納されている順序とは無関係に、メッセージ記憶装置８０２に格納される順序は、アービタ８１０によって決定される。バッファが、バッファが通信モジュール１００のメッセージ記憶装置３００に格納されている順序とは無関係に、メッセージ８０２に格納される順序は、ステートマシン８１２によって決定され、例えば、ホストＣＰＵ１０２によって、構成（設定）されることが可能である。

ホストＣＰＵ１０２によってＤＰＲＡＭ８０２に書込まれたバッファの伝送は、読出しの際と全く同一の形態および方法で行われる。読出しと異なり、送信されるバッファは、書込みレジスタ８１４の評価によって決定される。レジスタ８１４内のビット符号は、伝送の優先順位に相当する。ステートマシン８１２は、レジスタ８１４のビットを降順に読み取る。第１の「１」に設定されたビットの対応するバッファは、ＤＰＲＡＭ８０２から通信モジュール１００のメッセージ記憶装置３００に伝送される。伝送が実行された後に、付属するビットが書込みレジスタ８１４で設定され、さらにビット符号が書込み・読出し位置レジスタ８１８に書込まれる。この工程は、継続的に実行される。「１」とマークされた全バッファは、その優先順位に従って、ＤＰＲＡＭ８０２からＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００へ伝送される。ステートマシンの構成（設定）、ならびに開始および終了は、ＭＤＹＳＮ構成レジスタ（MDYSN-config-Register）によって行われる。

図１４には、本発明の一実施形態に基づく加入者インタフェース２０４の第２の実施形態が示されている。加入者インタフェース２０４は、図１３に示される実施形態の場合と、インタフェース２０４がＦｌｅｘＲａｙ通信モジュール１００に統合されているという点で特に異なっている。しかし、双方の実施形態は、ＦｌｅｘＲａｙ通信モジュール１００とＦｌｅｘＲａｙ加入者装置１０２との間で伝送されるデータを一時格納するための、本発明のデュアルポートに基づくアプローチを利用している。図１４の実施形態において、データ伝送は、インタフェース２０４の独自のステートマシン８０８および独自のアービタ８１０（図１３参照）の代わりに、ＦｌｅｘＲａｙ通信モジュールの１つまたは複数のステートマシン５００〜５０３、および／または、メッセージ管理２００によって調整され、制御されることが可能である。本発明の一実施形態に基づくインタフェース２０４は、すなわち、完全に独立して構成される必要はなく、通信モジュール１００の構成要素も一緒に使用することが可能である。

図１５には、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００と、加入者インタフェース２０４のメッセージ記憶装置（ＤＰＲＡＭ等）８０２との間のデータ転送に関するシーケンス図が示されている。１つまたは複数のステートマシン５００〜５０３によるＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００の制御は、符号９００で示されている。１つまたは複数のステートマシン５００〜５０３、および／またはステートマシン８０８による加入者インタフェース２０４のメッセージ記憶装置８０２の制御は、符号９０２で示されている。１つまたは複数のステートマシン５００〜５０３、および／またはステートマシン８０８による加入者インタフェース２０４のメッセージ記憶装置８０２の状態の制御は、符号９０４で示されている。最初に、メッセージ記憶装置３００の制御９００は、信号９０６をメッセージ記憶装置８０２の制御９０２に伝達する。信号９０６は、通信接続１０１からのバッファ［ｘ］が、メッセージ記憶装置３００で受信されたことを伝えている。その後、ステップ９０８で、メッセージ記憶装置８０２のバッファ［ｘ］は、メッセージ記憶装置３００のバッファ［ｘ］の内容で更新される。その後、ステップ９１０で、Ｒ（読出し）ビット（DPRAM-Status-R-Bit）［ｘ］がレジスタ８１６で設定され、Ｉ（割込み）ビット＝１（DPRAM-Status-I-Bit［ｘ］==1）である場合に、割込みが生成される。その後、読出し位置レジスタ８１８は、ｘで更新される。最後に、バッファ伝送の終了が、信号９１２によって制御９０２に通知される。引き続いて、制御９００は、信号９１４を制御９０２へ伝達する。信号９１４は、新バッファ［ｙ］がメッセージ記憶装置３００で受信されたことを伝えている。さらに、バッファ［ｘ］のために実行されたステップが、バッファ［ｙ］のために実行される。この工程は、データサイクルの全バッファが伝送されるまで繰り返される。

図１６には、加入者インタフェース２０４のメッセージ記憶装置８０２（ＤＰＲＡＭ等）と、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００との間のデータ伝送に関するシーケンス図が示されている。加入者インタフェース２０４のメッセージ記憶装置８０２の書込みレジスタＷ８１４が符号９２０で示されている。１つまたは複数のステートマシン５００〜５０３、および／またはステートマシン８０８による加入者インタフェース２０４のメッセージ記憶装置８０２の制御は、符号９２２で示されている。最初に、ステップ９２４で、書込みレジスタ
８１４の１つまたは複数のビット［０・・・１２７］が０ではないか、が検査される。引き続いて、ステップ９２６で、一番早い（最初の）Ｗ（書込み）ビット（DPRAM-Status-W-Bit）［ｚ］が検出される。その際、対応するビット（DPRAM-Status-W-Register）［ｚ］がレジスタ８１４で設定されている。すなわち、０ではない。引き続いて、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００のバッファ［ｚ］が、加入者インタフェー２０４のメッセージ記憶装置８０２のバッファ［ｚ］の内容で更新される。さらに、書込み位置レジスタ（DPRAM-Status-W-pos)８１８がｙで更新される。最後に、レジスタ８１４内の位置DPRAM-Status-W［ｚ］がリセットされる。すなわち、０に設定される。

ＦｌｅｘＲａｙ通信システムの通信モジュール、ならびに、ＦｌｅｘＲａｙ通信システムの通信モジュールの通信接続への接続、および、ＦｌｅｘＲａｙ通信システムの通信モジュールの通信またはホスト加入者への接続を示す説明図である。 図１に基づく通信モジュールの特別な実施形態および通信モジュールの組み込みを詳細に示している。 図２に基づく通信モジュールのメッセージ記憶装置の構造を示している。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージハンドラの構造と、メッセージハンドラの内部に含まれる有限ステートマシンの構造を示す説明図である。 図１および図２に基づく通信モジュールの構成要素、ならびに、加入者およびメッセージハンドラによって制御される対応するデータパスを示す概略図である。 図１１のデータパスに関連した、メッセージ記憶装置に対するアクセスの分配を示している。 本発明の第１の好適な実施形態に基づく、本発明に基づく加入者インタフェースを示している。 本発明の第２の好適な実施形態に基づく、本発明に基づく加入者インタフェースを示している。 本発明に基づく、入力記憶装置のメッセージを伝送する方法のシーケンス図である。 本発明に基づく、送信記憶装置のメッセージを伝送する方法のシーケンス図である。

Claims (8)

1. ＦｌｅｘＲａｙ通信モジュール（１００）と、前記ＦｌｅｘＲａｙ通信モジュール（１００）に割り当てられたＦｌｅｘＲａｙ加入者装置（１０２）とを繋ぐ加入者インタフェース（２０４）であって、前記ＦｌｅｘＲａｙ通信モジュール（１００）は、ＦｌｅｘＲａｙ通信接続（１０１）に接続され、前記ＦｌｅｘＲａｙ通信接続（１０１）を介してメッセージが伝送されており、前記ＦｌｅｘＲａｙ通信接続（１０１）からのメッセージの一時格納のためのメッセージ記憶装置（３００）、または前記ＦｌｅｘＲａｙ通信接続（１０１）のためのメッセージ記憶装置（３００）を有している、前記加入者インタフェース（２０４）において：
   前記加入者インタフェース（２０４）は、
   少なくとも１つのメッセージ記憶装置（８０２）を含む、メッセージの一時格納のための構成（８００）と、
   前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）へのアクセス順序を調整するためのインスタンス（８１０）と、
   ステートマシン（８１２）と、
   を有し、
   前記少なくとも１つのメッセージ記憶装置（８０２）は、
   前記ＦｌｅｘＲａｙ通信モジュール（１００）への第１接続（８０４）と前記ＦｌｅｘＲａｙ加入者装置（１０２）への第２接続（８０６）とを有し、
   複数の接続（８０４；８０６）の一方の接続を介して書込まれながらまたは読出されながらアクセスされ、同時に他方の接続（８０４；８０６）を介して読出されながらまたは書込こまれながらアクセスされることが可能であるように構成され、
   デュアルポートＲＡＭとして構成され、
   前記ステートマシン（８１２）は、
   前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）から前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）へ、または、前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）から前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）への、メッセージ伝送を制御することを特徴とする、ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ通信モジュールに割り当てられたＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェース。
2. 前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）は、前記ＦｌｅｘＲａｙ通信接続（１０１）を介して伝送されるメッセージが格納されている書込み領域（Ｗ）と、前記ＦｌｅｘＲａｙ通信接続（１０１）に受信されたメッセージが格納されている読出し領域（Ｒ）とを有することを特徴とする、請求項１に記載の加入者インタフェース。
3. 前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）に、レジスタ（８１４、８１６、８１８、８２２）が割り当てられ、
   特に、前記メッセージ記憶装置（８０２）の書込み領域（Ｗ）に書込みレジスタ（８１４）が割り当てられ、前記メッセージ記憶装置（８０２）の読出し領域（Ｒ）に読出しレジスタ（８１６）が割り当てられることを特徴とする、請求項１または請求項２に記載の加入者インタフェース。
4. 前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）は、少なくとも前記ＦｌｅｘＲａｙ通信接続（１０１）を介する伝送サイクルのデータを格納するために十分な記憶場所を有することを特徴とする、請求項１〜請求項３のいずれかに記載の加入者インタフェース。
5. 前記ＦｌｅｘＲａｙ通信接続（１０１）を介する伝送サイクルは、複数のデータフレームに分割され、
   前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）は、少なくとも伝送サイクルの最大容量のデータフレームを格納するために十分な記憶場所を有することを特徴とする、請求項４に記載の加入者インタフェース。
6. 前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）は、１２８個の最大容量のデータフレームを格納するために十分な記憶場所を有することを特徴とする、請求項５に記載の加入者インタフェース。
7. 前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）に割り当てられたレジスタ（８１４、８１６）の大きさは、データフレームごとに１ビット、特に１２８ビットであることを特徴とする、請求項３、請求項５または請求項６のいずれかに記載の加入者インタフェース。
8. 加入者インタフェース（２０４）を介する、ＦｌｅｘＲａｙ通信モジュール（１００）と前記ＦｌｅｘＲａｙ通信モジュール（１００）に割り当てられたＦｌｅｘＲａｙ加入者装置(１０２)との間のメッセージの伝送方法であって、前記ＦｌｅｘＲａｙ通信モジュール（１００）は、ＦｌｅｘＲａｙ通信接続（１０１）に接続され、前記ＦｌｅｘＲａｙ通信接続（１０１）を介してメッセージが伝送されており、前記ＦｌｅｘＲａｙ通信接続（１０１）からのメッセージの一時格納のためのメッセージ記憶装置（３００）、または前記ＦｌｅｘＲａｙ通信接続（１０１）のためのメッセージ記憶装置（３００）を有している、前記メッセージの伝送方法において：
   前記ＦｌｅｘＲａｙ通信モジュール（１００）と前記ＦｌｅｘＲａｙ加入者装置（１０２）との間で伝送されるメッセージが、メッセージの一時格納のための前記加入者インタフェース（２０４）の構成（８００）に一時格納されており、
   前記構成（８００）は、少なくとも１つのメッセージ記憶装置（８０２）を含んでおり、
   前記加入者インタフェース（２０４）の前記少なくとも１つのメッセージ記憶装置（８０２）へのアクセス順序は、前記加入者インタフェース（２０４）が有するインスタンス（８１０）により調整され、
   前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）から前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）へ、または、前記加入者インタフェース（２０４）の前記メッセージ記憶装置（８０２）から前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）への、メッセージ伝送は、前記加入者インタフェース（２０４）が有するステートマシン（８１２）により制御され、
   前記少なくとも１つのメッセージ記憶装置（８０２）は、前記ＦｌｅｘＲａｙ通信モジュール（１００）および前記ＦｌｅｘＲａｙ加入者装置（１０２）によって同時にアクセスされることが可能であり、
   前記少なくとも１つのメッセージ記憶装置（８０２）は、
   前記ＦｌｅｘＲａｙ通信モジュール（１００）への第１接続（８０４）と前記ＦｌｅｘＲａｙ加入者装置（１０２）への第２接続（８０６）とを有し、
   複数の接続（８０４；８０６）の一方の接続を介して書込まれながらまたは読出されながらアクセスされ、同時に他方の接続（８０４；８０６）を介して読出されながらまたは書込こまれながらアクセスされることが可能であるように構成され、
   デュアルポートＲＡＭとして構成されることを特徴とする、加入者インタフェース（２０４）を介する、ＦｌｅｘＲａｙ通信モジュール（１００）と前記ＦｌｅｘＲａｙ通信モジュール（１００）に割り当てられたＦｌｅｘＲａｙ加入者装置(１０２)との間のメッセージの伝送方法。

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