KR100981461B1

KR100981461B1 - 통신 칩 및 메시지 관리자에 의한 통신 칩의 메시지 메모리의 데이터에 대한 액세스 제어 방법

Info

Publication number: KR100981461B1
Application number: KR1020077002677A
Authority: KR
Inventors: 플로리안 하르트비히; 크리스티안 호르스트; 프란츠 바일러; 마르쿠스 일레
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2004-08-05
Filing date: 2005-06-29
Publication date: 2010-09-10
Also published as: RU2390053C2; US8484390B2; EP1787204B1; CN1993687B; US20090083466A1; WO2006015910A1; ES2337910T3; JP2008509464A; KR20070039580A; DE102004038211A1; RU2007108068A; EP1787204A1; ATE453153T1; DE502005008758D1; CN1993687A

Abstract

본 발명은 메시지 메모리의 데이터에 대한 액세스 제어 방법, 및 액세스 시에 데이터가 입력 또는 출력되는 메시지 메모리(300)를 포함하는 통신 구성 요소(100)의 메시지 관리자(200)에 관한 것이며, 상기 메시지 메모리(300)는 제1 버퍼 메모리 배열(205, 206) 및 제2 버퍼 메모리 배열(201, 202)과 접속되며, 데이터에 대한 액세스는 제1 및 제2 버퍼 메모리 배열을 통해 실행되며, 메시지 관리자(200)에는 적어도 하나의 제1 유한 상태 기계(502, 503)가 제공되며, 상기 유한 상태 기계는 제2 버퍼 메모리 배열(205, 206)에 의해 액세스를 제어하며, 적어도 하나의 유한 상태 기계 및 제2 유한 상태 기계는 액세스 요청을 설정하며, 이러한 액세스 요청에 따라 적어도 하나의 제1 및 제2 유한 상태 기계에 메시지 메모리에 대한 액세스를 제공하는 제3 유한 상태 기계가 제공된다.

메시지 메모리, 액세스, 통신 구성 요소, 메시지 관리자, 유한 상태 기계

Description

통신 칩 및 메시지 관리자에 의한 통신 칩의 메시지 메모리의 데이터에 대한 액세스 제어 방법{COMMUNICATION CHIP AND METHOD FOR CONTROLLING THE ACCESS TO DATA IN A MESSAGE STORE IN A COMMUNICATION CHIP BY MEANS OF A MESSAGE MANAGER}

본 발명은 특허청구범위 독립항의 전제부에 따른 통신 칩(communication chip)의 메시지 메모리 데이터에 액세스를 제어하기 위한 메시지 관리자에 관한 것이다.

통신 시스템 및 버스 시스템, 즉 통신 접속부를 사용하는 제어 기기, 센서 및 액추에이팅 요소의 네트워킹은 현대식 차량 또는 기계 생산, 특히 공작기계 분야, 즉 자동화 분야에서 최근에 급격히 증가했다. 복수의 제어 기기에 대한 기능 분할을 통한 시너지 효과가 달성될 수 있으며, 여기서 분할된 시스템이 언급된다. 여러 기지국들 간의 통신은 버스 시스템, 즉 통신 시스템을 통해 점점 더 발생한다. 버스 시스템, 액세스- 및 수신 메커니즘 및 오류 처리에 대한 상호통신은 프로토콜을 통해 제어된다. 이에 대해 공지된 프로토콜은 CAN-프로토콜 또는 TTCAN-프로토콜 및 플렉스레이-프로토콜이며, 현재는 플렉스레이-프로토콜 설명서 V2.0에 기초한다. 플렉스레이는 신속하고 결정적이며 오류 허용식 버스 시스템, 특히 차량에 사용하기 위한 것이다. 플렉스레이-프로토콜은 시간-분할-다중-액세스(TDMA: Time-Division-Multiple-Access) 방식에 따라 작동하며, 통신 접속부에 대한 배타 적인 액세스를 갖는 고정된 시간 슬롯이 구송 요소들, 즉 가입자 또는 전송될 메시지에 할당된다. 이와 동일하게 TTCAN의 경우에도 사용된다. 시간 슬롯은 고정된 사이클 내에서 반복되며, 이로써 버스를 통해 메시지가 전송되는 시점이 정확하게 예측될 수 있고, 버스 액세스는 결정론적으로 이루어진다. 메시지 전송을 위한 대역폭을 버스 시스템에 대하여 최적으로 사용하기 위해, 플렉스레이는 사이클을 정적인 부분과 동적인 부분으로 분할한다. 고정된 시간 슬롯은 버스 사이클 초기에 정적인 부분에 위치한다. 동적인 부분에서 시간 슬롯은 동적으로 제공된다. 이제, 배타적인 버스 액세스는 각각 단지 짧은 시간, 소위 미니슬롯을 위해서만 가능하다. 미니슬롯 내에서 버스 액세스가 발생하는 경우에만 시간 슬롯이 필요한 시간만큼 연장된다. 이를 통해, 대역폭은 실제로 필요한 경우에만 사용된다. 이때, 플렉스레이는 초당 각각 최대 10MB의 데이터 속도를 갖는, 물리적으로 분리된 두 개의 회선을 통해 통신한다. 두 개의 채널은 물리적 층, 특히 OSI(Open System Architecture)의 층 모델에 상응한다. 이는 주로 메시지의 중복식 및 이를 통한 오류 허용식 전송에 사용되며, 상이한 메시지를 전송할 수 있으며, 이로써 데이터 속도는 두 배로 빨라질 수 있다. 그러나, 플렉스레이는 낮은 데이터 속도로도 작동될 수도 있다.

동기식 기능을 구현하고 두 개의 메시지들 간의 작은 간격을 통해 대역폭을 최적화하기 위해, 통신 네트워크에서 분할된 구성 요소, 즉 가입자는, 공동의 시간 기준, 소위 글로벌 시간을 필요로 한다. 시간 동기화를 위해 사이클의 정적인 부분에서 동기화 정보가 전송되며, 플렉스레이 설명서에 상응하는 특수한 알고리즘에 의해 구성 요소들의 로컬 시간은, 모든 로컬 시간이 글로벌 시간에 대하여 동기식으로 진행되도록 수정된다.

플렉스레이-네트워크 접점 또는 플렉스레이-가입자 또는 호스트는 가입자 프로세서, 즉 호스트 프로세서, 플렉스레이-컨트롤러 또는 통신 컨트롤러를 포함할 뿐만 아니라 버스 감시의 경우에 버스 감시자를 포함한다. 호스트 프로세서, 즉 가입자 포로세서는 플렉스레이-통신 컨트롤러를 통해 전송되는 데이터를 전달하고 처리한다. 플렉스레이-네트워크에서의 통신을 위해 메시지 또는 메시지 대상은 254 데이터 바이트까지 구성될 수 있다. 이러한 메시지 또는 메시지 대상을 물리적 층, 즉 통신 접속부와 호스트 프로세서 사이에 전송하기 위해, 통신 구성 요소, 특히 통신 컨트롤러가 사용된다.

본 발명의 목적은 데이터 보전(data integrity)이 보장되고 전송 속도가 최적화된 데이터 전송을 제어하는 것이다.

본 발명은 액세스 시에 데이터가 입력 또는 출력되는 메시지 메모리를 포함하는 통신 구성 요소의 메시지 관리자 및 메시지 메모리의 데이터에 대한 액세스의 제어 방법에 관한 것이다. 상기 메시지 메모리는 제1 버퍼 메모리 배열 및 제2 버퍼 메모리 배열과 접속되며, 데이터에 대한 액세스는 제1 및 제2 버퍼 메모리 배열을 통해 이루어지며, 바람직하게 메시지 관리자는 제1 버퍼 메모리 배열을 통해 메시지 메모리에 대한 액세스를 제어하는 적어도 하나의 제1 상태 기계 또는 유한 상태 기계를 포함하며, 메시지 관리자는 제2 버퍼 메모리 배열을 통해 액세스를 제어하는 적어도 하나의 제2 유한 상태 기계 또는 상태 기계를 포함하며, 적어도 하나의 제1 유한 상태 기계 및 적어도 하나의 제2 유한 상태 기계는 액세스 요청을 설정하며, 적어도 하나의 제1 및 제2 상태 기계 또는 유한 상태 기계에 상기 액세스 요청에 따라 메시지 메모리에 대한 액세스를 제공하는 제3 유한 상태 기계 또는 상태 기계를 포함한다.

즉, 본 발명은 메시지 메모리, 즉 메시지-RAM과 입력 및 출력 버퍼 사이뿐만 아니라 메시지 메모리와 통신 버스에 대한 송신 및 수신 유닛 사이의 데이터 전송을 위한 방법 및 장치를 제공함으로써, 저장될 메시지의 요청된 데이터 보전 및 높은 전송 속도를 보장하는 것이다.

바람직하게, 데이터는 제1 버퍼 메모리 배열을 통해 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로에서 전송되며, 제1 버퍼 메모리 배열은 제1 데이터 경로를 위해 제1 버퍼 메모리를 그리고 제2 데이터 경로를 위해 제2 버퍼 메모리를 포함하며, 각각의 데이터 경로에는 각각 하나의 제1 상태 기계 또는 유한 상태 기계가 제공됨으로써, 제1 버퍼 메모리 배열을 위해 두 개의 상태 기계들이 제공되며, 두 개의 제1 상태 기계들 또는 유한 상태 기계들 각각은 각각 하나의 버퍼 메모리를 통해 메시지 메모리에 대한 액세스를 제어한다.

바람직하게, 데이터가 사전 설정 가능한 사이클 기간에 전송되는 사이클 수단이 제공되며, 제3 상태 기계 또는 유한 상태 기계는 순차적으로 상응하는 사이클 기간의 액세스 배열에 따라 각각의 제1 유한 상태 기계 및 제2 유한 상태 기계(501)에 제공된다.

바람직하게, 전체적인 액세스 시간은 동시적 액세스 배열의 수에 따라 제3 유한 상태 기계에 의한 수에 상응하게 균일하게 분배되며, 사이클 기간이 분배된 유한 상태 기계, 즉 상태 기계 당 동시에 항상 하나의 액세스 요청만 허용된다.

기술되는 방법 및 기술되는 메시지 관리자뿐만 아니라 이러한 메시지 관리자를 포함하는 상응하는 통신 구성 요소에 의해, 호스트-CPU의 액세스 기간 동안 선택된 메시지 대상은 가입자에 의해 예를 들어 플렉스레이-버스, 즉 물리적 층에서 데이터 교환의 두 채널에 대한 데이터 교환 시에 차단되지 않으면서, 호스트-CPU는 각각 임의의 메시지 대상, 즉 각각 임의의 메시지의 진행되는 작동 중에 메시지 메모리에서 판독될 수 있거나 기록될 수 있다.

다른 장점 및 바람직한 실시예는 이하의 상세한 설명과 청구범위의 특징부에 제시된다.

도1은 통신 구성 요소 및 이의 물리적 층에의 연결부, 즉 통신 접속부 및 통신 가입자 또는 호스트 가입자를 도시하는 개략도이다.

도2는 특수한 실시예에서 도1의 통신 구성 요소 및 이들의 연결을 도시한 상세도이다.

도3은 메시지 메모리의 구조를 도시한 도면이다.

도4 내지 도6은 가입자로부터 메시지 메모리 방향으로 데이터 액세스의 아키텍쳐 및 프로세스를 도시한 개략도이다.

도7 내지 도9는 메시지 메모리로부터 가입자 방향으로 데이터 액세스의 아키 텍쳐 및 프로세스를 도시한 개략도이다.

도10은 메시지 관리자 및 그 안에 포함된 유한 상태 기계를 도시한 개략도이다.

도11은 통신 구성 요소의 구성 부품뿐만 아니라, 가입자 및 메시지 관리자를 통해 제어된 상응하는 데이터 경로를 다시 한번 도시하는 개략도이다.

도12는 도11에서의 데이터 경로에 관한 액세스 분배를 도시한 도면이다.

이하, 본 발명은 실시예를 사용하여 더욱 상세히 설명된다.

도1에는 플렉스레이-통신 접속부(101), 즉 플렉스레이의 물리 계층에 가입자 또는 호스트(102)를 연결하기 위한 플렉스레이-통신 구성 요소(100)가 개략적으로 도시된다. 또한 플렉스레이-통신 구성 요소(100)는 가입자 또는 가입자 프로세서(102)와의 접속부(107)를 통해, 그리고 통신 접속부(101)와의 접속부(106)를 통해 접속된다. 한편으로는 전송 시간에 관련되고 다른 한편으로는 데이터 보전에 관련된 문제 없는 연결을 위해 플렉스레이-통신 구성 요소에는 대체로 세 개의 배열들이 개략적으로 구분된다. 이때 제1 배열(105)은 전송될 메시지의 적어도 일부분의 저장을 위해, 특히 중간 저장을 위해 사용된다. 가입자(102)와 이러한 제1 배열(105) 사이에는 접속부(107 및 108)를 거쳐 제2 배열(104)이 접속된다. 마찬가지로 가입자(101)와 제1 배열(105) 사이에는 접속부(106 및 109)를 거쳐 제3 배열(103)가 접속되며, 이를 통해 매우 가변적인 데이터의 입력 및 출력이 메시지, 특히 제1 배열(105) 내에서 또는 제1 배열로부터의 플렉스레이-메시지의 부분으로서 최적의 속도에서 데이터 보전의 보장을 달성할 수 있다.

도2는 바람직한 실시 형태에서의 이러한 통신 구성 요소(100)를 다시 한번 상세히 도시한다. 역시 각각의 연결부(106 내지 109)가 상세히 도시된다. 제2 배열(104)은 입력 버퍼 메모리 또는 인풋 버퍼 메모리(201; Input Buffer IBF), 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202; Output Buffer OBF) 및 두 개의 부품(203, 204)으로 구성된 하나의 인터페이스를 포함하며, 하나의 부품 구성 요소(203)는 가입자와 무관하며, 제2 부품 구성 요소(204)는 가입자에 특정된다. 가입자 특성의 부품 구성 요소(204; Customer CPU Interface CIF)는 가입자 특성의 호스트-CPU(102), 즉 플렉스레이-통신 구성 요소를 갖는 고객에 특정된 가입자를 연결한다. 또한 양방향 데이터 회선(216), 어드레스 회선(217) 및 제어 입력부(218)가 제공된다. 또한 219를 통해 인터럽트- 또는 중단-출력부가 제공된다. 가입자 특성의 부품 구성 요소(204)는 가입자와 무관한 부품 구성 요소(203; Generic CPU Interface, GIF)와 연결되며, 즉 플렉스레이-통신 구성 요소 또는 플렉스레이-IP-모듈은 일반적인, 또한 보편적인 CPU-인터페이스를 처리하며, 이러한 CPU-인터페이스에 상응하는 가입자 특성의 부품 구성 요소, 즉 고객 CPU 인터페이스 CIF를 통해 많은 수의, 상이한, 고객 특성의 호스트-CPU들이 연결된다. 이를 통해, 가입자에 따라 단지 부품 구성 요소(204)만이 다양화되어야 하며, 이는 확실한 비용 절감을 의미한다.

입력 버퍼 메모리 또는 인풋 버퍼 메모리(201) 및 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202)는 메모리 구성 요소 또는 분할된 메모리 구성 요소 내에 형성될 수 있다. 이때, 메시지의 중간 저장 장치를 위한 입력 버퍼 메모리는 메시지 메모리(200)를 전송하기 위해 제공된다. 입력 버퍼 구성 요소는 바람직하게는, 각각 하나의 헤드 세그먼트로 구성된 두 개의 완전한 메시지를, 특히 설정 데이터 및 데이터 세그먼트 또는 패이로드 세그먼트를 통해 저장할 수 있도록 형성된다. 이때, 입력 버퍼 메모리는 두 개의 부품(부분 버퍼 메모리 및 섀도우 메모리)으로 형성되며, 이에 따라 입력 버퍼 메모리의 두 개의 부분의 교차적인 기록을 통해 또는 인터페이스 교체를 통해 가입자-CPU(102)와 메시지 메모리(200) 간의 전송이 가속된다. 또한 메시지의 중간 저장 장치를 위한 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(Output-Buffer OBF)는 사용자-CPU(102)에 대한 메시지 메모리(200)의 전송을 위해 제공된다. 또한 출력 버퍼(202)는, 특히 설정 데이터 및 데이터 세그먼트, 즉 패이로드 세그먼트를 갖는 헤드 세그먼트로 구성된 두 개의 완전한 메시지가 저장될 수 있도록 형성된다. 또한 출력 버퍼 메모리(202)는 두 개의 부분, 부분 버퍼 메모리 및 섀도우 메모리로 분할되며, 이에 따라 여기서도 또한 두 개의 부분들의 교차적인 판독을 통해, 또는 인터페이스 교차를 통해 가입자-CPU 또는 호스트-CPU(102)와 메시지 메모리(200) 간의 전송이 가속된다. 블록(201 내지 204)들로 구성된 이러한 제2 배열(104)은 도시된 것처럼 제1 배열(105)과 연결된다.

배열(105)은 메시지 관리자(200; 메시지 처리기 MHD)와 메시지 저장기(300; 메시지 RAM)로 구성된다. 메시지 관리자는 입력 버퍼 메모리(201) 및 출력 버퍼 메모리(202)와 메시지 메모리(300) 사이의 데이터 전송을 제어 또는 조절한다. 메시지 관리자는 동일한 방식으로 제3 배열(103)을 통해 다른 방향에서 데이터 전송을 제어 또는 조절한다. 메시지 메모리는 바람직하게는 단일 포트화된 램으로서 실행된다. 이러한 램-메모리는 메시지 또는 메시지 대상, 즉 실제 데이터를 구성- 및 상태 데이터와 함께 저장한다. 메시지 메모리(300)의 정확한 구조는 도3에 더 상세히 설명된다.

제3 배열(103)은 블록(205 내지 208)들로 구성된다. 플렉스레이 물리 계층의 두 개의 채널에 상응하여 이러한 배열(103)은 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로로 분할된다. 이는, 수신(RxA) 및 송신(TxA)용 채널(A, RxA 및 TxA)과 채널(B, RxB, TxB)을 위한 두 개의 데이터 방향이 도시된 접속(213 및 214)을 통해 명확해진다. 접속(215)을 통해 선택적인 양방향의 제어 입력부가 표시된다. 제3 배열(103)은 채널(B)용 제1 버퍼 메모리(205) 및 채널(A)용 제2 버퍼 메모리(206)를 통해 접속된다. 이러한 두 개의 버퍼 메모리(일시적인 버퍼 램: 램 A 및 램 B)는 제1 배열(105)로부터, 또는 제1 배열(105)로의 데이터 전송을 위한 중간 메모리로서 사용된다. 두 개의 채널에 상응하여 이러한 두 개의 버퍼 메모리(205 및 206)는 송수신-시프트 레지스터와 플렉스레이 프로토콜 유한 상태 기계로 구성된 플렉스레이-프로토콜-제어기 또는 버스 프로토콜-제어기를 포함하는 각각 하나의 인터페이스 요소(207 및 208)와 접속된다. 두 개의 버퍼 메모리(205 및 206)는 이를 통해 레지스터 요소 또는 플렉스레이 프로토콜 콘트롤러(207 및 208)의 시프트 레지스터와 메시지 메모리(300) 사이의 중간 메모리로서 사용된다. 또한 이때 바람직한 방법으로 각각의 버퍼 메모리(205 또는 206)를 통해, 데이터 영역들, 즉 페이로드 세그먼트 또는 두 개의 플렉스레이-메시지의 데이터 세그먼트가 저장된다.

또한, 플렉스레이에서 글로벌 시간 형태, 즉 마이크로 시간(μT) 및 마크로 시간(MT)을 표시하기 위해 사용되는 글로벌 시간 유닛(Global Time Unit; GTU)이 통신 구성 요소(100)에 도면부호(209)로 도시된다. 또한, 글로벌 시간 유닛(209)을 통해 사이클 카운터의 오류 허용 시간 동기화와 시간 경과에 대한 컨트롤이 플렉스레이의 정적 및 동적 세그먼트에서 제어된다.

블록(210)에 의해 플렉스레이-통신 제어기의 작동 모드를 조절하고 제어하는 통합적인 시스템 제어(System Universal Control SUC)가 표시된다. 웨이크업(wakeup), 스타트업(Startup), 재적분, 또는 적분, 일반 연산(normal operation), 수동 연산(passive operation) 등이 이에 포함된다.

블록(211)은 플렉스레이-프로토콜 설명서 v2.0에 설명된 것처럼, 네트워크 및 오류 관리(Network- and Error Management NEM)을 나타낸다. 마지막으로, 블록(212)은 상태- 및 오류 중단 플래그(status and error interrupt flags)를 관리하고, 가입자-CPU(102)으로의 중단 출력(219)을 제어 및 조절하는 인터럽트 제어(interrupt Control INT)을 나타낸다. 그 외에, 블록(212)은 시간 중단 또는 타이머 인터럽트(timer interrupt)를 생성하기 위한 절대적이고 비교적인 타이머를 포함한다.

플렉스레이-네트워크에서의 통신을 위해, 메시지 대상 또는 메시지(Message buffer)가 254 데이터 바이트까지 구성될 수 있다. 메시지 메모리(300)는 특히, 예를 들어 최대 64 메시지 대상까지 저장할 수 있는 메시지-램-저장기(message RAM)이다. 메시지의 처리 또는 관리에 직접 관련된 모든 기능들이 메시지 관리자 또는 메시지 관리자(200)에 구현된다. 이는, 예를 들어 수락 필터링, 두 개의 플렉스레이-프로토콜-제어기-블록(207 및 208)과 메시지 메모리(300) 사이의 메시지 전송, 즉 메시지 램 및 송신 순서의 제어 및 구성 데이터 또는 상태 데이터의 준비 등이다.

외부 CPU , 즉 가입자 프로세서(102)의 외부 프로세서는 가입자 인터페이스를 통해, 가입자 특정적인 부분(204)과 함께 플렉스레이-통신 구성 요소의 레지스터를 직접 액세스할 수 있다. 한편, 다수의 레지스터가 사용된다. 플렉스레이 프로토콜 제어기, 즉 레지스터 요소(207 및 208), 메시지 관리자(200; meaasge handler MHD), 글로벌 시간 단위(209; global time unit GTU), 통합 시스템 제어기(210; system universal controller SUC), 네트워크- 및 오류 관리 유닛(211; network and error management unit NEM), 인터럽트 제어기(212; interrupt controller INT) 및 메시지 램에 대한 액세스, 즉 메시지 메모리(300) 등을 구성하고, 제어하며 상응하는 상태를 표시하기 위해, 이러한 레지스터가 사용된다. 적어도 이러한 레지스터에 대하여 도4 내지 도6 및 도7 내지 도9에서 다시 한번 상세하게 설명된다. 상기 설명된 본 발명에 따른 플렉스레이-통신 구성 요소는 플렉스레이 설명서 v2.0의 간단한 구현을 가능케 하며, 이를 통해, 간단한 주문형 반도체(ASIC) 또는 상응하는 플렉스레이-기능성을 갖는 마이크로 제어기가 생성될 수 있다.

도3에는 메시지 메모리(300)의 분할이 상세히 설명된다. 플렉스레이-프로토콜 세부사항에 따라 요구된 플렉스레이-통신 컨트롤러의 기능성을 위해, 송신될 메시지(Transmit Buffer)의 초기화 및 오류 없이 수신된 메시지(Receive Buffer)의 저장을 위한 메시지 메모리가 필요하다. 플렉스레이-프로토콜은 0 내지 254 바이트의 데이터 영역, 즉 패이로드-영역을 갖는 메시지를 허용한다. 도2에서와 같이 메시지 메모리는 플렉스레이-통신 구성 요소(100)를 도시한다. 다음에 설명된 방법 및 상응하는 메시지 메모리는 특히 랜덤 액세스 메모리(RAM)를 사용하여, 송신될 메시지 및 수신된 메시지의 저장을 설명하며, 본 발명에 따른 메커니즘을 통해 미리 주어진 크기의 메시지 메모리 내에 일정치 않은 개수의 메시지를 저장하는 것이 가능하다. 한편, 저장 가능한 메모리의 수는 개별적인 메시지의 데이터 영역의 크기에 따르며, 이로써 한편으로는 메시지의 데이터 영역의 크기를 제한하지 않고도 필요한 메모리의 크기가 최소화될 수 있고, 다른 한편으로는 메모리가 최적으로 사용될 수 있다. 다음에서 플렉스레이 통신 컨트롤러를 위해, 특히 RAM에 기초한 메시지 메모리의 이러한 가변적인 분할이 상세히 설명되어야 한다.

실행되는 경우에, 예를 들어 n 비트, 즉 8, 16, 32 등의 고정된 워드 크기 및 m 워드의 소정의 메모리 깊이를 갖는 메시지 메모리가 제공된다(m, n은 자연수이다). 한편, 메시지 메모리(300)는 헤더 세그먼트 또는 헤드 세그먼트(HS) 및 데이터 세그먼트(DS; Payload Section, Payload Segment)인 두 개의 세그먼트로 분할된다. 이로써 하나의 메시지에 하나의 헤더 영역(HB) 및 하나의 데이터 영역(DB)이 할당된다. 메시지(0, 1 내지 k(k는 자연수))용으로 헤더 영역 또는 헤드 영 역(HB0, HB1, 내지 HBK) 및 데이터 영역(DB0, DB1 내지DBk)이 할당된다. 메시지 내에서 제1 데이터와 제2 데이터가 구분되며, 제1 데이터는 플렉스레이 메시지에 따른 구성 데이터 및/또는 상태 데이터에 상응하고, 각각은 헤더 영역(DB0, DB1, DBk) 내에 저장된다. 실제 데이터에 상응하고, 전송되어야 할 제2 데이터는 데이터 영역(DB0, DB1, DBk) 내에 상응하게 저장된다. 이를 통해, 제1 데이터용으로 하나의 메시지에 하나의 제1 데이터 크기(Bit, Byte 또는 메모리 워드로 측정됨) 및 메시지의 제2 데이터용으로 제2 데이터 크기(역시 Bit, Byte 또는 메모리 워드로 측정됨)가 생성되며, 메시지에 해당하는 제2 데이터 크기는 상이할 수 있다. 헤드 세그먼트(HS)와 데이터 세그먼트(DS) 간의 분할은 메시지 메모리(300) 내에서 가변적이며, 즉 이들 영역 간에 소정의 경계는 존재하지 않는다. 헤드 세그먼트(HS)와 데이터 세그먼트(DS) 간의 분할은 본 발명에 따라 메시지의 개수(k) 및 제2 데이터 크기, 즉 실제 데이터의 크기, 메시지 또는 모든 k개의 메시지에 의존한다. 특수한 형태에서 각각의 헤드 영역(HB0, HB1 내지 HBk)에 고정된 수의 메모 리 워드, 여기서는 두 개의 메모리 워드가 배열되며, 이로써 항상 하나의 구성 데이터(KD0, KD1, ..., KDk)와 하나의 표시 요소(DP0, DP1, ..., DPk)가 함께 헤더 영역(HB)에 저장된다. 저장될 메시지의 개수(k)에 따른 크기 또는 제1 데이터 크기, 헤더 영역(HB)을 갖는 이러한 헤드 세그먼트(HS)에 데이터 세그먼트(DS)가 실제 메시지(D0, D1 내지 Dk)를 저장하기 위해 접속된다. 이러한 데이터 세그먼트(또는 데이터 구역; DS)는 데이터 크기 내에 저장된 메시지 데이터의 각각의 데이터 크기에 따르며, 한편 예를 들어 DB0 내에는 6개의 워드, DB1 내에는 하나의 워 드 및 DBk 내에는 2개의 워드가 저장된다. 따라서 각각의 표시 요소(DP0, DP1 내지 DPk)들은 항상 초기에 각각의 데이터 영역(DB0, DB1 내지 DBk)의 시작 어드레스를 표시하며, 그 영역 내에 각각의 메시지(0, 1 내지 k)의 데이터(D0, D1 내지 Dk)가 저장된다. 이를 통해 메시지 메모리의 분할은 헤드 세그먼트(HS)와 데이터 세그먼트(DS) 사이에서 가변적이고 자체 메시지의 개수 및 메시지 각각의 데이터 크기 및 이를 통한 전체적인 제2 데이터 크기에 의존한다. 적은 수의 메시지가 구성되는 경우, 헤드 세그먼트는 작아지고 메시지 메모리 내에서 자유로워지는 영역은 데이터를 저장하기 위해 데이터 세그먼트(DS)에 대해 추가 부분으로서 사용될 수 있다. 이러한 가변성을 통해 최적의 메모리 사용이 보장될 수 있으며, 따라서 작은 메모리도 또한 사용될 수 있다. 자유 데이터 세그먼트(FDS), 특히 그 크기는 저장된 메시지 개수(k)의 조합 및 메시지 각각의 제2 데이터 크기에 의존하며, 이로써 최소화되고 결국에는 0이 될 수 있다.

표시 요소의 사용 외에, 제1 및 제2 데이터, 즉 구성 데이터(KD0, KD1, ..., KDk) 및 실제 데이터(D=, D1, ..., Dk)는 허용된 순서로 저장되며, 이로써 헤드 세그먼트(HS) 내에서의 헤드 영역(HB0 내지 HBk)의 순서 및 데이터 세그먼트(DS) 내에서의 데이터 영역(DB0 내지 DBk)의 순서는 각각 동일하다. 경우에 따라서는 표시 요소가 제외될 수도 있다.

특수한 형태에 있어서, 메시지 메모리에 오류 인식 생성기, 특히 패리티-비트-생성기-요소 및 오류 인식 검사기, 특히 패리티-비트-검사-요소가 배열되며, HS 및 DS에서의 저장된 데이터의 정확성을 보장하기 위하여, 그 내부에 각 메모리 워 드 또는 영역(HB 및/또는 DB) 당 하나의 검사합이 특히 패리티-비트로서 저장될 수 있다. 다른 제어 식별자, 즉 순환 잉여 검사(CRC: Cycle Redundancy Check) 또는 오류 코드 정정(ECC: Error Code Correction)과 같은 우선적인 식별자들을 고려해 볼 수 있다. 이를 통해 메시지 메모리의 정해진 분할에 대하여 다음과 같은 장점들이 주어진다.

프로그래밍 시, 가입자는 작은 데이터 영역에 다수의 메시지 또는 큰 데이터 영역에 소수의 메시지를 사용하고자 하는지를 결정할 수 있다. 상이하게 큰 데이터 영역을 갖는 메시지를 구성하는 경우, 기존의 메모리 영역은 최적으로 사용된다. 가입자는 데이터 메모리 영역을 상이한 메시지를 위해 공통적으로 사용할 수 있다.

통신 컨트롤러를 통합된 회로에 실행시키는 경우에, 통신 콘트롤러의 다른 기능을 변경시키지 않고 사용된 메모리의 메모리 깊이를 조절함으로써 메시지 메모리의 크기가 용도의 필요에 알맞게 적용될 수 있다.

또한 도4 내지 도6 및 도7 내지 도9를 통해 호스트-CPU-액세스, 즉 구성 데이터 또는 상태 데이터 및 버퍼 메모리 배열(201 및 202)에 대한 실제 데이터에 대한 판독 및 기록이 더욱 상세히 설명된다. 한편, 데이터 무결성이 보장될 수 있고 동시에 높은 전송 속도가 보장되는 방식으로 데이터 전송을 분리하는 것이 목적이다. 이러한 과정들의 제어는 나중에 도10, 도11 및 도12에서 더 상세히 설명되는 메시지 관리자(200)를 통해 수행된다.

그 다음 가입자 CPU(102)의 호스트-CPU를 통해 입력 버퍼 메모리(201)를 거 쳐 메시지 메모리로의 기록 액세스가 도4, 도5 및 도6에서 더욱 상세히 설명된다. 또한, 도4는 통신 구성 요소(100)를 다시 한번 도시하며, 명확성의 이유 때문에 여기서는 단지 통신 구성 요소(100)의 관련된 부품들만 도시된다. 이는, 한편으로는 작동들을 제어할 책임이 있는 메시지 관리자(200) 및 도시된 바와 같이 통신 구성 요소(100)에서 메시지 관리자(200) 외부에 위치될 수 있으나, 또한 메시지 관리자(200) 자체 내에 포함될 수도 있는 두 개의 제어 레지스터(403 및 404)이다. 한편, 403은 입력-요청 레지스터(입력 버퍼 명령 요청 레지스터)를 나타내고 404는 입력 마스크 레지스터(입력 버퍼 명령 마스크 레지스터)를 나타낸다. 메시지 메모리(300: 메시지 RAM)에 대한 호스트-CPU(102)의 기록 액세스는 중간 접속된 입력 버퍼 메모리(201: 입력 버퍼)를 거쳐 발생한다. 이러한 입력 버퍼 메모리(201)는 분할되거나 두 배, 즉 부분 버퍼 메모리(400)와 부분 버퍼 메모리에 속하는 섀도우 메모리(401)로서 나타난다. 이를 통해, 다음에 설명되는 바와 같이 메시지 또는 메시지 대상으로의 호스트-CPU(102)의 연속적인 액세스는 메시지 메모리(300)의 각각의 데이터를 발생시킬 수 있으며, 이를 통해 데이터 무결성 및 가속화된 전송이 보장될 수 있다. 액세스의 제어는 입력-요청 레지스터(403)와 입력-마스크 레지스터(404)를 통해 발생한다. 레지스터(403)에는 각각의 비트 위치가 예를 들어 32 비트의 폭에 대해 0 내지 31의 숫자를 통해 403에 도시된다. 레지스터(404)와 404에서의 0 내지 31의 비트 위치에 대해서도 동일하게 적용된다.

본 발명에 따라, 예를 들어 레지스터(403)의 0 내지 5, 15, 16 내지 21, 31의 비트 위치는 작동 제어에 따라 특수한 기능을 포함한다. 이렇게 레지스터(403) 의 0 내지 5의 비트 위치 내에 식별자(입력 버퍼 요청 호스트: IBRH(Input Buffer Request Host)가 메시지 식별자로서 입력될 수 있다. 마찬가지로, 403의 비트 위치(15)에 IBSYH, 그리고 403의 레지스터 기억 장소(31)에 IBSYS가 액세스 식별자로서 입력된다. 또한 레지스터(404)의 0 내지 2의 장소에서도 뚜렷하게 나타나며, 0과 1에서는 로드 헤더 영역 호스트(LHSH: Load Header Section Host)와 로드 데이터 영역 호스트(LDSH: Load Data Section Host)를 통해 추가 식별자가 데이터 식별자로서 입력된다. 이러한 데이터 식별자는 여기서 가장 간단한 형태, 즉 각각 1 비트로서 형성된다. 레지스터(404)의 비트 위치(2)에는 세트 전송 X 요청 호스트(STXRH: Set Transmission X Request Host)를 통해 시작 식별자가 입력된다. 또한, 기록 액세스의 작동은 입력 버퍼를 통해 메시지 메모리 상에 기록된다.

호스트-CPU(102)는 입력 버퍼 메모리(201)에 전송될 메시지의 데이터를 기록한다. 호스트-CPU(102)는 단지 메시지 메모리의 헤더 세그먼트(HS)에 대한 메시지의 구성- 및 헤더 세그먼트 데이터(KD)만 기록할 수 있거나, 메시지 메모리의 데이터 세그먼트(DS)에 대한 메시지의 전송될 본래 데이터(D)만 기록할 수 있거나, 이들 둘 다를 기록할 수 있다. 메시지의 어떤 부분이 구성 데이터 및/또는 고유 데이터를 전송해야 하는지는 입력-마스크 레지스터(404)에서 특정한 데이터 식별자(LHSH 및 LDSH)에 의해 결정된다. 헤더 데이터, 즉 구성 데이터(KD)가 전송되어야 하는지의 여부는 LHSH(Load Header Section Host)에 의해 결정되고, 데이터(D)가 전송되어야 하는지의 여부는 LDSH(Load Data Section Host)에 의해 결정된다. 이러써 입력 버퍼 메모리(201)가 버퍼 메모리(400)의 부품 및 이에 귀속되는 섀도 우 메모리(401)를 갖는 두개의 부품으로 구성되고 교호 액세스가 이루어져야 하며, 이는 LHSH 및 LDSH에 대한 대응부로서 두 개의 다른 데이터 식별 영역이 제공되며, 이들 식별 영역은 섀도우 메모리(401)와 관련된다. 레지스터(404)의 비트 위치(16 및 17)에서 이러한 데이터 식별자들은 LHSS(Load Header Section Shadow) 및 LDSS(Load Data Section Shadow)로 표시된다. 따라서, 이들에 의해 섀도우 메모리(401)와 관련된 전송 과정이 제어된다.

시작 비트 또는 시작 식별자(STXRH: Set Transmission X Request Host)가 입력-마스크 레지스터(404)의 비트 위치(2)에 사용되는 경우, 각각 전송될 구성 데이터 및/또는 본래 데이터의 메시지 메모리(300)로의 전송이 이루어진 후 상응하는 메시지 대상에 대한 전송 요청이 자동적으로 사용된다. 즉, 전송되는 메시지 대상의 자동적인 송신은 상기 시작 식별자(STXRH)에 의해 제어되며, 특히 시작된다.

이에 상응하게 섀도우 메모리에 대한 대응부는, 예를 들어 입력 마스크 레지스터(404)의 비트 위치(18)에 포함되고, 또한 가장 간단한 경우 하나의 비트로서 구성된 시작 식별자(STXRH: Set Transmission X Request Host)이다. STXRS의 기능은 셰도우 메모리(1)와 관련하여 STXRH의 기능과 유사하다.

호스트-CPU(102)가 메시지 식별자를, 특히 입력 버퍼 메모리(201)의 데이터가 전송되어야 하는 메시지 메모리(300)에서 메시지 대상의 번호를 입력-요청 레지스터(403)의 비트 위치 0 내지 5에서 IBRH 이후에 기록하는 경우, 입력 버퍼 메모리(201)의 부품 버퍼 메모리(400) 및 해당되는 섀도우 메모리(401)가 교환되거나, 반원형 화살표로 표시된 바와 같이 각각의 액세스는 호스트-CPU(102) 및 메시지 메 모리(300)로부터 두 개의 부분 메모리(400 및 401)로 교환된다. 또한, 예를 들어 데이터 전송기은 메시지 메모리(300)에의 데이터 전송을 시작한다. 메시지 메모리(300)에의 데이터 전송은 섀도우 메모리(401)로부터 자체적으로 이루어진다. 동시에 레지스터 영역(IBRH 및 IBRS)이 교환된다. 또한, LHSS 및 LDSS에 대해 LHSH 및 LDSH가 교환된다. 동일하게 STXRH는 STXRS로 교환된다. 따라서, IBRS는 메시지의 식별자, 즉 전송을 위한 메시지 대상의 번호를 표시하고, 즉 섀도우 메모리(401)로부터 전송기가 작동하거나, 어떤 메시지 대상이, 즉 메시지 메모리 내에서 어느 영역이 마지막 데이터(KD 및/또는 D)로서 섀도우 메모리(401)로부터 수득되는지를 표시한다. 입력-요청 레지스터(403)의 비트 위치(31)에서 식별자(여기서도 다시 예를 들어 1 비트) IBSYS(Input Buffer Busy Shadow)에 의해 섀도우 메모리(401)의 분할을 포함하는 전송이 이루어졌는지의 여부가 표시된다. 따라서, 예를 들어 IBSYS=1에서 섀도우 메모리(401)로부터는 직선으로 전송되고 IBSYS=0에서는 전송되지 않는다. 이러한 비트 IBSYS는 예를 들어 IBRH, 즉 비트 위치 0 내지 5의 기록에 의해 레지스터(403)에 사용되어, 섀도우 메모리(401)와 메시지 메모리(300) 사이에 전송이 이루어지는 것을 표시한다. 이러한 메시지 메모리(300)에의 데이터 전송이 종결된 후 IBSYS는 다시 복귀된다.

섀도우 메모리(401)로부터 데이터 전송이 직접 진행되는 동안, 호스트-CPU(102)는 입력 버퍼 메모리 또는 부분 버퍼 메모리(400)에 전송될 메시지를 우선 기록할 수 있다. 예를 들어 레지스터(403)의 비트 위치(15)에서 다른 액세스 식별자(IBSYH: Input Buffer Busy Host)의 도움으로, 식별자는 더욱 정교해질 수 있다. 호스트-CPU(102)가 IBRH, 즉 레지스터(403)의 비트 위치 0 내지 5를 기록하는 경우, 섀도우 메모리(401)와 메시지 메모리(300) 사이의 전송이 진행되는 동안, 즉 IBSYS=1인 동안, IBSYH는 입력-요청 레지스터(403)에 사용된다. 진행중인 전송이 완료되자마자, 요청된 전송(STXRH에 의한 요청은 상술된 내용 참조)이 시작되고 비트(IBSYH)가 복귀된다. 비트(IBSYS)는 데이터가 메시지 메모리에 전송되는 것을 표시하기 위해 전체 시간 동안 사용된다. 또한, 모든 실시예의 사용된 모든 비트들은 하나 이상의 비트를 갖는 식별자로서 구성될 수 있다. 1-비트 방식은 메모리 효율성 및 처리 효율성으로 인해 유리하다.

이렇게 기록된 기구는, 호스트-CPU(102)가 헤더 영역(HB) 및 데이터 영역(DB)으로 이루어진, 메시지 메모리에 존재하는 메시지 대상 내로 연속적으로 데이터를 전송하는 것을 허용하는데, 이는 입력 버퍼 메모리에 대한 호스트-CPU(102)의 액세스 속도가 플렉스레이-IP-모듈의, 즉 통신 구성 요소(100)의 내부 데이터 전송율 보다 작거나 동일한 것을 전제 조건으로 한다.

도7, 도8 및 도9에는 출력 버퍼 메모리 또는 아웃풋 버퍼 메모리(202)를 거쳐 호스트-CPU 또는 가입자-CPU(102)에 의해 메시지 메모리(300)에 대한 판독 액세스가 더욱 상세히 도시된다. 이를 위해 도7에는 통신 구성 요소(100)가 다시 한 번 도시되며, 개괄적인 도시를 위해 여기서도 통신 구성 요소(100)의 관련 부분들만 도시된다. 통신 구성 요소에는 한편으로는 과정을 제어하기 위한 메시지 관리자(200)와, 도시된 바와 같이 통신 구성 요소(100) 내에서 메시지 관리자(300)의 외부에 제공될 수 있는 두 개의 제어 레지스터(703 및 704)와, 메시지 관리자(200) 자체가 포함될 수 있다. 도면 부호 703은 출력-요청 레지스터(Output Buffer Command Mask Register)를 표시하고 704는 출력-마스크 레지스터(Output Buffer Command Mask Register)를 표시한다. 또한, 메시지 메모리(300)에 대한 호스트-CPU(102)의 판독 액세스는 중간 접속된 출력 버퍼 메모리(202 Output Buffer)를 거쳐 이루어진다. 또한, 상기 출력 버퍼 메모리(202)는 분할되거나 이중으로 구성되며, 부분 버퍼 메모리(701) 및 상기 부분 버퍼 메모리에 포함되는 섀도우 메모리(700)로서 구성된다. 따라서, 여기서도 이후에 기술되는 바와 같이 메시지 또는 메시지 대상에 대한 호스트-CPU(102)의 연속적인 액세스는 메시지 메모리(300)의 각각의 데이터에 대해 이루어질 수 있으며, 이로써 메시지 메모리로부터 호스트로의 반대 방향으로 데이터 보전 및 가속된 전송이 보장된다. 액세스의 제어는 출력-요청 레지스터(703) 및 입력 마스크 레지스터(704)를 거쳐 이루어진다. 또한, 레지스터(703)에서 숫자 0 내지 31을 사용하여 각각의 비트 위치가 도시되며, 여기서는 예를 들어 32비트의 폭에 대해 도면 부호 703으로 표시된다. 도면 부호 704에서 레지스터(704) 및 비트 위치 0 내지 31에 대해서도 동일하게 적용된다.

본 발명에 따라 판독 액세스 과정의 제어와 관련하여 예를 들어 레지스터(703)의 비트 위치 0 내지 5, 8 및 9, 15 및 16 내지 21는 특별한 기능을 포함한다. 레지스터(703)의 비트 위치 0 내지 5에서 식별자(OBRS: Output Buffer Request Shadow)는 메시지 식별자로서 등록될 수 있다. 마찬가지로 레지스터(703)의 비트 위치 16 내지 21에 식별자(OBRH: Output Buffer Request Host)가 등록될 수 있다. 액세스 식별자로서 레지스터(703)의 비트 위치 15에 식별자(OBSYS: Ourput Buffer Busy Shadow)가 등록될 수 있다. 또한, 출력-마스트 레지스터(704)의 위치 0 및 1이 표시되며, 비트 위치 0 및 1에서 RDSS(Read Data Section Shadow) 및 RHSS(Read Header Section Shadow)를 사용하여 다른 식별자가 데이터 식별자로서 등록된다. 다른 데이터 식별자는 예를 들어 비트 위치 16 및 17에서 RDSH(Read Data Section Host) 및 RHSH(Read Header Section Host)를 갖는다. 또한, 이러한 데이터 식별자들도 예를 들어 가장 간단한 형태로, 즉 각각 하나의 비트로서 구성된다. 레지스터(703)의 비트 위치 9에 시작 식별자(REQ)가 등록된다. 또한, 예를 들어 레지스터 (703)의 비트 위치 8에 등록되는 전환 식별자(VIEW)가 제공된다.

호스트-CPU(102)는 메시지 메모리로부터 메시지 대상의 데이터를 요청하며, 목적하는 메시지의 식별자, 즉 특히 목적하는 메시지 대상의 번호를 OBRS에 따라, 즉 레지스터(703)의 비트 위치 0 내지 5에 기록한다. 또한, 호스트-CPU는 반대 방향에서와 같이 헤더 영역으로부터 메시지의 상태-, 구성- 및 헤더 데이터(KD)만을 또는 데이터 영역으로부터 메시지의 본래 전송될 데이터(D)만을 판독하거나 이들 둘 다를 판독할 수 있다. 헤더 영역 및/또는 데이터 영역으로부터 데이터의 어느 부분이 전송되어야 하는 지에 대해서는 방대 방향과 비교할 수 있는 바와 같이 RHSS 및 RDSS에 의해 결정된다. 즉 RHSS는 헤더 데이터가 판독되어야 하는 지의 여부를 제공하고 RDSS는 본래 데이터가 판독되어야 하는 지의 여부를 제공한다.

시작 식별자는 메시지를 섀도우 메모리(700)로 전송시키기 시작하는데 사용된다. 즉, 1 비트는 간단한 경우에 식별자로서 사용되며, 출력 요청 레지스 터(703)에서 비트 위치 9에 REQ 비트를 위치시킴으로써 전송은 메시지 메모리(300)로부터 섀도우 메모리(700)로 개시된다. 진행되는 전송은 다시 액세스 식별자를 통해, 여기서는 다시 간단하게, 레지스터(703)에서의 OBSYS 비트로 표시된다. 충돌을 방지하기 위해서 OBSYS가 위치되지 않는 경우, 즉 진행되는 전송이 발생되지 않는 경우에만 REQ 비트가 위치될 수 있다는 것이 바람직하다. 이때, 또한 메시지 메모리(300)와 섀도우 메모리(700) 간의 메시지 전송이 발생한다. 실제 진행은 한편으로는 도4, 도5 및 도6에 설명된 것과 비교하여 그 반대 방향으로 제어될 수도 있고(상보성 레지스터 배치), 레지스터(703)의 비트 위치 8에서 추가 식별자, 즉 전환 식별자(VIEW)를 통해 변화되어 발생할 수도 있다. 즉 전송 종류 후에, OBSYS 비트는 재 위치되고, VIEW 비트를 출력 요청 레지스터(703)에 위치시킴으로써 부분 버퍼 메모리(701)와 종속된 섀도우 메모리(700)가 교체되거나, 또는 그에 대한 액세스가 교체되고, 호스트-CPU(102)는 메시지 메모리로부터 요청된 메시지 대상, 즉 상응하는 메시지를 부분 버퍼 메모리(701)로부터 판독할 수 있다. 한편, 여기서도 마찬가지로 도4 내지 도6에서의 전송 방향과 비교하여 그 반대 방향으로 레지스터 셀(OBRS 및 OBRH)이 교체된다. 동일한 방식으로, RHSS와 RDSS는 RHSH와 RDSH로 교체된다. 보호 메커니즘으로서, 여기에서도 마찬가지로 OBSYS가 위치되지 않는 경우, 즉 진행되는 전송이 발생되지 않는 경우에만, VIEW 비트가 위치될 수 있다는 것이 제공될 수 있다.

따라서, 메시지 메모리(300)에 대한 호스트-CPU(102)의 판독 액세스는 중간 접속된 출력 버퍼 메모리(202)를 통해 발생한다. 메시지 메모리(300)에 저장된 메 시지 대상에 대한 호스트-CPU(102)의 연속적인 액세스가 보장되도록, 이러한 출력 버퍼 메모리는 입력 버퍼 메모리와 마찬가지로 두 배 또는 두 부분으로 표시된다. 또한, 높은 데이터 무결성 및 가속된 전송의 장점들이 추구된다.

기록된 입력- 및 출력 버퍼의 사용을 통해, 호스트-CPU가 내부 모듈화된 잠복기에도 불구하고, 중단되지 않고 메시지 메모리를 액세스할 수 있는 것이 보장된다.

이러한 데이터 무결성을 보장하기 위해, 데이터 전송, 특히 통신 구성 요소(100) 내에서의 추가 전송이 메시지 관리기(200, Message Handler, MHD)를 통해 수행된다. 또한, 메시지 관리기(200)가 도10에 도시된다. 메시지 관리기는 그 기능성에 있어서, 복수의 상태 기계, 즉 유한 기계, 소위 유한 상태 기계(Finite-State-Machine, FSM)를 통해 표시될 수 있다. 이때, 적어도 세 개의 상태 기계 및 특수한 실시예의 경우 네 개의 유한 상태 기계가 제공된다. 제1 유한 상태 기계는 IOBF-FSM이며, 501로 표시된다(입력/출력 버퍼 상태 기계, Input/Output Buffer State Machine). 또한, 이러한 IOBF-FSM은 각 전송 방향마다 입력 버퍼 메모리 또는 출력 버퍼 메모리에 관하여 IBF-FSM(입력 버퍼 FSM)과 OBF-FSM(출력 버퍼 FSM), 두 개의 유한 상태 기계로 분할될 수 있으며, 이로써 최대 다섯 개의 상태 기계(IBF-FSM, OBF-FSM, TBF1-FSM, TBF2-FSM, AFSM)를 생각할 수 있다. 그러나 바람직하게는 공통적인 IOBF-FSM이 제공될 수 있다. 이때, 적어도 제2 유한 상태 기계는 바람직한 실시예의 경우에 두 개의 블록(502 및 503)으로 분할되고, 도2에 대하여 설명된 바와 같이, 메모리(205 및 206)에 관한 두 개의 채널(A 및 B)이 제공된 다. 한편, 두 개의 채널(A 및 B)을 제공하기 위해 유한 상태 기계가 구비될 수 있거나, 또는 바람직한 실시예에서처럼 유한 상태 기계(TBF1-FSM)는 502로 표시되고(일시적 버퍼1(206, RAM A) 상태 기계), 채널 A와 채널 B에 대하여 TBF2-FSM은 503으로 표시된다(일시적 버퍼 2 (205, RAM B) 상태 기계).

바람직한 실시예에서 세개의 유한 상태 기계(501 내지 503)의 액세스 제어를 위해, 소위 AFSM으로서 도면 부호 500으로 표시된 중재자 유한 상태 기계가 사용된다. 데이터(KD 및/또는 D)는 예를 들어 VCO(전압 제어식 진동기), 석영 공진기 등과 같은 사이클 수단에 의해 생성되거나 통신 구성 요소에서 이에 적합한 사이클로부터 전송된다. 사이클(T)은 구성 요소에서 생성되거나, 예를 들어 버스 사이클과 같이 외부로부터 제공될 수 있다. 이러한 중재자 유한 상태 기계(AFSM 500)는 세 개의 유한 상태 기계(501 내지 503) 중 하나에, 특히 각각 사이클 기간(T)에 대해 메시지 메모리에 대한 액세스를 교호로 제공한다. 즉, 이용되는 시간은 개별 상태 자동 기계(501, 502, 503)의 액세스 요청에 상응하게 이렇게 요청된 상태 자동 기계에 대해 분할된다. 액세스 요청이 단지 하나의 유한 상태 기계에 의해서만 이루어지는 경우, 이는 100%의 액세스 시간을, 즉 모든 사이클(T)을 유지한다. 두 개의 상태 자동 기계에 의해 액세스 요청이 이루어지는 경우, 각각의 유한 상태 기계는 액세스 시간의 50%를 유지한다. 최종적으로 세 개의 상태 자동 기계에 의해 액세스 요청이 이루어지는 경우, 각각의 유한 상태 기계는 액세스 시간의 1/3을 유지한다. 이로써 각각 이용되는 대역폭은 최적으로 사용된다.

제1 유한 상태 기계는 도면 부호 501호 표시되며, 필요한 경우 다음과 같은 액션을 실행한다:

- 메시지 메모리(300)에서 입력 버퍼 메모리(201)로부터 선택된 메시지 대상으로의 데이터 전송.

- 메시지 메모리(300)에서 선택된 메시지 대상으로부터 출력 버퍼 메모리(202)로의 데이터 전송.

채널 A(502), 즉 TBF1FSM을 위한 상태 기계는 다음과 같은 액션을 실행한다:

- 메시지 메모리(300)에서 선택된 메시지 대상으로부터 채널 A의 버퍼 메모리(206)로의 데이터 전송.

- 버퍼 메모리(206)로부터 메시지 메모리(300)에서 선택된 메시지 대상으로의 데이터 전송.

- 메시지 메모리에서 적합한 메시지 대상에 대한 검색, 이때 수신 시에는 채널 A에 대해 수신된 메시지의 저장을 위해 수용 필터링의 구역에서 메시지 대상(수신 버퍼)이 검색되고 송신 시에는 채널 A에 대해 송신될 다음 메시지 대상(송신 버퍼)이 검색된다.

TBF2-FSM, 즉 유한 상태 기계의 액션은 채널 B를 위해 블록(503)에서 이와 유사하게 실행된다. 이러한 액션은 메시지 메모리(300)에서 선택된 메시지 대상으로부터 채널 B의 버퍼 메모리(205)로의 데이터 전송 및 버퍼 메모리(205)로부터 메시지 메모리(300)에서 선택된 메시지 대상으로의 데이터 전송을 실행시킨다. 또한, 검색 기능은 메시지 메모리에 적합한 메시지 대상에 따라 TBF1-FSM과 유사하며, 수신 시에는 채널 B에 대해 수신된 메시지의 저장을 위해 수용 필터링의 구역 에서 메시지 대상(수신 버퍼)이 검색되고 송신 시에는 채널 B에 대해 송신될 다음 메시지 대상(송신 버퍼)이 검색된다.

도11에는 진행 과정 및 전송 경로가 다시 한번 도시된다. 세 개의 상태 기계(501 내지 503)는 개별 부품들 사이에 각각의 데이터 전송을 제어한다. 여기서도 호스트-CPU는 부호 102로, 입력 버퍼 메모리는 부호 201로, 출력 버퍼 메모리는 부호 202로 표시된다. 메시지 메모리는 부호 300으로 표시되며, 채널 A 및 채널 B를 위한 두 개의 버퍼 메모리는 부호 206 및 205로 표시된다. 또한, 인터페이스 요소(27 및 28)도 도시된다. 부호 501로 표시된 제1 상태 자동 기계(IOBF-FSM)는 입력 버퍼 메모리(201)로부터 메시지 메모리(300)로 및 메시지 메모리(300)로부터 출력 버퍼 메모리(202)로의 데이터 전송(Z1A 및 Z1B)을 제어한다. 데이터 전송은 예를 들어 32 비트의 워드 대역을 갖는 데이터 버스를 통해 이루어지며, 또한 각각의 다른 비트 수도 가능하다. 메시지 메모리와 버퍼 메모리(206) 사이의 전송(Z2)에 대해서도 동일하게 적용된다. 이러한 데이터 전송은 TBF1-FSM, 즉 채널 A를 위한 상태 기계(502)에 의해 제어된다. 메시지 메모리(300)와 버퍼 메모리(205) 사이의 전송(Z3)은 상태 자동 기계(TBF2-FSM) 즉 도면 부호 503에 의해 제어된다. 여기서도 또한, 데이터 전송은 예를 들어 32 비트의 워드 대역을 갖는 데이터 버스를 통해 이루어지며, 또한 각각의 다른 비트 수도 가능하다. 언급된 전송 경로를 통한 전체적인 메시지 대상의 전송에는 통상적으로 복수의 사이클 기간(T)이 필요하다. 따라서, 사이클 기간(T)과 관련된 전송 시간의 분할은 중재자(AFSM 500)에 의해 이루어진다. 또한, 도11에는 메시지 처리자에 의해 제어된 메모리 구성 요소 들 사이의 데이터 경로가 도시된다. 메시지 메모리에 저장된 메시지 대상의 데이터 보전을 보장하기 위해, 바람직하게는 도시된 화살표(Z1A 및 Z1B) 뿐만 아니라 화살표(Z2 및 Z3) 중 하나에 대해서만 동일한 시간에 데이터들이 동시에 교환된다.

도12에는 중재자 AFSM(500)에 의해 사용될 시스템 사이클(T)이 세 개의 요청된 상태 자동 기계에 대해 분할된 실시예가 도시된다. 단계(1)에서 액세스 요청은 상태 자동 기계(501) 및 상태 자동 기계(502)에 의해 이루어지며, 즉 전체적인 시간은 각각 상기 두 개의 요청된 상태 자동 기계에 대해 절반으로 분할된다. 이는 단계(1)에서 사이클 기간과 관련하여, 상태 자동 기계(501)가 사이클 기간(T1 및 T3)에서 액세스를 포함하고 상태 자동 기계(502)가 사이클 기간(T2 및 T4)에서 액세스를 포함하는 것을 의미한다. 단계(2)에서 액세스는 단지 상태 기계(501)에 의해 이루어짐으로써, 모든 세 개의 사이클 기간, 즉 IOBF-FSM에 대해 액세스 시간(T5로부터 T7까지)의 100%가 누락된다. 단계(3)에서 모든 세 개의 상태 자동 기계(501 내지 503)의 액세스 요청이 이루어짐으로써, 전체 액세스 시간의 3분의 1이 이루어진다. 이어서, 중재자(AFSM)는, 예를 들어 사이클 기간(T8 및 T11)에서는 유한 상태 기계(501)가, 사이클 기간(T9 및 T12)에서는 유한 상태 기계(502)가, 사이클 기간(T10 및 T13)에서는 유한 상태 기계(503)가 액세스를 유지하도록 액세스 시간을 분할한다. 최종적으로 단계(4)에서 액세스는 두 개의 상태 자동 기계(502 및 503)에 의해 통신 구성 요소의 두 개의 채널 A 및 B에 대해 이루어짐으로써, 사이클 기간(T14 및 T16)의 액세스 분할이 유한 상태 기계(502)에서 이루어지고 사이클 시간(T15 및 T17)에서는 유한 상태 기계(503)에서 이루어진다.

또한, 중재자 상태 자동 기계(AFSM 500)는, 세 개의 상태 기계 중 하나 이상이 메시지 메모리(300)에 대한 액세스 요청을 설정하는 경우에 대해, 액세스가 요청된 상태 기계에 대해 사이클식 및 교호식으로 분할되는 것을 제공한다. 이러한 방식으로 메시지 메모리에 저장된 메시지 대상의 보전, 즉 데이터 보전이 보장된다. 예를 들어 호스트-CPU(102)가 출력 버퍼 메모리(202)를 통해 메시지 대상을 판독할 경우, 방금 수신된 메시지가 상기 메시지 대상에 기록되는 동안, 이와는 상관 없이 우선 요청이 시작되고, 메시지 메모리 자체에서 메시지 메모리 대상에 액세스의 충돌 없이 이전 상태 또는 새로운 상태가 판독된다.

상술된 방법에 의해 각각 임의의 메시지 대상의 작동 시에 호스트-CPU는, 선택된 메시지 대상이 호스트-CPU의 액세스 기간 동안 데이터 교환에 참여함으로써 플렉스레이 버스의 두 채널들에 대해 차단(버퍼 록킹)되지 않으면서, 메시지 메모리에서 판독되거나 기록될 수 있다. 동시에, 액세스의 사이클식 교환 배치에 의해 메시지 메모리에 저장된 데이터의 보전이 보장되며, 전송 속도는 완전 대역폭의 이용에 의해 상승된다.

Claims

메시지 관리자(200)와 메시지 메모리(300)를 포함하고, 상기 메시지 메모리(300)에서 액세스 시에 데이터가 입력 또는 출력되며, 상기 메시지 메모리(300)는 제1 버퍼 메모리 배열(205, 206) 및 제2 버퍼 메모리 배열(201, 202)과 접속되며, 데이터에 대한 액세스는 제1 및 제2 버퍼 메모리 배열을 통해 실행되고, 제1 버퍼 메모리 배열(205, 206)은 메시지 메모리(300)와 통신 접속부(101)로의 인터페이스(207, 208) 사이에 배열되고, 제2 버퍼 메모리 배열(201, 202)은 메시지 메모리(300)와 가입자 프로세서(102)로의 인터페이스(203, 204) 사이에 배열되는 통신 칩(100)에 있어서,

메시지 관리자(200)에는

제1 버퍼 메모리 배열(205, 206)를 통해 메시지 메모리에 대한 액세스를 제어하는 적어도 하나의 제1 유한 상태 기계(502, 503)가 제공되며,

제2 버퍼 메모리 배열(201, 202)을 통해 액세스를 제어하는 적어도 하나의 제2 유한 상태 기계(501)가 제공되며, 적어도 하나의 제1 유한 상태 기계 및 제2 유한 상태 기계는 액세스 요청을 설정하며,

적어도 하나의 제1 및 제2 유한 상태 기계에 상기 액세스 요청에 따라 메시지 메모리에 대한 액세스를 제공하는 제3 유한 상태 기계(500)가 제공되고,

또한, 상기 통신 칩(100)에는

데이터가 사전 설정 가능한 사이클 기간(T)에 전송되도록 하고, 제3 유한 상태 기계(500)가 액세스 요청에 따라 각각의 제1 유한 상태 기계(502, 503) 및 제2 유한 상태 기계(501)에 순차적으로 사이클 기간(T1 내지 T17)을 할당하도록 하는 사이클 수단이 제공되고,

전체적인 액세스 시간이 동시적인 액세스 요청의 수에 따라 제3 유한 상태 기계(500)에 의한 수에 상응하게 균일하게 분배되며, 유한 상태 기계 당 동시에 항상 하나의 액세스 요청만 허용되도록 하는 수단이 제공되고,

제2 버퍼 메모리 배열(201, 202)과 메시지 메모리(300) 사이에서 제1 전송 방향으로 메시지 객체의 전송의 완료 시까지 제1 전달 방향으로의 추가적인 액세스를 위하여 제2 버퍼 메모리 배열(201, 202)을 중단시키기 위한 수단이 제공되는 것을 특징으로 하는 통신 칩(100).
제1항에 있어서, 데이터는 제1 버퍼 메모리 배열(205, 206)을 통해 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로에서 전송되며, 제1 버퍼 메모리 배열(205, 206)은 제1 데이터 경로를 위해 제1 버퍼 메모리(206)를 그리고 제2 데이터 경로를 위해 제2 버퍼 메모리(205)를 포함하며, 각각의 데이터 경로에는 각각 하나의 제1 유한 상태 기계(502, 503)가 제공되며, 두 개의 제1 유한 상태 기계들 각각은 각각 하나의 버퍼 메모리를 통해 메시지 메모리에 대한 액세스를 제어하는 것을 특징으로 하는 통신 칩(100).
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메시지 관리자(200)에 의한 통신 구성 요소의 메시지 메모리(300)의 데이터에 대한 액세스 제어 방법이며, 액세스 시에 데이터는 메시지 메모리(300) 내로 입력 또는 출력되며, 상기 메시지 메모리는 제1 버퍼 메모리 배열(205, 206) 및 제2 버퍼 메모리 배열(201, 202)과 접속되며, 데이터에 대한 액세스는 제1 또는 제2 버퍼 메모리를 통해 이루어지고, 제1 버퍼 메모리 배열(205, 206)은 메시지 메모리(300)와 통신 접속부(101)로의 인터페이스(207, 208) 사이에 배열되고, 제2 버퍼 메모리 배열(201, 202)은 메시지 메모리(300)와 가입자 프로세서(102)로의 인터페이스(203, 204) 사이에 배열되는 액세스 제어 방법에 있어서,

메시지 관리자(200)의 제1 유한 상태 기계가 제1 액세스 경로로서 제1 버퍼 메모리 배열(205, 206)을 통해 메시지 메모리로의 액세스를 제어하고,

메시지 관리자(200)의 제2 유한 상태 기계가 제2 액세스 경로로서 제2 버퍼 메모리 배열(201, 202)을 통해 메시지 메모리로의 액세스를 제어하고, 여기서 데이터는 동일한 시간에 액세스 경로들 중 하나로만 액세스 되고,

데이터가 사전 설정 가능한 사이클 기간(T)에 전송되고, 제3 유한 상태 기계(500)가 액세스 요청에 따라 각각의 제1 유한 상태 기계(502, 503) 및 제2 유한 상태 기계(501)에 순차적으로 사이클 기간(T1 내지 T17)을 할당하고,

전체적인 액세스 시간이 동시적인 액세스 요청의 수에 따라 제3 유한 상태 기계(500)에 의한 수에 상응하게 균일하게 분배되며, 유한 상태 기계 당 동시에 항상 하나의 액세스 요청만 허용되고,

제2 버퍼 메모리 배열(201, 202)이 제2 버퍼 메모리 배열(201, 202)과 메시지 메모리(300) 사이에서 제1 전송 방향으로 메시지 객체의 전송의 완료 시까지 제1 전달 방향으로의 추가적인 액세스를 위하여 중단되는 것을 특징으로 하는 액세스 제어 방법.
제6항에 있어서,

데이터는 제1 버퍼 메모리 배열(205, 206)을 통해 각각 두 개의 데이터 방향을 갖는 두 개의 데이터 경로에서 전송되며, 제1 버퍼 메모리 배열(205, 206)은 제1 데이터 경로를 위해 제1 버퍼 메모리를 그리고 제2 데이터 경로를 위해 제2 버퍼 메모리를 포함하며, 각각의 데이터 경로에는 각각 하나의 제1 유한 상태 기계가 제공되며, 두 개의 제1 유한 상태 기계들 각각은 각각 하나의 버퍼 메모리를 통해 메시지 메모리에 대한 액세스를 제어하며, 이로써 제3 액세스 경로가 제공되고 또한 여기서 데이터에 대해서는 동일한 시간에 액세스 경로들 중의 하나에 대해서만 액세스되는 것을 특징으로 하는 데이터에 대한 액세스 제어 방법.