KR100910683B1

KR100910683B1 - Method and system for providing artifact-free transitions between dual display controllers

Info

Publication number: KR100910683B1
Application number: KR1020070028804A
Authority: KR
Inventors: 마크 제이. 포스터
Original assignee: 원 랩탑 퍼 차일드 어소시에이션 인코포레이티드
Priority date: 2006-03-23
Filing date: 2007-03-23
Publication date: 2009-08-04
Also published as: KR20070096914A; TW200745940A; JP2007298962A; JP4992140B2; WO2007112019A3; TWI344106B; WO2007112019A2

Abstract

A method, system, and computer program product for driving a display device by a display system are provided. The display system includes a processor, a first display controller, a second display controller, and a display device. The first display controller receives a display frame sent by the processor. The first display controller drives the display device when the processor sends a new display frame. If the processor continues to send the same display frame, control of the display device is switched to the second display controller, where the second display controller is optimized for low power operation. The control of the display device is switched near the input vertical sync (V-sync) pulse.

Description

System and method for providing artifact-free switching between dual display controllers {METHOD AND SYSTEM FOR PROVIDING ARTIFACT-FREE TRANSITIONS BETWEEN DUAL DISPLAY CONTROLLERS}

본 발명의 다양한 실시형태가 첨부되는 도면과 함께 이하에 설명되며, 본발명에 대한 예시를 제공하지만 이에 한정되지는 않는다. 동일한 명칭은 동일한 요소를 지시한다.Various embodiments of the invention are described below in conjunction with the accompanying drawings, which provide examples of the invention but are not limited thereto. Like names refer to like elements.

도 1은 본 발명의 개략도로서, 본 발명의 다양한 실시형태가 실행될 수 있다.1 is a schematic diagram of the invention, in which various embodiments of the invention may be practiced.

도 2는, 본 발명의 실시형태에 따른, 디스플레이 시스템에 존재하는 시스템 구성요소의 개략도이다.2 is a schematic diagram of system components present in a display system, in accordance with an embodiment of the invention.

도 3은, 본 발명의 실시형태에 따른, 디스플레이 장치를 구동하기 위한 방법의 흐름도이다.3 is a flowchart of a method for driving a display device, in accordance with an embodiment of the present invention.

도 4A 및 4B는, 본 발명의 실시형태에 따라, 제1 디스플레이 컨트롤러로부터 제2 디스플레이 컨트롤러로 디스플레이 장치의 제어를 스위칭하는 방법의 흐름도를 포함한다.4A and 4B include a flowchart of a method of switching control of a display device from a first display controller to a second display controller, in accordance with an embodiment of the present invention.

도 5는, 본 발명의 실시형태에 따라, 제2 디스플레이 컨트롤러부터 제1 디스플레이 컨트롤러로 디스플레이 장치의 제어를 스위칭하는 방법의 흐름도이다.5 is a flowchart of a method of switching control of a display device from a second display controller to a first display controller, in accordance with an embodiment of the present invention.

도 6은, 본 발명의 실시형태에 따라, 제2 디스플레이 컨트롤러를 비활성 모드로부터 활성화하는 방법의 흐름도이다.6 is a flowchart of a method of activating a second display controller from an inactive mode, in accordance with an embodiment of the present invention.

도 7은, 본 발명의 실시형태에 따라, 제1 디스플레이 컨트롤러로부터 제2 디스플레이 컨트롤러로 디스플레이 장치의 제어를 스위칭하는 시간선상의 그래프이다.7 is a timeline graph of switching control of a display device from a first display controller to a second display controller, in accordance with an embodiment of the invention.

도 8은, 본 발명의 실시형태에 따라, 제2 디스플레이 컨트롤러로부터 제1 디스플레이 컨트롤러로 디스플레이 장치의 제어를 스위칭하는 시간선상의 그래프이다.8 is a timeline graph of switching control of a display device from a second display controller to a first display controller, in accordance with an embodiment of the invention.

도 9는, 본 발명의 실시형태에 따라, 비활성 모드로부터 제2 디스플레이 컨트롤러를 활성화하는 시간선상의 그래프이다.9 is a timeline graph of activating a second display controller from an inactive mode, in accordance with an embodiment of the invention.

본 발명은, 일반적으로 디스플레이 시스템에 관한 것이다. 보다 구체적으로는, 본 발명은 듀얼 디스플레이 컨트롤러 사이의 인공물(artifact)이 없는 전환을 제공하기 위한 방법 및 시스템이다.The present invention relates generally to display systems. More specifically, the present invention is a method and system for providing artifact-free switching between dual display controllers.

전형적인 디스플레이 시스템에서는, 디스플레이 컨트롤러는 중앙 처리 유닛(CPU)과 같은 프로세서로부터 입력 신호를 획득한다. 디스플레이 컨트롤러는 입력 신호를 처리하고 출력 신호를 공급한다. 그 후에, 출력 신호는 디스플레이 시스템의 디스플레이 장치를 구동한다.In a typical display system, the display controller obtains an input signal from a processor such as a central processing unit (CPU). The display controller processes the input signal and supplies the output signal. Thereafter, the output signal drives the display device of the display system.

듀얼 디스플레이 컨트롤러 시스템에서는, 두 개의 디스플레이 컨트롤러가 일반적으로 1차 및 2차 디스플레이 컨트롤러로 지칭된다. 1차 및 2차 디스플레이 컨트롤러는 프로세서에 의해 개별적으로 제어된다. 디스플레이 장치는 두 디스플레이 컨트롤러 중 어느 것에 의해서도 제어될 수 있다. 디스플레이 장치의 제어는 1차 및 2차 디스플레이 컨트롤러 사이에서 스위칭될 수 있다. 그러나, 1차 및 2차 디스플레이 컨트롤러 사이에서의 디스플레이 장치 제어의 스위칭은, 디스플레이 장치 상의 인공물을 피하기 위해 동기화되어야 한다.In a dual display controller system, two display controllers are generally referred to as primary and secondary display controllers. The primary and secondary display controllers are individually controlled by the processor. The display device can be controlled by either of the two display controllers. Control of the display device can be switched between the primary and secondary display controllers. However, switching of display device control between the primary and secondary display controllers must be synchronized to avoid artifacts on the display device.

1차 및 2차 디스플레이 컨트롤러를 동기화하기 위한 다양한 기술이 있다. 'Genlock'으로 알려진 종래의 기술에서는, 1차 및 2차 디스플레이 컨트롤러가 동시에 동작한다. 이에 더해, 1차 및 2차 디스플레이 컨트롤러로부터의 출력은 병합되어 디스플레이 장치 상에 화상을 형성한다. 그러나, 이러한 출력의 병합 및 동기화는 고비용의 복잡한 전자 시스템을 요한다.There are various techniques for synchronizing the primary and secondary display controllers. In the prior art known as 'Genlock', the primary and secondary display controllers operate simultaneously. In addition, the outputs from the primary and secondary display controllers are merged to form an image on the display device. However, merging and synchronizing these outputs requires expensive and complex electronic systems.

다른 종래 기술에 따르면, 1차 디스플레이 컨트롤러의 디스플레이 프레임을 2차 디스플레이 컨트롤러로 전송함으로써 1차 및 2차 디스플레이 컨트롤러의 동기화가 구현된다. 디스플레이 프레임은 디스플레이 컨트롤러의 어느 한 쪽에 의해 변경될 수 있다. 이러한 디스플레이 프레임의 변경 및 전송은 프로세서의 지속적인 개입을 요한다.According to another prior art, synchronization of the primary and secondary display controllers is realized by transmitting the display frame of the primary display controller to the secondary display controller. The display frame can be changed by either side of the display controller. Changing and transmitting these display frames requires constant intervention by the processor.

그러나, 종래의 기술은 하나 이상의 이하의 단점을 갖는다. 이러한 기술들은 양쪽 디스플레이 컨트롤러가 모두 동시에 실행될 것을 요하며, 따라서 프로세서의 지속적인 개입이 요구된다. 결과적으로, 디스플레이 시스템에 의해 전력이 끊 임없이 사용된다. 프로세서의 지속적 인개입을 요하지 않는 다른 종래의 기술들이 있지만, 복잡하고 높은 비용이 든다.However, the prior art has one or more of the following disadvantages. These techniques require both display controllers to run simultaneously, thus requiring constant processor intervention. As a result, power is constantly used by the display system. There are other conventional techniques that do not require constant intervention of the processor, but are complex and expensive.

상술한 관점에서, 1차 및 2차 컨트롤러를 동기화하고 상술한 단점들을 극복할 수 있는 방법이 요구된다. 나아가, 프로세서의 개입이 최소로 요구되거나 전혀 요구되지 않는 방법이 요구된다. 또한 1차 및 2차 디스플레이 컨트롤러 사이에 인공물이 없는 전환을 제공할 수 있는 방법이 요구된다. 추가로, 고비용의 하드웨어를 요구하지 않고 비용이 민감한 디스플레이 시스템에서 사용되기에 이상적인 방법이 요구된다. 게다가, 더 적은 전력을 소비하는 방법 및 시스템이 요구된다.In view of the foregoing, there is a need for a method that can synchronize primary and secondary controllers and overcome the aforementioned disadvantages. Furthermore, there is a need for a method that requires minimal or no processor intervention. There is also a need for a method that can provide artifact-free transitions between primary and secondary display controllers. In addition, there is a need for an ideal method for use in cost sensitive display systems without requiring expensive hardware. In addition, there is a need for methods and systems that consume less power.

본 발명의 목적은 디스플레이 시스템에 의해 디스플레이 장치를 구동하기 위한 방법, 시스템 및 컴퓨터 프로그램 제품을 제공하는 것이다.It is an object of the present invention to provide a method, system and computer program product for driving a display device by a display system.

본 발명의 다른 목적은 프로세서의 지속적인 개입 없이 디스플레이 장치를 구동하기 위한 방법, 시스템 및 컴퓨터 프로그램 제품을 제공하는 것이다.It is another object of the present invention to provide a method, system and computer program product for driving a display device without the continuous intervention of a processor.

본 발명의 다른 목적은 더 적은 전력 소비를 하는, 디스플레이 시스템에 의해 디스플레이 장치를 구동하기 위한 방법, 시스템 및 컴퓨터 프로그램 제품을 제공하는 것이다.It is a further object of the present invention to provide a method, system and computer program product for driving a display device by a display system with less power consumption.

본 발명의 또 다른 목적은 디스플레이 장치 상에 인공물이 없는 디스플레이가 생성되도록, 1차 및 2차 디스플레이 컨트롤러 사이의 제어의 전환을 위한 방법을 제공하는 것이다.It is yet another object of the present invention to provide a method for switching control between a primary and a secondary display controller such that an artifact-free display is produced on the display device.

본 발명의 또 다른 목적은 고비용의 정교한 하드웨어에 대한 필요성을 제거 함으로써, 비용에 민감하고 전력에 민감한 애플리케이션의 이용에 이상적으로 되도록 하는 것이다.Another object of the present invention is to eliminate the need for expensive, sophisticated hardware, making it ideal for use in cost-sensitive and power-sensitive applications.

상기 목적을 달성하기 위하여, 본 발명의 다양한 실시형태가, 디스플레이 시스템에 의해 디스플레이 장치를 구동하기 위한 방법 및 시스템을 제공한다. 디스플레이 시스템은 프로세서, 제1 디스플레이 컨트롤러, 제2 디스플레이 컨트롤러, 제1 디스플레이 컨트롤러에 대한 프레임 버퍼, 제2 디스플레이 컨트롤러에 대한 프레임 버퍼 및 디스플레이 장치를 포함한다. 프로세서는 제1 디스플레이 컨트롤러로 디스플레이 프레임을 전송한다. 제1 디스플레이 컨트롤러는 디스플레이 프레임을 제2 디스플레이 컨트롤러로 넘긴다. 제2 디스플레이 컨트롤러는 아무런 조작을 수행하지 않고 입력 디스플레이 프레임으로 디스플레이 장치를 리프레시(refresh)하거나, 또는 하나 이상의 조작을 수행한 후에 디스플레이 장치를 리프레시할 수 있다.In order to achieve the above object, various embodiments of the present invention provide a method and system for driving a display apparatus by a display system. The display system includes a processor, a first display controller, a second display controller, a frame buffer for the first display controller, a frame buffer for the second display controller, and a display device. The processor transmits the display frame to the first display controller. The first display controller hands over the display frame to the second display controller. The second display controller may refresh the display device with the input display frame without performing any operation, or may refresh the display device after performing one or more operations.

프로세서가 제1 디스플레이 컨트롤러의 프레임 버퍼에 디스플레이 프레임을 기록하면, 제1 디스플레이 컨트롤러는 디스플레이 장치를 구동한다. 그러나, 새로운 프레임이 제1 디스플레이 컨트롤러의 프레임 버퍼에 기록되지 않으면, 제2 디스플레이 컨트롤러는 제2 디스플레이 컨트롤러의 프레임 버퍼에 디스플레이 프레임을 기록한다. 디스플레이 프레임을 기록한 직후에, 제2 디스플레이 컨트롤러는 제1 디스플레이 컨트롤러의 비디오 타이밍으로부터 제2 디스플레이 컨트롤러의 비디오 타이밍으로의 전환을 수행한다. 비디오 타이밍의 전환은 수직 동기화(V-Sync) 펄스의 트레일링 에지(trailing edge)에 근접하여, 즉, 수직 블랭킹 간 격(VBI:vertical blanking interval) 동안 수행된다. 비디오 타이밍 전환에 이어서, 제2 디스플레이 컨트롤러는 디스플레이 시스템을 구동한다. 제2 디스플레이 컨트롤러가 디스플레이 장치를 구동하면, 프로세서 및 제1 디스플레이 컨트롤러는 비활성 모드로 스위칭될 수 있다. When the processor writes a display frame to the frame buffer of the first display controller, the first display controller drives the display device. However, if a new frame is not written to the frame buffer of the first display controller, the second display controller writes the display frame to the frame buffer of the second display controller. Immediately after recording the display frame, the second display controller performs a transition from the video timing of the first display controller to the video timing of the second display controller. The switching of video timing is performed close to the trailing edge of the V-Sync pulse, ie during the vertical blanking interval (VBI). Following the video timing switch, the second display controller drives the display system. When the second display controller drives the display device, the processor and the first display controller may be switched to the inactive mode.

제1 디스플레이 컨트롤러의 프레임 버퍼에 프로세서가 아무런 프레임도 기록하지 않는 경우에도 제2 디스플레이 컨트롤러는 계속해서 디스플레이 장치를 구동한다. 제2 디스플레이 컨트롤러가 소정의 시간에 대해 동일한 디스플레이 프레임으로 디스플레이 장치를 리프레시하는 경우, 이는 비활성 상태로 스위칭될 수 있다.Even when the processor writes no frame to the frame buffer of the first display controller, the second display controller continues to drive the display device. When the second display controller refreshes the display device with the same display frame for a predetermined time, it may be switched to an inactive state.

제2 디스플레이 컨트롤러의 프레임 버퍼에 프레임이 기록되면 항상, V-Sync 펄스의 트레일링 에지에 인접해서 제2 디스플레이 컨트롤러로부터 제1 디스플레이 컨트롤러로 제어가 스위치백된다. 본 발명의 실시형태에서는, 프로세서가 다수의 입력 장치로부터 입력을 수신할 때에는 항상, 제2 디스플레이 컨트롤러는 비활성 모드로부터 활성화될 수 있다. Whenever a frame is written to the frame buffer of the second display controller, control is switched back from the second display controller to the first display controller adjacent to the trailing edge of the V-Sync pulse. In an embodiment of the invention, whenever the processor receives input from multiple input devices, the second display controller may be activated from the inactive mode.

제2 디스플레이 컨트롤러는, V-Sync 펄스의 트레일링 에지에 인접하여 제1 및 제2 디스플레이 컨트롤러 간의 제어를 스위칭하는 것 등의 모든 전환을 수행한다. 이는 제어의 스위칭에 앞서 완전한 프레임이 기록된다는 것을 보증하며, 이에 의해 인공물이 없는 디스플레이를 생성한다. 디스플레이 프레임의 전송과 기록 및 제어의 스위칭이 자동으로 일어나기 때문에, 프로세서의 지속적인 개입에 대한 필요성이 없어진다. 프로세서, 제1 디스플레이 컨트롤러 및 제2 디스플레이 컨트롤 러는 저전력 모드로 스위칭되어 전력 보존를 극대화할 수 있다. 따라서, 본 발명의 실시형태는, 디스플레이 장치를 리프레시하기 위한 저비용, 저전력 소비의 방법 및 시스템을 제공하는 목적을 달성할 수 있다.The second display controller performs all switching, such as switching control between the first and second display controllers adjacent to the trailing edge of the V-Sync pulses. This ensures that a complete frame is written prior to switching of the control, thereby creating a display free of artifacts. Since the transmission of display frames and the switching of recording and control take place automatically, there is no need for constant intervention by the processor. The processor, the first display controller, and the second display controller can be switched to a low power mode to maximize power conservation. Accordingly, embodiments of the present invention can achieve the object of providing a low cost, low power consumption method and system for refreshing a display device.

본 출원은, 2006년 3월 23일에 출원된, 미국 가출원 일련번호 US 60/785,065의, 'Artifact-Free Transitions Between Dual Display Controllers', 및 2007년 3월 9일에 출원된, 미국 가특허 출원번호 US 60/906,122의, 'Artifact-Free Transitions Between Dual Display Controllers'의 우선권을 주장하며, 이는 본 출원에 모든 목적의 참조로서 편입된다.This application is entitled 'Artifact-Free Transitions Between Dual Display Controllers', filed March 23, 2006, US Provisional Serial No. US 60 / 785,065, and US Provisional Patent Application, filed March 9, 2007. Claims priority of 'Artifact-Free Transitions Between Dual Display Controllers', US 60 / 906,122, which is incorporated herein by reference for all purposes.

본 출원에는 또한, 2006년 3월 23일에 출원된, 미국 가특허 출원번호 US 60/785,066의, 'Self-Refreshing Display Controller for a Portable controller'을 모든 목적을 위한 참조로서 편입된다.This application also incorporates 'Self-Refreshing Display Controller for a Portable controller', filed March 23, 2006, US Provisional Patent Application US 60 / 785,066, for all purposes.

본 발명의 실시형태는, 디스플레이 시스템에 의해 디스플레이 장치를 구동하는 방법, 시스템 및 컴퓨터 프로그램을 제공하며, 이 디스플레이 시스템은 컴퓨터 장치에 존재한다. 디스플레이 시스템은 프로세서, 제1 디스플레이 컨트롤러, 제2 디스플레이 컨트롤러, 제1 디스플레이 컨트롤러의 프레임 버퍼, 제2 디스플레이 컨트롤러의 프레임 버퍼, 및 디스플레이 장치를 포함한다. 디스플레이 장치는 제1 디스플레이 컨트롤러 또는 제2 디스플레이 컨트롤러에 의해 구동될 수 있다. 동일한 프레임이 제1 디스플레이 컨트롤러의 프레임 버퍼에 기록되려는 경우, 디스플레이 장치의 제어는 제1 디스플레이 컨트롤러로부터 제2 디스플레이 컨트롤러로 스위 칭된다. 입력 수직 동기화(V-Sync) 펄스의 트레일링 에지에 이어서, 제2 디스플레이 컨트롤러는, 제1 디스플레이 컨트롤러로부터 제2 디스플레이 컨트롤러로의 디스플레이 장치의 제어의 전환을 수행한다. 디스플레이 장치의 제어의 스위칭은 수직 블랭킹 간격동안 수행되어 전환 동안의 디스플레이 인공물을 방지한다.Embodiments of the present invention provide a method, system, and computer program for driving a display device by a display system, the display system being present in the computer device. The display system includes a processor, a first display controller, a second display controller, a frame buffer of the first display controller, a frame buffer of the second display controller, and a display device. The display device may be driven by the first display controller or the second display controller. When the same frame is to be written to the frame buffer of the first display controller, control of the display device is switched from the first display controller to the second display controller. Following the trailing edge of the input vertical synchronization (V-Sync) pulse, the second display controller performs the switching of control of the display device from the first display controller to the second display controller. Switching of the control of the display device is performed during the vertical blanking interval to prevent display artifacts during switching.

대안으로, 본 발명의 다른 실시형태에서는, 새로운 프레임이 제1 디스플레이 컨트롤러의 프레임 버퍼에 기록되는 경우에, 디스플레이 장치의 제어가 제1 디스플레이 컨트롤러로부터 제2 디스플레이 컨트롤러로 스위칭된다. 디스플레이 장치의 제어의 스위칭은 수직 블랭킹 간격동안 수행된다.Alternatively, in another embodiment of the present invention, when a new frame is written to the frame buffer of the first display controller, control of the display device is switched from the first display controller to the second display controller. Switching of the control of the display device is performed during the vertical blanking interval.

현재의 도면을 참조하면, 특히 참조번호에 의하면, 도 1은 본 발명의 다양한 실시형태가 실행될 수 있는 환경(100)의 개략도이다. 환경(100)은 다수의 컴퓨터 장치를 포함한다. 나아가, 전형적인 컴퓨터 장치는 프로세서(102), 제1 디스플레이 컨트롤러(104), 제2 디스플레이 컨트롤러(106), 및 디스플레이 장치(108)를 포함한다. 프로세서(102)는 제1 및 제2 디스플레이 컨트롤러(104 및 106)를 각각 제어한다. 제1 디스플레이 컨트롤러(104)는 프로세서(102)와 통합될 수 있다. 대안으로, 제1 디스플레이 컨트롤러(104)는 프로세서(102)와 별개로 기능할 수 있다. 컴퓨터 장치의 예는, 랩탑 컴퓨터, 팜탑(palmtop) 컴퓨터, 데스크탑 컴퓨터, 계산기, 휴대 전화, 및 개인용 휴대용 정보 단말기(PDA)를 포함하며, 이에 한정되지는 않는다. 디스플레이 장치(108)의 예는 액정 표시(LCD) 스크린, 브라운관(CRT) 모니터 및 플라즈마 스크린을 포함하며, 이에 한정되지는 않는다. 프로세서는 컴퓨터 장치에 존재하는 전형적인 중앙 처리 유닛(CPU)일 수 있다. 제1 디스플레이 컨 트롤러(104) 및 제2 디스플레이 컨트롤러(106)는 종래의 VGA(Videa Graphics Array) 또는 다른 컨트롤러 그리고 ASIC(Application Specific Intergrated Controller)을 포함하며, 이에 한정되지는 않는다.Referring now to the drawings, in particular with reference numerals, FIG. 1 is a schematic diagram of an environment 100 in which various embodiments of the present invention may be practiced. Environment 100 includes a number of computer devices. Furthermore, typical computer devices include a processor 102, a first display controller 104, a second display controller 106, and a display device 108. The processor 102 controls the first and second display controllers 104 and 106, respectively. The first display controller 104 can be integrated with the processor 102. In the alternative, the first display controller 104 can function separately from the processor 102. Examples of computer devices include, but are not limited to, laptop computers, palmtop computers, desktop computers, calculators, cell phones, and personal digital assistants (PDAs). Examples of display device 108 include, but are not limited to, a liquid crystal display (LCD) screen, a CRT monitor, and a plasma screen. The processor may be a typical central processing unit (CPU) residing in a computer device. The first display controller 104 and the second display controller 106 include, but are not limited to, a conventional graphics array (VGA) or other controller and an application specific integrated controller (ASIC).

본 발명의 실시형태에서는, 제2 디스플레이 컨트롤러(106)는 바람직하게는 6개의 인터페이스를 지원한다. 제1 인터페이스는 제1 디스플레이 컨트롤러(104)로부터의 디스플레이 프레임을 받아들이도록 설계된 박막 트랜지스터(TFT) 입력 포트이다. 제2 인터페이스는, 집적 회로(IC)의 TFT 패널 행 및 열 드라이버에 직접 연결되는 DETTL(Double Edged Transistor-Transistor Logic) LCD 출력 포트로, 적절한 TFT 디스플레이 장치상의 LCD 디스플레이 출력을 지원한다. 제3 인터페이스는 양방향 SMBUS(System Management BUS) 시리얼 포트이다. SMBUS는 적어도 100KHz이며 제2 디스플레이 컨트롤러(106)의 내부 셋업 및 설정 레지스터에 연결되어 있다. SMBUS 포트는 제2 디스플레이 컨트롤러(106)의 내부 셋업 및 설정 레지스터를 판독하고 기록할 수 있는 기능을 갖는다. 제4 인터페이스는, 제1 디스플레이 컨트롤러(104) 및 제2 디스플레이 컨트롤러(106) 사이의 시간에 크리티컬한 스위칭을 관리하기 위한, 하나 이상의 입/출력 핀 인터페이스 그룹이다. 제5 인터페이스는, 하나의 완전한 디스플레이 프레임을 저장하는 저전력 SDRAM과 통신하는, SDRAM(Synchronous Dynamic Random Access Memory) 인터페이스 포트이다. 제2 디스플레이 컨트롤러(106)는, SDRAM으로부터 디스플레이 프레임을 펫칭(fetching)함으로써 디스플레이 장치(108)의 리프레시를 자율적으로 수행한다. 제6 인터페이스는 14.31818MHz 수정에 직접 부착되어 있다. 수정은, 디스플레이 입력 포트의 상 태와 상관없이, 디스플레이 리프레시를 위한 독립 픽셀 클록을 제공하는 온칩 발진기에 의해 지원된다. 50Hz에서 가동되는 디스플레이를 위한 독립 픽셀 클럭은, 57.27272MHz에서 합성된다. 추가로, 독립 픽셀 클럭은 부착된 SDRAM 프레임 버퍼에 대한 인터페이스 타이밍을 제공한다.In an embodiment of the invention, the second display controller 106 preferably supports six interfaces. The first interface is a thin film transistor (TFT) input port designed to receive a display frame from the first display controller 104. The second interface is a Double Edged Transistor-Transistor Logic (DETTL) LCD output port that is directly connected to the TFT panel row and column drivers of the integrated circuit (IC) and supports LCD display output on an appropriate TFT display device. The third interface is a bidirectional System Management BUS (SMBUS) serial port. The SMBUS is at least 100 KHz and is connected to the internal setup and setup register of the second display controller 106. The SMBUS port has the ability to read and write the internal setup and setup registers of the second display controller 106. The fourth interface is a group of one or more input / output pin interfaces for managing critical switching in time between the first display controller 104 and the second display controller 106. The fifth interface is a Synchronous Dynamic Random Access Memory (SDRAM) interface port in communication with a low power SDRAM that stores one complete display frame. The second display controller 106 autonomously performs the refresh of the display device 108 by fetching a display frame from the SDRAM. The sixth interface is attached directly to the 14.31818 MHz crystal. The modification is supported by an on-chip oscillator that provides an independent pixel clock for display refresh, regardless of the state of the display input port. Independent pixel clocks for displays running at 50 Hz are synthesized at 57.27272 MHz. In addition, an independent pixel clock provides interface timing for the attached SDRAM frame buffer.

본 발명의 다른 실시형태에 따르면, 제2 디스플레이 컨트롤러(106)는, 프로세서(102)에 연결된 다수의 판을 갖는 제7 인터페이스를 포함한다. 이 핀은, 프로세서(102)가 다수의 입력 장치로부터 입력을 수신하는 경우에, 비활성 모드로부터 제2 디스플레이 컨트롤러(106)를 활성화한다.According to another embodiment of the present invention, the second display controller 106 includes a seventh interface having a plurality of plates connected to the processor 102. This pin activates the second display controller 106 from inactive mode when the processor 102 receives input from multiple input devices.

이에 더해, 제2 디스플레이 컨트롤러(106)는 다양한 기능을 갖는다. 제2 디스플레이 컨트롤러(106)는 '컬러 뒤섞기(swizzling)'을 지원하여 디스플레이 장치(108)가 종래의 24비트 패널처럼 나타날 수 있도록 한다. 컬러 뒤섞기는 비트 수를 줄이는 방법으로, 디스플레이 품질에 있어서 아무런 시각적 차이 없이 각 픽셀을 표현한다. 나아가, 제2 디스플레이 컨트롤러(106)는 안티알리아싱(anti-aliasing) 기능을 지원한다. 안티알리아싱 기능은 디스플레이 장치(108)상의 텍스트 디스플레이를 향상시킨다. 게다가, 제2 디스플레이 컨트롤러(106)는 픽셀 어드레스 가능 자동 컬러(pixel addressable automatic color)를 그레이스케일로 변환하기 위한 단색 모드 지원을 제공한다.In addition, the second display controller 106 has various functions. The second display controller 106 supports 'color swizzling' so that the display device 108 can appear like a conventional 24-bit panel. Color shuffling is a way to reduce the number of bits, representing each pixel without any visual difference in display quality. In addition, the second display controller 106 supports an anti-aliasing function. The antialiasing function enhances the text display on the display device 108. In addition, the second display controller 106 provides monochromatic mode support for converting pixel addressable automatic color to grayscale.

추가로, 제2 디스플레이 컨트롤러(106)는, 패스-쓰루(pass-through) 모드에서, 들어오는 디스플레이 프레임에 대한 투명성을 제공한다. 패스-쓰루 모드에서는, 제2 디스플레이 컨트롤러(106)는 아무런 조작을 수행하지 않고 디스플레이 프 레임을 제1 디스플레이 컨트롤러(104)로 넘긴다. 결과적으로, 단일의 LCD 타이밍 컨트롤러 칩 및 자동 플라이바이(fly-by) 모드가 에뮬레이트된다. 자동 플라이바이 보드는 SDRAM 프레임 버퍼로의 불필요한 기록을 방지하여, 디스플레이 시스템에 의해 소비되는 전체 전력을 절감시킨다. 이는 전력 소비를 최소화하게 한다. 또한, 제2 디스플레이 컨트롤러는 효율적인 디버깅을 위해 종래의 적녹청(RGB) DETTL 패널을 지원한다. 제2 디스플레이 컨트롤러는 또한 생산 라인 테스트를 위한 셀프테스트 기능을 포함한다. 제2 디스플레이 컨트롤러(106)는 패스-쓰루 모드를 인에이블함으로써 입력 디스플레이 프레임 상에 조작을 수행하지 않도록 설정될 수 있다. 제2 디스플레이 컨트롤러(106)의 이런 특성은 생산 동안에 제2 디스플레이 컨트롤러(106)를 테스트하는 데 이용될 수 있다. 제2 디스플레이 컨트롤러(106)의 상술한 특징들을 도 2와 함께 설명한다.In addition, the second display controller 106 provides transparency for the incoming display frame in a pass-through mode. In the pass-through mode, the second display controller 106 passes the display frame to the first display controller 104 without performing any manipulation. As a result, a single LCD timing controller chip and automatic fly-by mode are emulated. An automatic flyby board prevents unnecessary writing to the SDRAM frame buffer, thus reducing the overall power consumed by the display system. This allows to minimize power consumption. In addition, the second display controller supports a conventional red-green-blue (RGB) DETTL panel for efficient debugging. The second display controller also includes a self test function for production line testing. The second display controller 106 may be set to not perform an operation on the input display frame by enabling the pass-through mode. This characteristic of the second display controller 106 can be used to test the second display controller 106 during production. The above-described features of the second display controller 106 will be described with reference to FIG. 2.

도 2는 본 발명의 실시형태에 따라, 디스플레이 시스템(200)에 존재하는 시스템 구성 요소의 개략도를 예시한다. 제1 디스플레이 컨트롤러(104)는 프레임 퍼버(202) 및 다수의 클럭을 포함한다. 그러나, 단순화된 표시를 위하여, 제1 디스플레이 컨트롤러(104)는 하나의 클럭(206)을 포함하도록 나타난다. 또한, 제1 디스플레이 컨트롤러(106)는 하나 이상의 레지스터를 포함한다. 이에 더해, 제2 디스플레이 컨트롤러(106)는 프레임 버퍼(204) 및 다수의 클럭을 포함한다. 그러나, 단순화된 표시를 위하여, 제2 디스플레이 컨트롤러(106)는 하나의 클럭(208)을 포함하도록 나타난다. 또한, 제2 디스플레이 컨트롤러는 제1 핀(210), 제2 핀(212), 제3 핀(214), 제4 핀(216), 제5 핀(218), 및 하나 이상의 레지스터를 포함한다.2 illustrates a schematic diagram of system components present in the display system 200, in accordance with an embodiment of the present invention. The first display controller 104 includes a frame buffer 202 and a plurality of clocks. However, for simplified display, the first display controller 104 is shown to include one clock 206. The first display controller 106 also includes one or more registers. In addition, the second display controller 106 includes a frame buffer 204 and a plurality of clocks. However, for simplified display, the second display controller 106 is shown to include one clock 208. The second display controller also includes a first pin 210, a second pin 212, a third pin 214, a fourth pin 216, a fifth pin 218, and one or more registers.

프로세서(102)는 디스플레이 장치(108)를 리프레싱하기 위해 제1 디스플레이 컨트롤러(104) 및 제2 디스플레이 컨트롤러(106)에 디스플레이 프레임을 공급한다. 디스플레이 프레임은 디스플레이 장치(108)를 리프레싱하기 위한 다수의 디스플레이 프레임을 포함한다. 디스플레이 데이터는 디스플레이 장치(108)에 의해 디스플레이될 하나 이상의 프레임을 포함한다. 디스플레이 프레임은, 디스플레이 장치(108)상에 디스플레이될, 이미지의 픽셀 바이 픽셀(pixel-by-pixel) 데이터이다. 프레임 버퍼(202) 및 프레임 버퍼(204)는 디스플레이 장치(108)를 리프레시하기 위한 디스플레이 프레임을 저장한다. 디스플레이 장치(108)는 제1 디스플레이 컨트롤러(104) 또는 제2 디스플레이 컨트롤러(106)에 의해 구동될 수 있다. 디스플레이 컨트롤러들(104 및 106) 사이의 디스플레이 장치(108) 제어의 스위칭을 관리하기 위해 핀이 이용된다. 프로세서(102)는 제1 디스플레이 컨트롤러(104)에 디스플레이 프레임을 공급한다. 제1 디스플레이 컨트롤러(104)는, 프로세서(102)가 프레임 버퍼(202)에 디스플레이 프레임을 기록하는 경우에, 디스플레이 장치(108)를 리프레시한다. 프로세서(106)가 프레임 버퍼(202)에 기록하지 않는 경우에, 디스플레이 장치(108)의 제어는 제2 디스플레이 컨트롤러(106)로 스위칭된다. 프로세서(102)가 프레임 버퍼(202)에 재차 기록하는 경우에, 제어는 다시 제1 디스플레이 컨트롤러(104)로 스위칭된다. 제1 디스플레이 컨트롤러(104)와 제2 디스플레이 컨트롤러(106) 사이에서의 디스플레이 장치(108)의 제어의 전환은 디스플레이 인공물을 생성할 수 있다. 인공물을 생성하지 않고 디스플레이 장치(108)의 제어를 스위칭하는 방법을, 도 3, 4 및 5와 함께 자세하게 설명한다.The processor 102 supplies a display frame to the first display controller 104 and the second display controller 106 to refresh the display device 108. The display frame includes a plurality of display frames for refreshing the display device 108. The display data includes one or more frames to be displayed by the display device 108. The display frame is pixel-by-pixel data of the image to be displayed on the display device 108. The frame buffer 202 and the frame buffer 204 store display frames for refreshing the display device 108. The display device 108 may be driven by the first display controller 104 or the second display controller 106. The pin is used to manage the switching of the display device 108 control between the display controllers 104 and 106. The processor 102 supplies a display frame to the first display controller 104. The first display controller 104 refreshes the display device 108 when the processor 102 writes a display frame to the frame buffer 202. If the processor 106 does not write to the frame buffer 202, control of the display device 108 is switched to the second display controller 106. When the processor 102 writes back to the frame buffer 202, control is switched back to the first display controller 104. Switching control of the display device 108 between the first display controller 104 and the second display controller 106 can produce display artifacts. A method of switching the control of the display device 108 without generating an artifact is described in detail with reference to FIGS. 3, 4 and 5.

도 3은, 본 발명의 실시형태에 따라, 디스플레이 장치(108)를 구동하기 위한 방법의 흐름도이다. 단계 302에서, 먼저 제1 디스플레이 컨트롤러(104)에 디스플레이 데이터가 수신된다. 제1 디스플레이 컨트롤러(104)는 프로세서(102)로부터 디스플레이 데이터를 수신한다. 디스플레이 데이터는 프레임 버퍼(202)에 저장된다.3 is a flowchart of a method for driving display device 108, in accordance with an embodiment of the present invention. In step 302, display data is first received by the first display controller 104. The first display controller 104 receives display data from the processor 102. Display data is stored in the frame buffer 202.

단계 304에서, 디스플레이 장치(108)의 제어는 제1 디스플레이 컨트롤러(104) 및 제2 디스플레이 컨트롤러(106) 사이에서 스위칭된다. 디스플레이 장치의 제어는, 블랭킹 간격에서 제1 디스플레이 컨트롤러(104) 및 제2 디스플레이 컨트롤러(106) 사이에서 스위칭된다. 블랭킹 간격은 수직 동기화(V-Sync) 또는 수평 동기화(H-Sync) 펄스의 트레일링 에지와 다음 활성 주사선의 시작 사이 동안이다. 주사선은, 디스플레이 장치(108)에 의해 디스플레이될 이미지의 픽셀 데이터의 행을 나타낸다. 블랭킹 간격은 수직 블랭킹 간격이고, 스위칭은 입력 수직 동기화(V-Sync) 펄스의 끝에서 일어난다.In step 304, control of the display device 108 is switched between the first display controller 104 and the second display controller 106. Control of the display device is switched between the first display controller 104 and the second display controller 106 at the blanking interval. The blanking interval is between the trailing edge of the V-Sync or H-Sync pulse and the start of the next active scan line. The scan line represents a row of pixel data of the image to be displayed by the display device 108. The blanking interval is the vertical blanking interval and the switching takes place at the end of the input V-Sync pulse.

실시형태에서는, 제1 디스플레이 컨트롤러(104)가 디스플레이 장치(108)를 구동하고 프레임 버퍼(202)에 아무런 디스플레이 데이터도 기록되지 않는 경우에, 디스플레이 장치{(108)의 제어가 제1 디스플레이 컨트롤러(104)로부터 제2 디스플레이 컨트롤러(106)로 스위칭된다. 본 발명의 다른 실시형태에서는, 제2 디스플레이 컨트롤러(106)가 디스플레이 장치(108)를 구동하고 새로운 프레임이 프레임 버퍼(202)에 기록되는 경우에, 디스플레이 장치(108)의 제어가 제2 디스플레이 컨트롤러(106)로부터 제1 디스플레이 컨트롤러(104)로 스위칭된다. 단계 306에서, 제어가 스위칭된 후에 디스플레이 장치(108)는 리프레시된다. 제1 디스플레이 컨트롤러(104)와 제2 디스플레이 컨트롤러(106) 사이의 디스플레이 장치의 제어의 스위칭 방법을 도 4 및 5와 함께 더 자세히 설명한다.In an embodiment, when the first display controller 104 drives the display device 108 and no display data is written to the frame buffer 202, control of the display device 108 is controlled by the first display controller ( From 104 to the second display controller 106. In another embodiment of the present invention, when the second display controller 106 drives the display device 108 and a new frame is written to the frame buffer 202, control of the display device 108 is controlled by the second display controller. Switch from 106 to the first display controller 104. In step 306, the display device 108 is refreshed after the control is switched. A method of switching the control of the display device between the first display controller 104 and the second display controller 106 will be described in more detail in conjunction with FIGS. 4 and 5.

도 4A 및 4B는, 본 발명의 실시형태에 따라, 제1 디스플레이 컨트롤러(104)로부터 제2 디스플레이 컨트롤러(106)로 디스플레이 장치(108)의 제어를 스위칭하는 방법의 흐름도를 포함한다. 프레임 버퍼(202)가 새로운 디스플레이 프레임으로 지속적으로 기록되는 경우에, 제1 디스플레이 컨트롤러(104)는 디스플레이 장치(108)를 구동한다. 제1 디스플레이 컨트롤러(104)가 디스플레이 장치(108)를 구동하는 것은 디스플레이 프레임을 제2 디스플레이 컨트롤러(106)로 넘기는 것을 포함한다. 제2 디스플레이 컨트롤러(106)는 프레임 버퍼(204)에 디스플레이 프레임을 기록한다. 그 후에, 제2 디스플레이 컨트롤러(106)는, 디스플레이 프레임을 프레임 버퍼(204)로부터 펫칭함으로써, 디스플레이 장치(108)를 리프레시한다. 제2 디스플레이 컨트롤러(106)는, 디스플레이 출력의 주파수를 변경하거나, 컬러 뒤섞기를 수행하거나, 컬러 안티알리아싱 기능을 수행하는 등의, 디스플레이 프레임에 대한 하나 이상의 변형을 수행할 수 있다. 그 후에, 제2 디스플레이 컨트롤러(106)는 디스플레이 장치(108)를 리프레시한다.4A and 4B include a flowchart of a method of switching control of the display device 108 from the first display controller 104 to the second display controller 106 in accordance with an embodiment of the present invention. When the frame buffer 202 is continuously written to a new display frame, the first display controller 104 drives the display device 108. Driving the display device 108 by the first display controller 104 includes passing the display frame to the second display controller 106. The second display controller 106 writes the display frame to the frame buffer 204. Thereafter, the second display controller 106 refreshes the display device 108 by fetching display frames from the frame buffer 204. The second display controller 106 can perform one or more modifications to the display frame, such as changing the frequency of the display output, performing color shuffling, or performing a color antialiasing function. Thereafter, the second display controller 106 refreshes the display device 108.

본 발명의 다른 실시형태에 따라, 제2 디스플레이 컨트롤러(106)는 디스플레이 프레임에 대한 변형을 수행할 수 있으며, 디스플레이 프레임을 프레임 버퍼(204)에 기록하지 않고 디스플레이 장치(108)를 리프레시할 수 있다.In accordance with another embodiment of the present invention, the second display controller 106 can perform modifications to the display frame and refresh the display device 108 without writing the display frame to the frame buffer 204. .

단계 402에서, 제1 디스플레이 컨트롤러(104)는 디스플레이 장치(108)를 구동한다. 단계 404에서, 새로운 디스플레이 프레임들이 프레임 버퍼(202)에 기록될지 여부가 결정된다. 만약, 새로운 디스플레이 프레임들이 프레임 버퍼(202)에 기록되는 경우, 제1 디스플레이 컨트롤러(104)는, 단계 402에서, 디스플레이 장치(108)의 구동을 계속한다. 반대로, 새로운 디스플레이 프레임이 프레임 버퍼(202)에 기록되지 않는 경우에는, 단계 406에서, 제1 핀(210)이 논리 로우 상태로 세팅된다. 단계 408에서, 새로운 프레임은 프레임 버퍼(204)에 기록된다. 이후, 제2 디스플레이 컨트롤러(106)는 V-Sync 펄스의 끝에서 디스플레이 로드 사이클을 수행한다. 디스플레이 로드 사이클을 수행하는 프로세스는 프레임 버퍼(204)로의 디스플레이 프레임의 기록을 포함한다. 프레임 버퍼(204)로의 디스플레이 프레임의 기록은 입력 V-Sync 펄스의 트레일링 에지에서 개시하여 다음 V-Sync 펄스의 트레일링 에지에서 종료한다. V-Sync 펄스의 트레일링 에지은 현재 디스플레이 프레임의 종료와 새로운 디스플레이 프레임의 시작을 나타낸다. 제2 디스플레이 컨트롤러(106)는 제1 주사선으로부터 다음 V-Sync 펄스의 트레일링 에지까지 픽셀 데이터를 기록하기 시작한다. 입력 V-Sync 펄스의 트레일링 에지 또는 제2 디스플레이 컨트롤러(106)의 디스플레이 프레임 타이밍은 제2 핀(212)에 의해 프로세서(102)에 알려진다. 제2 핀(212)은 제1 출력 주사선부터 V-Sync 펄스의 트레일링 에지까지 논리 로우 상태로 유지된다.In operation 402, the first display controller 104 drives the display device 108. At step 404, it is determined whether new display frames are to be written to the frame buffer 202. If new display frames are written to the frame buffer 202, the first display controller 104 continues to drive the display device 108, at step 402. Conversely, if a new display frame is not written to the frame buffer 202, then at step 406, the first pin 210 is set to a logic low state. In step 408, a new frame is written to the frame buffer 204. The second display controller 106 then performs a display load cycle at the end of the V-Sync pulse. The process of performing display load cycles includes writing of display frames to frame buffer 204. Writing of the display frame to frame buffer 204 begins at the trailing edge of the input V-Sync pulse and ends at the trailing edge of the next V-Sync pulse. The trailing edge of the V-Sync pulse indicates the end of the current display frame and the start of a new display frame. The second display controller 106 starts writing pixel data from the first scan line to the trailing edge of the next V-Sync pulse. The trailing edge of the input V-Sync pulse or the display frame timing of the second display controller 106 is known to the processor 102 by the second pin 212. The second pin 212 remains logic low from the first output scan line to the trailing edge of the V-Sync pulse.

제2 핀(212)은 수직 블랭킹 간격에서 논리 하이 상태로 유지된다. 프로세서(102)는 수직 블랭킹 간격 동안 제1 디스플레이 컨트롤러(104)와 제2 디스플레이 컨트롤러(106) 사이의 디스플레이 장치(108)에 대한 제어의 스위칭을 동기화하기 위해 제2 핀(212)의 상태를 이용한다. 전체 프레임이 프레임 버퍼(204)로 기록된 후, 제2 디스플레이 컨트롤러(106)는 제1 디스플레이 컨트롤러(104)로부터 자신으로의 제어의 스위칭을 개시한다.The second pin 212 remains at a logic high state in the vertical blanking interval. The processor 102 uses the state of the second pin 212 to synchronize the switching of control for the display device 108 between the first display controller 104 and the second display controller 106 during the vertical blanking interval. . After the entire frame is written to the frame buffer 204, the second display controller 106 initiates switching of control from the first display controller 104 to itself.

단계 410에서, 제2 디스플레이 컨트롤러(106)는 다수의 제1 디스플레이 컨트롤러(104)의 비디오 타이밍으로부터 다수의 제2 디스플레이 컨트롤러(106)의 비디오 타이밍으로의 전환을 수행한다. 본 발명의 실시예에 따르면, 제1 디스플레이 컨트롤러(104)의 비디오 타이밍으로부터 제2 디스플레이 컨트롤러(106)의 비디오 타이밍으로의 전환은 V-Sync 펄스의 트레일링 에지에 근접하여 수행된다. V-Sync 펄스의 트레일링 에지에 근접한다는 것은 V-Sync 펄스의 시작부터 다음 수직 블랭킹 간격의 종료까지의 시간 간격을 의미한다. 또한, 제2 디스플레이 컨트롤러(106)는 클럭(206)에서 클럭(208)으로의 전환을 수행한다. 클럭(206) 및 클럭(208)은 동일 주파수를 가질 수 있다. 하지만, 클럭(208)은 클럭(206)에 대해 비동기로 구동될 수 있다. 본 발명의 일 실시예에 따르면, 제2 디스플레이 컨트롤러(106)의 비디오 타이밍과 맞추기 위해 제1 디스플레이 컨트롤러(104)에 의해 송신된 디스플레이 프레임의 타임을 갱신하는 데 'First In First Out'(FIFO)가 사용될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 디스플레이 컨트롤러(104 및 106)의 비디오 타이밍의 전환은 각각 수평 동기화(H-Sync) 펄스의 블랭킹 간격 동안 수행된다. 본 발명의 또 다른 실시예에 따르면, 디스플레이 프레임의 동기화는 게이트 위상 동기 루프(PLL)를 사용해서 수행될 수도 있으며, 따라서 지속적으로 렌더링될 수 있다. In operation 410, the second display controller 106 performs a transition from the video timing of the plurality of first display controllers 104 to the video timing of the plurality of second display controllers 106. According to an embodiment of the present invention, the transition from the video timing of the first display controller 104 to the video timing of the second display controller 106 is performed in proximity to the trailing edge of the V-Sync pulse. Proximity to the trailing edge of the V-Sync pulse means the time interval from the start of the V-Sync pulse to the end of the next vertical blanking interval. The second display controller 106 also performs a switch from clock 206 to clock 208. Clock 206 and clock 208 may have the same frequency. However, clock 208 may be driven asynchronously with respect to clock 206. According to one embodiment of the present invention, a 'First In First Out' (FIFO) is used to update the time of the display frame transmitted by the first display controller 104 to match the video timing of the second display controller 106. Can be used. According to another embodiment of the present invention, the switching of the video timings of the first and second display controllers 104 and 106 is performed during the blanking interval of the H-Sync pulses, respectively. According to another embodiment of the present invention, the synchronization of the display frame may be performed using a gate phase locked loop (PLL), and thus may be continuously rendered.

단계 412에서, 제2 디스플레이 컨트롤러(106)는 제1 디스플레이 컨트롤러(104)의 다수의 레지스터와 제2 디스플레이 컨트롤러(106)의 다수의 레지스터를 리셋한다. 단계 414에서, 제2 디스플레이 컨트롤러(106)는 프레임 버퍼(204)를 기록 모드에서 판독 모드로 스위칭한다. 본 발명의 일 실시예에 따르면, 프레임 버퍼(204)의 기록 모드에서 판독 모드로의 스위칭은 비디오 타이밍의 전환과 동시에 수행된다. 비디오 타이밍의 전환에 이어서, 제2 디스플레이 컨트롤러(106)는 디스플레이 출력을 생성하기 위해 레지스터와 클럭(208)을 사용한다. 디스플레이 출력은 조작(manipulation)을 수행하거나 또는 수행하지 않고 프레임 버퍼(204)로부터 펫칭되는 디스플레이 프레임을 포함한다. 레지스터와 클럭(208)은, 디스플레이 장치(108)의 제어의 전환에 이어서 다음 활성 주사선의 시작에서 동작을 개시한다.In operation 412, the second display controller 106 resets the plurality of registers of the first display controller 104 and the plurality of registers of the second display controller 106. In step 414, the second display controller 106 switches the frame buffer 204 from a write mode to a read mode. According to one embodiment of the present invention, switching from the write mode to the read mode of the frame buffer 204 is performed simultaneously with the switching of the video timing. Following the transition of video timing, the second display controller 106 uses the register and clock 208 to generate the display output. The display output includes display frames fetched from frame buffer 204 with or without manipulation. The register and clock 208 start operation at the start of the next active scan line following the switching of control of the display device 108.

단계 416에서, 디스플레이 장치(108)의 제어는 제1 디스플레이 컨트롤러(104)로부터 제2 디스플레이 컨트롤러(106)로 스위칭된다. 이후, 제2 디스플레이 컨트롤러(106)는 다음 활성 주사선의 시작부터 디스플레이 장치(108)를 리프레시한다. 제2 디스플레이 컨트롤러(106)는 프레임 버퍼(204)에 존재하는 디스플레이 프레임으로 디스플레이 장치(108)를 자율적으로 리프레시한다. 단계 418에서, 제1 디스플레이 컨트롤러(104)와 프로세서(102)는 비활성 모드로 스위칭된다. 본 발명의 다른 실시예에 따르면, 단계 418에서, 프로세서(102)가 활성 모드로 유지되는 반면, 제1 디스플레이 컨트롤러(104)는 비활성 모드로 스위칭될 수 있다.In step 416, control of the display device 108 is switched from the first display controller 104 to the second display controller 106. Thereafter, the second display controller 106 refreshes the display device 108 from the start of the next active scan line. The second display controller 106 autonomously refreshes the display device 108 with the display frame present in the frame buffer 204. In operation 418, the first display controller 104 and the processor 102 are switched to an inactive mode. According to another embodiment of the present invention, in step 418, the processor 102 may be maintained in an active mode while the first display controller 104 may be switched to an inactive mode.

제2 디스플레이 컨트롤러(106)는, 제2 디스플레이 컨트롤러(106)가 소정의 시간만큼, 동일한 디스플레이 프레임으로 디스플레이 장치(108)를 리프레시할 때, 비활성 모드로 스위칭될 수 있다. 디스플레이 장치(108)의 리프레시에 대한 소정의 횟수는 제2 디스플레이 컨트롤러(106)의 레지스터에 저장된다. The second display controller 106 may be switched to the inactive mode when the second display controller 106 refreshes the display device 108 with the same display frame for a predetermined time. The predetermined number of times for refreshing the display device 108 is stored in a register of the second display controller 106.

도 5는 본 발명의 일 실시예에 따라, 디스플레이 장치(108)의 제어를 제2 디스플레이 컨트롤러(106)로부터 제1 디스플레이 컨트롤러(104)로 스위칭하는 방법의 흐름도를 도시한다. 단계 502에서, 제2 디스플레이 컨트롤러(106)는 디스플레이 장치(108)를 구동한다. 단계 504에서, 새로운 디스플레이 프레임들이 프레임 버퍼(202)에 기록될지 여부가 결정된다. 만일 새로운 디스플레이 프레임들이 프레임 버퍼(202)에 기록되지 않는다면, 제2 디스플레이 컨트롤러는, 단계 502에서, 디스플레이 장치(108)의 구동을 계속한다. 반대로, 새로운 디스플레이 프레임이 프레임 버퍼(202)에 기록되는 경우에는, 단계 506에서, 제1 핀(210)이 논리 하이 상태로 세팅된다. 제1 핀(210)의 논리 하이 상태는 제1 디스플레이 컨트롤러(104)의 중간 고-전력 기록 상태를 나타낸다. 기록 프로세스는, 제2 디스플레이 컨트롤러(106)에 의해 프레임 버퍼(202)로부터 디스플레이 프레임을 로딩하여 그것을 프레임 버퍼(204)에 저장하는 것을 의미한다. 5 shows a flowchart of a method of switching control of the display device 108 from the second display controller 106 to the first display controller 104, in accordance with an embodiment of the present invention. In operation 502, the second display controller 106 drives the display device 108. At step 504, it is determined whether new display frames are to be written to the frame buffer 202. If new display frames are not written to the frame buffer 202, the second display controller, at step 502, continues to drive the display device 108. Conversely, if a new display frame is written to the frame buffer 202, then at step 506, the first pin 210 is set to a logic high state. The logic high state of the first pin 210 represents an intermediate high-power write state of the first display controller 104. The writing process means loading the display frame from the frame buffer 202 by the second display controller 106 and storing it in the frame buffer 204.

단계 508에서, 제2 디스플레이 컨트롤러(106)는 제2 디스플레이 컨트롤러(106)의 비디오 타이밍과 제1 디스플레이 컨트롤러(104)의 비디오 타이밍 간의 전환을 수행한다. 또한, 제2 디스플레이 컨트롤러(106)는 클럭(208)과 클럭(206) 간의 전환을 수행한다. 본 발명에 따른 일 실시예에서는, 클럭 전환은 입력 V-Sync 펄스의 트레일링 에지에 근접하여 수행된다. 반면, 본 발명의 다른 실시예에서는, 클럭 전환은 H-Sync 펄스의 블랭킹 간격 동안 수행된다. In step 508, the second display controller 106 performs a switch between the video timing of the second display controller 106 and the video timing of the first display controller 104. In addition, the second display controller 106 performs switching between the clock 208 and the clock 206. In one embodiment according to the present invention, clock switching is performed close to the trailing edge of the input V-Sync pulse. On the other hand, in another embodiment of the present invention, clock switching is performed during the blanking interval of the H-Sync pulse.

만일 제1 디스플레이 컨트롤러(104)가 저전력 상태에 있다면, 클럭(206), 비디오 타이밍, 및 제1 디스플레이 컨트롤러(104)의 레지스터는 프로세서(102)에 의해 다시 초기화된다. 또한, 프로세서(102)는 동기에 맞추어 클럭(206)을 클럭(208)으로 재초기화한다. 본 발명의 다른 실시예에 따르면, 비디오 타이밍, 클럭(206), 및 제1 디스플레이 컨트롤러(104)의 레지스터는 제3 핀(214)에 의해 제공되는 인터럽트가 있는 경우 다시 초기화될 수 있다. 제3 핀(214)은 기 선택된 주사선의 시작에서 주사선 인터럽트를 제공할 수 있다. 제2 디스플레이 컨트롤러(106)는 제공되는 인터럽트의 종류에 기초하여 다수의 기능들을 수행하도록 프로그램될 수 있다. 제공되는 인터럽트의 종류는 제4 핀(216)에 의해 프로세서(102)로 고지된다. 본 발명의 또 다른 실시예에 따르면, 제2 디스플레이 컨트롤러(106)는 제공되는 인터럽트의 종류를 나타내기 위해 다수의 핀을 사용한다. 제2 디스플레이 컨트롤러(106)는 제1 디스플레이 컨트롤러(104)의 재초기화 후에 제어의 전환을 수행한다. If the first display controller 104 is in a low power state, the clock 206, video timing, and registers of the first display controller 104 are reinitialized by the processor 102. The processor 102 also reinitializes the clock 206 to the clock 208 in synchronization. According to another embodiment of the present invention, the video timing, clock 206, and register of the first display controller 104 may be reinitialized if there is an interrupt provided by the third pin 214. The third pin 214 may provide a scan line interrupt at the start of the preselected scan line. The second display controller 106 may be programmed to perform a number of functions based on the type of interrupt provided. The kind of interrupt provided is notified to the processor 102 by the fourth pin 216. According to another embodiment of the present invention, the second display controller 106 uses multiple pins to indicate the type of interrupt provided. The second display controller 106 performs control switching after reinitialization of the first display controller 104.

단계 510에서, 디스플레이 장치(108)의 제어는 제1 디스플레이 컨트롤러(104)로 스위칭된다. 이후, 제1 디스플레이 컨트롤러(104)는 프로세서(102)에 의해 프레임 버퍼(202)에 기록된 디스플레이 프레임으로 디스플레이 장치(108)를 구동한다. 다음 활성 주사선부터, 제1 디스플레이 컨트롤러(104)의 레지스터와 클럭(206)이 디스플레이 출력을 생성한다. In operation 510, control of the display apparatus 108 is switched to the first display controller 104. Thereafter, the first display controller 104 drives the display apparatus 108 with the display frame recorded in the frame buffer 202 by the processor 102. From the next active scan line, the register and clock 206 of the first display controller 104 produce a display output.

도 6은 본 발명의 일 실시예에 따라, 비활성 모드로부터 제2 디스플레이 컨트롤러(106)를 활성화하는 방법에 대한 흐름도이다. 단계 602에서, 제2 디스플레이 컨트롤러(106)는 비활성 모드로 유지된다. 단계 604에서, 프로세서(102)가 프로세서(102)와 관련된 입력 장치들로부터 입력을 받았는지 여부가 결정된다. 입력 장치들은, 예를 들면, 키보드, 터치패드, 무선 이벤트, 커서 패드, 혹은 마우스 등이 될 수 있다. 만일 프로세서(102)가 입력을 수신하지 않는다면, 단계 602에서, 제2 디스플레이 컨트롤러(106)는 비활성 모드로 유지된다. 하지만, 프로세서(102)가 입력을 수신하는 경우, 그 다음, 단계 606에서, 제5핀(218)이 논리 하이 상태로 세팅되고 제2 디스플레이 컨트롤러(106)가 비활성 모드로부터 활성화된다. 6 is a flowchart of a method of activating a second display controller 106 from an inactive mode, in accordance with an embodiment of the present invention. In step 602, the second display controller 106 is maintained in an inactive mode. In step 604, it is determined whether the processor 102 has received input from input devices associated with the processor 102. The input devices may be, for example, a keyboard, a touch pad, a wireless event, a cursor pad, a mouse, or the like. If the processor 102 does not receive an input, in step 602, the second display controller 106 remains in an inactive mode. However, when processor 102 receives an input, then at step 606, fifth pin 218 is set to a logic high state and second display controller 106 is activated from inactive mode.

제5 핀(218)은 프로세서(102)에 의해 논리 하이 상태로 설정된다. 제5 핀이 논리 하이 상태로 설정되고 제2 디스플레이 컨트롤러(106)가 활성 모드에 있으면, 제2 디스플레이 컨트롤러(106)는 디스플레이 타임아웃 레지스터를 리셋한다. 디스플레이 타임아웃 레지스터는 몇 초 후에 디스플레이 컨트롤러(106)가 비활성 모드로 스위칭될 수 있는지, 디스플레이 프레임이 제2 디스플레이 컨트롤러에 의해 리프레시될 수 있는 시간 값을 저장한다. 본 발명의 다른 실시예에 따르면, 프로세서(102)가 입력 장치들로부터 입력을 수신할 때마다, 제2 디스플레이 컨트롤러(106)가 프로세서(102)의 내장 소프트웨어에 의해 비활성 모드로부터 활성화된다. The fifth pin 218 is set to a logic high state by the processor 102. If the fifth pin is set to a logic high state and the second display controller 106 is in the active mode, the second display controller 106 resets the display timeout register. The display timeout register stores a number of seconds after which the display controller 106 can be switched to inactive mode, or a time value at which the display frame can be refreshed by the second display controller. According to another embodiment of the present invention, whenever the processor 102 receives input from input devices, the second display controller 106 is activated from inactive mode by the embedded software of the processor 102.

단계 608에서, 프로세서(102)가 프레임 버퍼(202)를 새로운 디스플레이 프레임으로 업데이트했는지 여부가 결정된다. 만일, 프로세서(102)가 새로운 프레임을 업데이트하지 않는다면, 단계 614에서, 제2 디스플레이 컨트롤러(106)가 자율적으로 프레임 버퍼(204)에 존재하는 디스플레이 프레임으로 디스플레이 장치(108)를 리프레싱하기 시작한다. 하지만, 만약 프로세서(102)가 새로운 디스플레이 프레임 으로 프레임 버퍼(202)를 업데이트한다면, 제2 디스플레이 컨트롤러(106)는 디스플레이 장치(108)를 활성화하고 디스플레이 블랭킹 레지스터를 리셋함으로써 디스플레이를 블랭크시킨다. 디스플레이 블랭킹 레지스터는 디스플레이 장치(108)의 기능을 제어한다. 디스플레이 블랭킹 레지스터가 인에이블되면, 제2 디스플레이 컨트롤러(106)는 블랭크 디스플레이 장치(108)를 나타낸다. 디스플레이 블랭킹 레지스터를 리셋하는 것은 디스플레이 장치(108)의 정규 기능을 복구한다. 단계 610에서, 제3 핀(214)이 제2 디스플레이 컨트롤러(106)로 하여금 디스플레이 로드 사이클을 수행하도록 지시하기 위한 인터럽트를 발생시킨다. 단계 612에서, 제2 디스플레이 컨트롤러(106)는 디스플레이 로드 사이클을 수행한다. 그 후, 단계 614에서, 제2 디스플레이 컨트롤러는 자율적으로 디스플레이 장치(108)의 리프레싱을 시작한다. 디스플레이 장치(108)의 구동과 관련된 방법의 단계들과 디스플레이 시스템(200)의 시스템 구성요소들의 상태가 시간적으로 도 7, 8, 및 9와 함께 자세히 설명되어 있다.In step 608, it is determined whether the processor 102 has updated the frame buffer 202 with a new display frame. If the processor 102 does not update the new frame, at step 614, the second display controller 106 autonomously begins to refresh the display device 108 with the display frame present in the frame buffer 204. However, if processor 102 updates frame buffer 202 with a new display frame, second display controller 106 blanks the display by activating display device 108 and resetting the display blanking register. The display blanking register controls the function of the display device 108. When the display blanking register is enabled, the second display controller 106 represents the blank display device 108. Resetting the display blanking register restores the normal functionality of the display device 108. In step 610, the third pin 214 generates an interrupt to instruct the second display controller 106 to perform a display load cycle. In step 612, the second display controller 106 performs a display load cycle. Thereafter, in step 614, the second display controller autonomously starts refreshing the display device 108. The steps of the method associated with driving the display device 108 and the states of system components of the display system 200 are described in detail in conjunction with FIGS. 7, 8, and 9 in time.

도 7은 본 발명의 일 실시예에 따른, 제1 디스플레이 컨트롤러(104)로부터 제2 디스플레이 컨트롤러(106)로의 디스플레이 장치(108)의 제어 스위칭에 대한 시간선상의 그래프이다. 도 7은 수직 블랭킹 간격 동안 수행되는 디스플레이 장치(108)의 스위칭 제어의 프로세스를 도시한다. 또한, 도 7은 디스플레이 시스템(200)의 다른 시스템 구성요소들의 상태들을 시간 선상에서 도시한다. 도 7에 도시된 디스플레이 시스템(200)의 시스템 구성요소들은 제1 디스플레이 컨트롤러(104), 제2 디스플레이 컨트롤러(106), 프레임 버퍼(204), 클럭(206), 제1 핀(210) 및 제2 핀(212)을 포함한다. 도 7에서, x-축 상에 시간이 표시되어 있고, 시스템 구성요소들의 상태는 y-축 상에 표시되어 있다.7 is a timeline graph of the control switching of display device 108 from first display controller 104 to second display controller 106, in accordance with an embodiment of the present invention. 7 shows a process of switching control of the display device 108 performed during the vertical blanking interval. In addition, FIG. 7 illustrates the states of other system components of the display system 200 in a timeline. The system components of the display system 200 shown in FIG. 7 include a first display controller 104, a second display controller 106, a frame buffer 204, a clock 206, a first pin 210 and a first component. Two pins 212. In FIG. 7, time is indicated on the x-axis, and the state of system components is indicated on the y-axis.

도 8은 본 발명의 일 실시예에 따른, 제2 디스플레이 컨트롤러(106)로부터 제1 디스플레이 컨트롤러(104)로의 디스플레이 장치(108)의 제어 스위칭에 대한 시간선상의 그래프이다. 도 8은 수직 블랭킹 간격 동안 수행되는 디스플레이 장치(108)의 스위칭 제어의 프로세스를 도시한다. 또한, 도 8은 디스플레이 시스템(200)의 다른 시스템 구성요소들의 상태들을 시간 선상에서 도시한다. 도 8에 도시된 디스플레이 시스템(200)의 시스템 구성요소들은 제1 디스플레이 컨트롤러(104), 제2 디스플레이 컨트롤러(106), 클럭(206), 제1 핀(210), 제2 핀(212), 및 제3 핀(214)을 포함한다. 도 8에서, x-축 상에 시간이 표시되어 있고, 시스템 구성요소들의 상태는 y-축 상에 표시되어 있다.8 is a timeline graph of the control switching of display device 108 from second display controller 106 to first display controller 104, in accordance with an embodiment of the present invention. 8 shows a process of switching control of the display device 108 performed during the vertical blanking interval. 8 also shows the states of other system components of the display system 200 in a timeline. The system components of the display system 200 shown in FIG. 8 include a first display controller 104, a second display controller 106, a clock 206, a first pin 210, a second pin 212, And a third pin 214. In FIG. 8, time is indicated on the x-axis, and the state of system components is indicated on the y-axis.

도 9는 본 발명의 일 실시예에 따른, 제2 디스플레이 컨트롤러(106)를 비활성 모드로부터 활성화시키는 것에 대한 시간 선상의 그래프이다. 도 9는 디스플레이 시스템(200)의 다른 시스템 구성요소들의 상태들을 시간 선상에서 도시한다. 디스플레이 시스템(200)의 시스템 구성요소들은 제1 디스플레이 컨트롤러(104), 제2 디스플레이 컨트롤러(106), 프레임 버퍼(202), 프레임 버퍼(204), 제3 핀(214), 및 제5 핀(218)을 포함한다. 도 9에서, x-축 상에 시간이 표시되어 있고, 시스템 구성요소들의 상태는 y-축 상에 표시되어 있다.9 is a time line graph for activating the second display controller 106 from inactive mode, according to one embodiment of the invention. 9 illustrates the states of other system components of the display system 200 on a timeline. System components of the display system 200 may include a first display controller 104, a second display controller 106, a frame buffer 202, a frame buffer 204, a third pin 214, and a fifth pin ( 218). In FIG. 9, time is indicated on the x-axis and the state of the system components is indicated on the y-axis.

디스플레이 컨트롤러들은, 예를 들면, 휴대 가능한 장치 내의 어플리케이션 특정 집적 회로들(ASIC's), 프로그램 가능한 로직 컨트롤러들(PLC's), 등으로 구현 될 수 있다. 상술한 설명의 측면에서, 본 발명에 따르면, 본 발명(제2 디스플레이 컨트롤러(106))의 산업 기반의 구현 상세들이 여기에 포함된다. 이러한 상세들은 여러 프로세서, IC, 핀, 레지스터의 구현 레벨 상세들을 포함하는 다양한 하드웨어 구현 상세들을 포함한다. 본 설명은, 당업계의 통상의 지식을 가진 자에 의해 이해될 수 있을 것이며, 과도한 실험 없이 본 발명을 구현하는 데 도움이 될 것이다. The display controllers may be implemented, for example, in application specific integrated circuits (ASIC's), programmable logic controllers (PLC's), and the like within the portable device. In view of the foregoing description, according to the present invention, industry-based implementation details of the present invention (second display controller 106) are included here. These details include various hardware implementation details, including implementation level details of various processors, ICs, pins, and registers. The description will be understood by those of ordinary skill in the art and will help to implement the invention without undue experimentation.

제1 디스플레이 컨트롤러(106) 레지스터 정의First Display Controller 106 Register Definition

레지스터 인덱스 디폴트Register index default

제2 디스플레이 컨트롤러(106) ID & Revision 0 DC01HSecond Display Controller 106 ID & Revision 0 DC01H

제2 디스플레이 컨트롤러(106) 디스플레이 모드 1 0012HSecond Display Controller 106 Display Mode 1 0012H

수평 해상도 2 0458H (1200Decimal)Horizontal resolution 2 0458H (1200Decimal)

수평 토탈 3 04E8H (1256 Decimal)Horizontal Total 3 04E8H (1256 Decimal)

수평 동기 4 1808H (24, 8 Decimal)Horizontal Sync 4 1808H (24, 8 Decimal)

수직 해상도 5 0340H (900 Decimal)Vertical resolution 5 0340H (900 Decimal)

수직 토탈 6 0390H (912 Decimal)Vertical Total 6 0390H (912 Decimal)

수직 동기 7 0403H (4,3 Decimal)Vertical Sync 7 0403H (4,3 Decimal)

디스플레이 타임아웃 8 FFFFHDisplay timeout 8 FFFFH

주사선 인터럽트 9 0000HScan Line Interrupt 9 0000H

백라이트 밝기 10 XXXFHBacklight brightness 10 XXXFH

리저브드(Reserved) 11-127Reserved 11-127

제2 디스플레이 컨트롤러(106) 사용자 I/O 핀 정의Second Display Controller 106 User I / O Pin Definitions

제2 디스플레이 컨트롤러(106) ASIC Pinout - 1M (512K x 16) Second Display Controller 106 ASIC Pinout-1M (512K x 16)

SDRAM 구성SDRAM Configuration

Geode 디스플레이 인터페이스 핀Geode display interface pin

Geode 픽셀 클럭 GFDOTCLK 1Geode Pixel Clock GFDOTCLK 1

Geode 레드 데이터 GFRDAT0-5 6Geode Red Data GFRDAT0-5 6

Geode 그린 데이터 GFGDAT0-6 7Geode Green Data GFGDAT0-6 7

Geode 블루 데이터 GFBDAT0-5 6Geode Blue Data GFBDAT0-5 6

Geode VSync GFVSYNC 1Geode VSync GFVSYNC 1

Geode HSync GFHSYNC 1Geode HSync GFHSYNC 1

Geode FP_LDE GFP_LDE 1Geode FP_LDE GFP_LDE 1

512K x 16 SDRAM용 인터페이스 핀Interface Pins for 512K x 16 SDRAM

FBRAM 데이터 FBD0-15 16FBRAM Data FBD0-15 16

FBRAM 어드레스 FBDA0-10 11FBRAM address FBDA0-10 11

FB 칼럼 Addr Strobe FBCAS/ 1FB Column Addr Strobe FBCAS / 1

FB 로우 Addr Strobe FBRAS/ 1FB Low Addr Strobe FBRAS / 1

FB 데이터 마스크 FBDM0-1 2FB data mask FBDM0-1 2

FBRAM 칩 선택 FBCS/ 1FBRAM Chip Selection FBCS / 1

FBRAM 기록 Enable FBWE/ 1FBRAM Write Enable FBWE / 1

FBRAM 클럭 FBCLK 1FBRAM Clock FBCLK 1

FBRAM 클럭 Enable FBCLKE 1FBRAM Clock Enable FBCLKE 1

제2 디스플레이 컨트롤러(106) 셀프-리프레시용 크리스털Second Display Controller (106) Self-Refreshing Crystal

디스플레이 XTAL In DCONXI 1Display XTAL In DCONXI 1

디스플레이 XTAL Out DCONXO 1Display XTAL Out DCONXO 1

시스템 인터페이스 핀System interface pins

시스템 리셋 RESET 1System Reset RESET 1

EC 파워 온 요청 ECPWRRQST 1EC Power-On Request ECPWRRQST 1

제2 디스플레이 컨트롤러(106) 인터럽트 출력 DCONIRQ/ 1Second display controller 106 interrupt output DCONIRQ / 1

제2 디스플레이 컨트롤러(106) Second display controller 106

디스플레이 로드 명령 요청 DCONLOAD 1Display Load Command Request DCONLOAD 1

제2 디스플레이 컨트롤러(106) 상태 핀 DCONSTAT 2Second display controller 106 status pin DCONSTAT 2

제2 디스플레이 컨트롤러(106) 블랭킹 상태 DCONBLNK 1Second display controller 106 blanking state DCONBLNK 1

제2 디스플레이 컨트롤러(106)Second display controller 106

레지스터 I/O SMB 클럭 DCONSMBCLK 1Register I / O SMB Clock DCONSMBCLK 1

제2 디스플레이 컨트롤러(106) Second display controller 106

레지스터 I/O SMB 데이터 DCONSMBDATA 1Register I / O SMB Data DCONSMBDATA 1

DETTL/패널 인터페이스 핀 DETTL / Panel Interface Pins

패널 픽셀 데이터 0 DO00-DO01 3Panel Pixel Data 0 DO00-DO01 3

패널 픽셀 데이터 1 DO10-DO11 3Panel pixel data 1 DO10-DO11 3

패널 픽셀 데이터 2 DO20-DO21 3Panel pixel data 2 DO20-DO21 3

소스 닷 클럭 SCLK 1Source Dot Clock SCLK 1

데이터 인터페이스 극성 제어 REV1-2 2Data Interface Polarity Control REV1-2 2

그래픽 출력 Enable(게이트 드라이버 enable) GOE 1Graphic Output Enable (gate driver enable) GOE 1

--- INV 1--- INV 1

--- CPV 1--- CPV 1

--- STV 1--- STV 1

--- FSTH 1--- FSTH 1

--- BSTH 1--- BSTH 1

--- TP 1--- TP 1

LCD 백라이트 Enable BACKLIGHT 1LCD backlight Enable BACKLIGHT 1

디스플레이 백라이트 제어(PWM) DBC 1Display Backlight Control (PWM) DBC 1

드라이버 극성 신호 1 POL1 1Driver Polarity Signal 1 POL1 1

LCD VDD Enable VDDEN 1LCD VDD Enable VDDEN 1

Burn-In/테스트 모드 AGMODE 1Burn-In / Test Mode AGMODE 1

컬러/ 패널 바이어스 선택 COLMODE 1Color / Panel Bias Selection COLMODE 1

토탈 사용자 I/O 94Total User I / O 94

ECPWRRQST 액티브의 최소 듀티 사이클은 ~100 nS 이다(이 핀은 디바운스되거나 필터링될 필요가 없다).The minimum duty cycle for ECPWRRQST active is ~ 100 nS (this pin does not need to be debounced or filtered).

본 발명의 여러 실시예는, 디스플레이 장치, 프로세서, 제1 디스플레이 컨트롤러, 제2 디스플레이 컨트롤러, 프레임 버퍼들, 제1 및 제2 디스플레이 컨트롤러의 클럭들을 포함하는 디스플레이 시스템을 제공한다. 또한, 제2 디스플레이 컨트롤러는 다수의 핀을 포함한다. Various embodiments of the present invention provide a display system including a display device, a processor, a first display controller, a second display controller, frame buffers, and clocks of the first and second display controllers. The second display controller also includes a plurality of pins.

본 발명에 따른 여러 실시예는 디스플레이 시스템에서 인공물이 없는 디스플레이가 생성되도록 한다. 디스플레이는 디지털 시스템 내의 제1 디스플레이 컨트롤러와 제2 디스플레이 컨트롤러 간의 전환 후에 디스플레이 장치상에 생성된다. 전환은 수직 동기화(V-Sync) 펄스의 트레일링 에지에 근접하여, 즉 수직 블랭킹 간격 동안 수행되고, 따라서, 인공물이 없는 디스플레이를 보장한다. Various embodiments in accordance with the present invention allow for display of artifact-free displays in display systems. The display is created on the display device after switching between the first display controller and the second display controller in the digital system. The switching is performed close to the trailing edge of the V-Sync pulses, ie during the vertical blanking interval, thus ensuring an artifact free display.

제2 디스플레이 컨트롤러는 프로세서 및 제1 디스플레이 컨트롤러와 독립적으로, 디스플레이 장치를 자율적으로 리프레시할 수 있다. 디스플레이 장치의 자율적인 리프레시는 프로세서의 연속적인 방해의 필요성을 제거한다. The second display controller can autonomously refresh the display device independently of the processor and the first display controller. Autonomous refresh of the display device eliminates the need for continuous interruption of the processor.

제1 및 제2 디스플레이 컨트롤러와 디스플레이 장치는 장기적인 비활성화 상에서 꺼져 있을 수 있으며, 디스플레이 시스템에 의한 전력 소비를 상당히 절감할 수 있다. The first and second display controllers and display devices can be turned off in the long term inactive and can significantly reduce power consumption by the display system.

본 발명의 여러 실시예는 특정화되거나 고가의 하드웨어를 필요로 하지 않으며, 따라서, 비용 및 전력에 민감한 어플리케이션에서 전자 장치를 사용함에 있어 이상적인 시스템을 제공한다. The various embodiments of the present invention do not require specialized or expensive hardware and thus provide an ideal system for using electronic devices in cost and power sensitive applications.

본 발명의 바람직한 실시예들이 이상과 같이 설명되었으나, 본 발명이 이러한 실시예들에만 한정되는 것은 아니다. 당업자에게는 청구항에 나타난 본 발명의 사상과 범주를 벗어나지 않은 여러 변경, 변화, 변형예, 대체 및 동등물이 자명하다 할 것이다. While preferred embodiments of the present invention have been described above, the present invention is not limited to these embodiments. Many modifications, changes, variations, substitutions and equivalents will be apparent to those skilled in the art without departing from the spirit and scope of the invention as set forth in the claims.

Claims

A method of driving a display device by a display system, the display system including the display device, a first display controller, a second display controller, and a processor, wherein the second display controller is optimized for low power operation and is driven. Way,

Receiving, at the first display controller, display data from the processor;

Switching control of the display device between the first display controller and the second display controller, wherein the control of the display device switches near a trailing edge of an input V-sync pulse. Being, step;

Refreshing the display device, wherein the display device is refreshed by the second display controller independently of the processor and the first display controller.

The method of claim 1, wherein the switching of the control of the display device comprises: when a new frame is not written to the frame buffer of the first display controller, the first pin of the second display controller is set to a logic low state. Setting a drive method.

3. The method of claim 2, wherein setting the first pin to a logic low state comprises performing a display load cycle, wherein performing the display load cycle is performed in a frame buffer of the second display controller. Storing a frame, wherein storage of the frame begins at a trailing edge of the input V-sync pulse.

The method of claim 1, wherein the switching of the control of the display apparatus comprises: when one or more new frames are written to the frame buffer of the first display controller, applying a first pin of the second display controller to a logic high state. And setting to a driving method.

The method of claim 1, wherein switching control of the display device includes performing a switch between one or more video timings of the first display controller and one or more video timings of the second display controller. Way.

The method of claim 5, wherein performing the switching comprises synchronously reinitializing the one or more video timings of the first display controller and the second display controller, wherein the one or more video timings are included. Is re-initialized in synchronization during the blanking interval.

6. The method of claim 5, wherein switching the control of the display device further comprises switching the frame buffer of the second display controller from a write mode to a read mode.

The method of claim 5, wherein the switching of the control of the display apparatus further comprises transferring frame timing from the second display controller to the processor, wherein the transferring step comprises:

Setting a second pin of the second display controller to a logic low state at a predetermined point before the V-sync pulse; And,

Setting the second pin to a logic high state during a blanking interval, wherein the blanking interval is a period between the trailing edge of the V-sync pulse and the start of a new active scan line.

6. The method of claim 5, wherein switching the control of the display device further comprises providing at least one type of scan line interrupt, wherein each type of scan line interrupt has a relative timing with respect to a preselected scan line, each type. And a scan line interrupt of is provided by a third pin of the second display controller, and the type of scan line interrupt is indicated by one or more pins of the fourth group of the second display controller.

10. The method of claim 9, wherein providing the one or more types of scan line interrupts further comprises disabling the first display controller based on the type of scan line interrupts.

10. The method of claim 9, wherein providing the one or more types of scan line interrupts comprises: reinitializing the one or more video timings of the first display controller in synchronization with the one or more video timings of the second display controller. Informing, wherein the reinitialization is performed based on the type of scan line interrupt.

The method of claim 5, wherein switching control of the display device further comprises driving the second display controller in an inactive mode based on a value of one or more registers of the second display controller.

The method of claim 1, wherein the refreshing of the display device comprises activating the second display controller from an inactive mode, wherein the second display controller is configured to receive an input from at least one input device. Driven by the processor.

The method of claim 1, wherein the refreshing of the display device comprises: setting a fifth pin of the second display controller from a logic low state to a logic high state, wherein the fifth pin is selected by the processor from one or more input devices. Set when receiving an input;

Activating the second display controller from an inactive mode.

The method of claim 1, wherein the refreshing of the display device comprises:

Instructing the first display controller to activate one or more video outputs when one or more new frames are written to the frame buffer of the first display controller.

The method of claim 1, wherein the refreshing of the display device comprises: when the new frame is not written to the frame buffer of the first display controller, by the second display controller without an operation by the processor or the first display controller. Driving a display device.

A drive system for a display device by a display system, the display system including the display device, a first display controller, a second display controller, and a processor, wherein the drive system includes:

The first display controller to receive an input from the processor; And,

And a second display controller for switching control of the display device with the first display controller near a trailing edge of an input V-sync pulse.

18. The drive system of claim 17, further comprising one or more video timings of the first display controller and the second display controller, wherein the one or more video timings are initialized in synchronization while switching control of the display device.

The method of claim 17, wherein the second display controller,

A first pin for controlling a source of the display device, the state of the first pin being set in dependence on one or more new frames written to the frame buffer of the first display controller;

A second pin transferring frame timing of the second display controller;

A third pin for providing one or more types of scan line interrupts; And

And a fourth group of one or more pins indicative of the type of each scan line interrupt provided by the second display controller.

20. The system of claim 19, wherein the second display controller further comprises a fifth pin, wherein the fifth pin is configured to cause the second display controller to enter the inactive mode when the processor receives one or more inputs from one or more input devices. Activated, drive system.

18. The method of claim 17, wherein the second display controller includes a frame buffer, wherein the frame buffer is changed from a write mode to a read mode when the first pin of the second display controller is set to a logic low state. system.

18. The display device of claim 17, wherein the second display controller includes one or more registers, wherein the one or more registers control the first display controller while switching control of the display device from the first display controller to the second display controller. The drive system, initialized in synchronization with one or more registers of the.

A drive system of a display device by a display system, the display system including the display device, a first display controller, a second display controller, and a processor, wherein the second display controller is optimized for low power operation, and Drive system,

Means for transferring display data of the first display controller to the second display controller;

Means for switching control of the display device between the first display controller and the second display controller, the control of the display device being switched near a trailing edge of an input V-sync pulse; And,

Means for refreshing the display device, the display device comprising means refreshed by the second display controller independently of the processor and the first display controller.

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