KR100866142B1 - Method of manufacturing isolation layer for semiconductor device - Google Patents

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KR100866142B1 KR1020070065411A KR20070065411A KR100866142B1 KR 100866142 B1 KR100866142 B1 KR 100866142B1 KR 1020070065411 A KR1020070065411 A KR 1020070065411A KR 20070065411 A KR20070065411 A KR 20070065411A KR 100866142 B1 KR100866142 B1 KR 100866142B1
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Abstract

The invention relates to the device isolating film forming method of the semiconductor device preventing the oxidation of the semiconductor substrate in the element isolation film formation. The device isolating film forming method of the semiconductor device is as follows. The angular region of the semiconductor substrate(200) divided by the cell region and peripheral circuit region is etched and the trench is formed. The trench has the element isolation region. The N+ ion is injected on the trench surface of the peripheral circuit region. The linear nitride film(214) and linear oxide film(216) are successively formed on the trench surface of the cell region. The fluent dielectric is formed in order to reclaim the trench on the trench surface of the peripheral circuit region and linear oxide film of the cell region. The curing process is performed about the fluent dielectric.

Description

반도체 소자의 소자분리막 형성방법{METHOD OF MANUFACTURING ISOLATION LAYER FOR SEMICONDUCTOR DEVICE}METHODS OF MANUFACTURING ISOLATION LAYER FOR SEMICONDUCTOR DEVICE}

도 1은 종래의 문제점을 도시한 사진.1 is a photograph showing a conventional problem.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2F are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : 패드산화막200: semiconductor substrate 202: pad oxide film

204 : 패드질화막 206 : 하드마스크204: pad nitride film 206: hard mask

208 : 마스크패턴 212 : 측벽산화막208 mask pattern 212 sidewall oxide film

214 : 선형질화막 216 : 선형산화막214: linear nitride film 216: linear oxide film

218 : 절연막 T : 트렌치218: insulating film T: trench

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, 소자분리막 형성시 반도체 기판의 산화를 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of preventing oxidation of a semiconductor substrate during formation of the device isolation film.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 사이즈의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for the refinement | miniaturization of a pattern and the high precision of a pattern size is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area.

한편, 반도체 소자의 집적도가 증가함에 따라 디자인 룰은 감소하여 액티브 영역의 크기는 점점 감소되고 있으며, 또한 소자의 전기적 특성을 위하여 트렌치의 깊이가 점점 깊어짐에 따라 종횡비가 증가하면서 트렌치 갭-필(gap-fill) 문제가 발생하게 되었다.On the other hand, as the degree of integration of semiconductor devices increases, the design rule decreases, and the size of the active region decreases. Also, as the depth of the trench increases, the aspect ratio increases as the depth of the trench increases for the electrical characteristics of the device, and thus the trench gap-fill (gap) -fill) A problem occurred.

따라서, 상기 언급한 트렌치의 갭-필 문제를 해결하기 위해, HARP(High aspect ratio process)나 PDL(Pulsed seposition layer)의 방식을 사용하여 트렌치의 매립이 이루어지고 있는데, 상기와 같은 HARP나 PDL 방식은 등각형의 증착방식이라는 한계가 있으므로 트렌치의 매립 모양이 일정한 경사를 가지고 있어야 한다는 단점이 생기게 된다. Therefore, in order to solve the gap-fill problem of the above-mentioned trench, trench filling is performed by using a method of a high aspect ratio process (HARP) or a pulsed seposition layer (PDL). Because of the limitation of the silver conformal deposition method, there is a disadvantage that the buried shape of the trench should have a certain slope.

이에 현재는, 트렌치의 하단부를 매립특성이 우수한 SOD(Spin-On Dielectric)막으로 증착한 다음, 상기 SOD막 상에 상기 트렌치를 완전 매립하도록 HDP(High Density Plasma)막을 증착하여 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있으며, 상기 소자분리막을 SOD막과 HDP막의 적층막 구조로 형성하면, 종횡비(aspect ratio)가 큰 트렌치의 하단부를 매립특성이 우수한 SOD막으로 형성함으로써 보이드의 발생 없이 막을 매립할 수 있으며, 후속 공정시 노출되는 트렌치의 상단부를 식각속도가 비교적 느린 HDP막으로 형성함으로써 후속으로 수행되는 세정 공정시 유발되는 소자분리막의 신뢰성 열화를 방지할 수 있는 장점이 있다.At this time, the lower end of the trench is deposited with a spin-on dielectric (SOD) film having excellent embedding characteristics, and then a high density plasma (HDP) film is deposited on the SOD film to completely fill the trench. A method of forming a device isolation film made of a laminated film of a film has been proposed. When the device isolation film is formed as a stacked film structure of an SOD film and an HDP film, an SOD film having excellent embedding characteristics in a lower portion of a trench having a high aspect ratio is excellent. The film can be buried without generating voids, and the upper end portion of the trench exposed during the subsequent process can be formed into a HDP film having a relatively low etching rate, thereby preventing deterioration of reliability of the device isolation film caused during the subsequent cleaning process. There is an advantage.

그러나, 향후 80nm 이하의 반도체 소자에서는 상기와 같은 SOD막 및 HDP막의 적층구조 또는 HDP단일막의 적용이 불가능할 것으로 예상되어, SOD 단일막의 단일 공정으로 소자분리막을 형성하는 방법이 제안되고 있다.However, in the future, it is expected that application of the stacked structure of the SOD film and the HDP film or the HDP single film will not be possible in the semiconductor device of 80 nm or less. Therefore, a method of forming a device isolation film in a single process of a single SOD film is proposed.

상기와 같은 SOD 단일막의 공정으로 소자분리막을 형성하는 방법은, H2 및 O2의 분위기에서 습식의 방식으로 어닐링 공정이 필수적으로 요구되며, 이 경우, 온도가 낮아지면 제대로 치환이 되지 않아 일반적으로 750∼1000℃의 온도에서 큐어링 공정을 수행하고 있다. The method of forming the device isolation layer by the process of the SOD single layer as described above, the annealing process is required by the wet method in the atmosphere of H 2 and O 2 is essential, in this case, when the temperature is lowered, it is generally not replaced properly Curing process is carried out at a temperature of 750 ~ 1000 ℃.

따라서, 상기와 같은 H2 및 O2의 분위기 및 750∼1000℃의 조건에서, 반도체 기판에의 산화 및 반도체 기판이 함유하고 있는 산소가, 그의 확산을 유발하여 도 1에 도시된 바와 같이, 스택킹(Stacking) 결함으로 인해 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 유발하여 후속의 공정을 용이하게 수행하지 못하게 하는 치명적인 결함을 발생시키게 된다.Therefore, in the above-described atmosphere of H 2 and O 2 and conditions of 750 to 1000 ° C., oxidation to the semiconductor substrate and oxygen contained in the semiconductor substrate cause the diffusion thereof, as shown in FIG. 1. Stacking defects can cause slippage of the active regions and potentials on the semiconductor substrate, resulting in fatal defects that prevent the subsequent process from being easily performed.

한편, 상기와 같은 문제점을 해결하기 위해 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키게 되면, 매립을 위한 공간이 좁아지게 되어 트렌치의 매립이 매우 어렵게 되거나, 또는, 소자분리막의 막질이 매우 무르게 되어 후속에서의 CMP(Chemical Mechanical Polishing) 공정에서 많은 스크래치(Scratch)가 발생하게 된다.On the other hand, in order to solve the above problems, if the linear nitride film is formed thick or the annealing temperature is reduced, the space for filling becomes narrow, making the trench very difficult to fill, or the film quality of the device isolation film becomes very soft. Subsequently, many scratches occur in the chemical mechanical polishing (CMP) process.

본 발명은 SOD막에 대한 어닐링 공정 수행시 반도체 기판으로 산소의 확산을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.The present invention provides a method of forming a device isolation layer of a semiconductor device capable of preventing diffusion of oxygen into a semiconductor substrate when performing an annealing process on the SOD film.

또한, 본 발명은 상기와 같이 산소의 확산을 방지하여 스택킹(Stacking) 결함으로 인한 반도체 기판 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.In addition, the present invention provides a method for forming a device isolation film of a semiconductor device capable of preventing the diffusion of oxygen to prevent the slip of the semiconductor substrate active region due to the stacking defect and the potential to the semiconductor substrate. to provide.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 소자분리영역을 가지며, 셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역을 식각하여 트렌치를 형성하는 단계; 상기 주변회로 영역의 트렌치 표면 상에 N+ 이온을 주입하는 단계; 상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계; 상기 주변회로 영역의 트렌치 표면 및 셀 영역의 선형산화막 상에 상기 트렌치를 매립하도록 유동성 절연막을 형성하는 단계; 및 상기 유동성 절연막에 대해 큐어링(Curing) 공정을 수행하는 단계;를 포함한다.A method of forming a device isolation film of a semiconductor device according to the present invention may include forming trenches by etching each region of a semiconductor substrate having a device isolation region and divided into a cell region and a peripheral circuit region; Implanting N + ions onto the trench surface of the peripheral circuit area; Sequentially forming a linear nitride film and a linear oxide film on the trench surface of the cell region; Forming a flowable insulating film to fill the trench on the trench surface of the peripheral circuit region and the linear oxide film of the cell region; And performing a curing process on the flowable insulating film.

반도체 기판 내에 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 패드산화막 및 패드질화막으로 이루어진 하드마스크를 형성하는 단계; 상기 하드마스크 상에 상기 소자분리영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용하여 상기 하드마스크를 식각하여 상기 반도체 기판의 소자분리영역을 노출시키는 단계; 및 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 소자분리영역을 식각하여 트렌치를 형성하는 단계;를 더 포함한다.Forming a trench in the semiconductor substrate may include forming a hard mask including a pad oxide film and a pad nitride film on the semiconductor substrate; Forming a photoresist pattern on the hard mask to expose the device isolation region; Etching the hard mask using the photoresist pattern as an etching mask to expose the device isolation region of the semiconductor substrate; And etching the exposed device isolation region using the hard mask as an etch mask to form a trench.

상기 N+ 이온을 주입하는 단계 후, 그리고, 상기 선형질화막 및 선형산화막을 형성하는 단계 전, 상기 셀 영역 및 주변회로 영역의 트렌치 표면 상에 측벽산화막을 형성하는 단계;를 더 포함한다.And forming a sidewall oxide film on the trench surfaces of the cell region and the peripheral circuit region after implanting the N + ions and before forming the linear nitride film and the linear oxide film.

상기 유동성 절연막은 SOD(Spin On Dielectric)막으로 형성한다.The flowable insulating film is formed of a SOD (Spin On Dielectric) film.

상기 유동성 절연막을 형성하는 단계는, 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으로 수행한다.In the forming of the flowable insulating layer, coating and baking processes may be sequentially performed.

상기 큐어링 공정은 750∼1000℃의 온도에서 수행한다.The curing process is performed at a temperature of 750 ~ 1000 ℃.

상기 큐어링 공정은 H2 및 O2의 분위기에서 습식으로 수행한다.The curing process is carried out wet in the atmosphere of H 2 and O 2 .

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판 상에 SOD 단일막을 적용하여 소자분리막 형성시, 상기 주변회로 영역의 트렌치 표면에만 선택적으로 N+ 이온주입하여 상기 트렌치 표면에 인접한 반도체 기판 내에 질소 성분이 다량 함유된 부분, 즉, 질소 리치(Rich) 부분을 형성한다.According to the present invention, when a device isolation layer is formed by applying a SOD single layer on a semiconductor substrate having a cell region and a peripheral circuit region, N + ions are selectively implanted into the trench surface of the peripheral circuit region to provide nitrogen in the semiconductor substrate adjacent to the trench surface. A portion containing a large amount of components, that is, a nitrogen rich portion is formed.

이렇게 하면, 상기 SOD막에 대한 H2 및 O2의 분위기에서의 어닐링 공정 수행시, 상기 O2의 확산 및 반도체 기판이 최초 함유하고 있는 산소의 확산을 상기 트렌 치 표면에 인접한 반도체 기판 내에 형성된 질소 리치 부분에 의해서 방지할 수 있어, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.In this way, when the annealing process is performed in the atmosphere of H 2 and O 2 to the SOD film, the diffusion of the O 2 And diffusion of oxygen contained in the semiconductor substrate for the first time by a nitrogen rich portion formed in the semiconductor substrate adjacent to the trench surface, thereby preventing slippage of the active region due to a stacking defect and a semiconductor substrate. It is possible to prevent dislocations to.

따라서, 상기와 같은 결함을 방지함으로써, 후속 공정을 용이하게 수행할 수 있다.Therefore, by preventing the above defect, the subsequent process can be easily performed.

또한, 종래와 같은 문제점을 해결하기 위해, 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 트렌치 갭-핑 특성 저하 및 후속의 CMP(Chemical Mechanical Polishing) 공정에서 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.In addition, in order to solve the conventional problem, as the linear nitride film is not formed thick or the annealing temperature is not reduced, the trench gap-ping property is lowered and scratches occur in the subsequent chemical mechanical polishing (CMP) process. Can be prevented.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2F are cross-sectional views of processes for describing a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 소자분리영역을 가지며, 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(200)의 각 영역 상에 패드산화막(202) 및 패드질화막(204)의 적층막으로 이루어진 하드마스크(206)를 형성한다.Referring to FIG. 2A, a hard mask including a stacked layer of a pad oxide film 202 and a pad nitride film 204 on each region of a semiconductor substrate 200 having an isolation region and divided into a cell region and a peripheral circuit region ( 206).

도 2b를 참조하면 상기 하드마스크막(206)막 상에 소자분리영역을 노출시키기 위한 감광막패턴(도시안됨)을 형성하고, 상기 감광막패턴을 식각마스크로 하드마스크(206)를 식각하여 상기 반도체 기판(200)의 소자분리영역을 노출시킨다. 그런다음, 상기 감광막패턴을 제거하고, 이어서, 상기 하드마스크(206)를 식각마스크로 상기 노출된 소자분리영역을 식각하여 트렌치(T)를 형성한다.Referring to FIG. 2B, a photoresist pattern (not shown) is formed on the hard mask layer 206 to expose the device isolation region, and the hard mask 206 is etched using the photoresist pattern as an etch mask to form the semiconductor substrate. The device isolation region 200 is exposed. Then, the photoresist pattern is removed, and then the trench T is formed by etching the exposed device isolation region using the hard mask 206 as an etch mask.

도 2c를 참조하면, 상기 주변회로 영역에 형성된 트렌치(T)만을 선택적으로 노출시키도록 상기 주변회로 영역 및 셀 영역의 트렌치(T)를 포함한 반도체 기판(200) 상에 마스크패턴(208)을 형성한다. Referring to FIG. 2C, a mask pattern 208 is formed on the semiconductor substrate 200 including the trenches T of the peripheral circuit region and the cell region to selectively expose only the trenches T formed in the peripheral circuit region. do.

이어서, 상기 마스크패턴(208)에 노출된 주변회로 영역 트렌치(T)의 표면에 N+ 이온을 주입하여 상기 트렌치(T) 표면에 인접한 반도체 기판(200)의 표면에 질소 성분이 다량 함유된 부분, 즉, 질소 리치(Rich) 부분을 형성한다. Subsequently, a portion containing a large amount of nitrogen in the surface of the semiconductor substrate 200 adjacent to the trench T by implanting N + ions into the surface of the peripheral circuit region trench T exposed by the mask pattern 208. That is, the nitrogen rich portion is formed.

도 2d를 참조하면, 상기 마스크패턴(208)을 제거한다음, 상기 N+ 이온을 주입되어 형성된 질소 리치 부분을 갖는 주변회로 영역의 트렌치(T) 및 셀 영역의 트렌치(T)를 포함한 반도체 기판(200)의 상기 각 트렌치(T) 표면 상에 열 산화 공정을 거쳐 측벽산화막(212)을 형성하고, 상기 측벽산화막(212) 상에 선형질화막(214) 및 선형산화막(216)을 차례로 형성한다.Referring to FIG. 2D, after removing the mask pattern 208, a semiconductor substrate including a trench T of a peripheral circuit region having a nitrogen rich portion formed by implanting the N + ions and a trench T of a cell region ( A sidewall oxide film 212 is formed on the surface of each trench T of the 200 through a thermal oxidation process, and a linear nitride film 214 and a linear oxide film 216 are sequentially formed on the sidewall oxide film 212.

여기서, 상기 주변회로 영역 트렌치(T) 표면에 형성된 선형질화막(214)은, 주변회로 영역의 선형질화막(214)에 의한 트랜지스터의 특성 열화를 방지하기 위하여 제거하며, 이때, 상기 선형질화막(214) 상의 선형산화막(216)은 상기 선형질화막(214) 제거시 같이 제거되어도 무방하다.Here, the linear nitride film 214 formed on the surface of the peripheral circuit region trench T is removed to prevent deterioration of characteristics of the transistor by the linear nitride film 214 of the peripheral circuit region. In this case, the linear nitride film 214 is removed. The linear oxide film 216 on the top may be removed together when the linear nitride film 214 is removed.

도 2e를 참조하면, 상기 셀 영역 및 주변회로 영역의 트렌치(T) 표면에 형성된 선형산화막(216) 및 측벽산화막(212) 상에 상기 각 트렌치(T)를 매립하도록 SOD(Spin On Dielectric)막과 같은 물질로 이루어진 절연막(218)을 형성한다. 여기서, 상기 절연막(218)의 형성은 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으 로 수행하여 형성한다.Referring to FIG. 2E, a SOD (Spin On Dielectric) film is formed to fill the trenches T on the linear oxide film 216 and the sidewall oxide film 212 formed on the trench T surfaces of the cell region and the peripheral circuit region. An insulating film 218 made of the same material is formed. In this case, the insulating layer 218 is formed by sequentially performing a coating and baking process.

그런다음, 상기 절연막(218)에 대해 H2 및 O2의 습식 분위기에서 큐어링 공정을 수행한다. 여기서, 상기 절연막(218)에 대한 큐어링 공정은 750∼1000℃의 온도에서 수행하는 것이 바람직하다.Then, a curing process is performed on the insulating film 218 in a wet atmosphere of H 2 and O 2 . Here, the curing process for the insulating film 218 is preferably performed at a temperature of 750 ~ 1000 ℃.

이때, 상기 큐어링 공정 수행시, 주변회로 영역 트렌치(T)의 표면에 N+ 이온이 주입되어 상기 트렌치(T) 표면에 인접한 반도체 기판(200) 내에 형성된 질소 성분이 다량 함유된 부분, 즉, 질소 리치(Rich) 부분은, 반도체 기판(200)의 산소와 결합하여 SixOyNz 화합물을 형성함으로써, 상기 큐어링 공정 수행시 반도체 기판(200)으로 산소가 침투하는 것을 방지할 수 있다.In this case, when the curing process is performed, a portion containing a large amount of nitrogen components formed in the semiconductor substrate 200 adjacent to the trench T by implanting N + ions into the surface of the peripheral circuit region trench T, namely, The nitrogen rich portion may combine with oxygen of the semiconductor substrate 200 to form a Si x O y N z compound, thereby preventing oxygen from penetrating into the semiconductor substrate 200 during the curing process. .

또한, 상기 SixOyNz 화합물 내부에 질소가 도핑된 반도체 기판(200)이 형성돼있으므로, 산소의 침투를 더욱 더 최소화시킬 수 있다.In addition, the Si x O y N z Since the semiconductor substrate 200 doped with nitrogen is formed inside the compound, it is possible to further minimize the penetration of oxygen.

도 2f를 참조하면, 상기 절연막(218), 선형산화막(216), 선형질화막(214), 측벽산화막(212) 및 하드마스크(206)을 상기 반도체 기판(200)이 노출될때까지 CMP(Chemical Mechanical Polishing)하여 제거한다음, 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 형성한다.Referring to FIG. 2F, the insulating film 218, the linear oxide film 216, the linear nitride film 214, the sidewall oxide film 212, and the hard mask 206 are exposed to the CMP (Chemical Mechanical) until the semiconductor substrate 200 is exposed. After the removal, the device isolation film of the semiconductor device according to the embodiment of the present invention is formed.

전술한 바와 같이, 본 발명은 주변회로 영역의 트렌치 표면에만 선택적으로 N+ 이온주입하여 상기 트렌치 표면에 인접한 반도체 기판 내에 질소 성분이 다량 함유된 부분, 즉, 질소 리치(Rich) 부분을 형성함으로써, 상기 SOD막에 대한 어닐링 공정 수행시, 산소의 확산 및 반도체 기판내에 함유된 산소의 확산을 방지할 수 있어, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.As described above, the present invention by selectively implanting N + ions only into the trench surface of the peripheral circuit region to form a portion containing a large amount of nitrogen components, that is, a nitrogen rich portion in the semiconductor substrate adjacent to the trench surface, Oxygen diffusion during annealing of the SOD film And diffusion of oxygen contained in the semiconductor substrate can be prevented, thereby preventing slipping of the active region due to a stacking defect and potential on the semiconductor substrate.

따라서, 후속 공정을 용이하게 수행할 수 있다.Therefore, the subsequent process can be easily performed.

또한, 상기와 같은 문제점을 해결하기 위해 종래와 같이 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 후속의 CMP(Chemical Mechanical Polishing) 공정에서 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.In addition, in order to solve the above problems, it is not necessary to form a thick linear nitride film or reduce the annealing temperature as in the prior art, so that scratches can be prevented from occurring in a subsequent CMP (Chemical Mechanical Polishing) process. have.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

이상에서와 같이 본 발명은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판 상에 SOD막을 적용하여 소자분리막 형성시, 상기 주변회로 영역의 트렌치 표면에만 선택적으로 N+ 이온주입하여 상기 트렌치 표면에 인접한 반도체 기판 내에 질소 성분이 다량 함유된 부분, 즉, 질소 리치(Rich) 부분을 형성함으로써, 상기 SOD막에 대한 H2 및 O2의 분위기에서의 어닐링 공정 수행시, 상기 O2의 확산 및 반도체 기판내에 함유된 산소의 확산을 상기 질소 리치 부분에 의해 방지할 수 있어, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.As described above, the present invention provides a semiconductor adjacent to the trench surface by selectively implanting N + ions into the trench surface of the peripheral circuit region by applying an SOD film on the semiconductor substrate having the cell region and the peripheral circuit region. By forming a portion containing a large amount of nitrogen components in the substrate, that is, a nitrogen rich portion, diffusion of the O 2 when performing an annealing process in the atmosphere of H 2 and O 2 with respect to the SOD film And diffusion of oxygen contained in the semiconductor substrate can be prevented by the nitrogen rich portion, thereby preventing slipping of the active region due to the stacking defect and potential on the semiconductor substrate.

따라서, 본 발명은 후속 공정을 용이하게 수행할 수 있다.Thus, the present invention can easily carry out subsequent processes.

또한, 본 발명은 상기와 같은 문제점을 해결하기 위해 종래와 같이 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 트렌치 의 갭-필 특성 저하 및 후속의 CMP(Chemical Mechanical Polishing) 공정시 막이 물러짐에 따른 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.In addition, the present invention does not need to thicken the linear nitride film or reduce the annealing temperature in order to solve the above problems, so that the gap-fill characteristics of the trench may be lowered and in subsequent chemical mechanical polishing (CMP) processes. Scratch can be prevented from occurring as the film is receded.

Claims (7)

소자분리영역을 가지며, 셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역을 식각하여 트렌치를 형성하는 단계;Etching each region of the semiconductor substrate having a device isolation region and divided into a cell region and a peripheral circuit region to form a trench; 상기 주변회로 영역의 트렌치 표면 상에 N+ 이온을 주입하는 단계;Implanting N + ions onto the trench surface of the peripheral circuit area; 상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계;Sequentially forming a linear nitride film and a linear oxide film on the trench surface of the cell region; 상기 주변회로 영역의 트렌치 표면 및 셀 영역의 선형산화막 상에 상기 트렌치를 매립하도록 유동성 절연막을 형성하는 단계; 및Forming a flowable insulating film to fill the trench on the trench surface of the peripheral circuit region and the linear oxide film of the cell region; And 상기 유동성 절연막에 대해 큐어링(Curing) 공정을 수행하는 단계; Performing a curing process on the flowable insulating film; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 반도체 기판 내에 트렌치를 형성하는 단계는, Forming a trench in the semiconductor substrate, 상기 반도체 기판 상에 패드산화막 및 패드질화막으로 이루어진 하드마스크를 형성하는 단계;Forming a hard mask including a pad oxide film and a pad nitride film on the semiconductor substrate; 상기 하드마스크 상에 상기 소자분리영역을 노출시키는 감광막패턴을 형성하는 단계;Forming a photoresist pattern on the hard mask to expose the device isolation region; 상기 감광막패턴을 식각마스크로 이용하여 상기 하드마스크를 식각하여 상기 반도체 기판의 소자분리영역을 노출시키는 단계; 및Etching the hard mask using the photoresist pattern as an etching mask to expose the device isolation region of the semiconductor substrate; And 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 소자분리영역을 식각하여 트렌치를 형성하는 단계;Etching the exposed device isolation region using the hard mask as an etch mask to form a trench; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device characterized in that it further comprises. 제 1 항에 있어서,The method of claim 1, 상기 N+ 이온을 주입하는 단계 후, 그리고, 상기 선형질화막 및 선형산화막을 형성하는 단계 전,After implanting the N + ions and before forming the linear nitride film and the linear oxide film, 상기 셀 영역 및 주변회로 영역의 트렌치 표면 상에 측벽산화막을 형성하는 단계;Forming a sidewall oxide film on the trench surfaces of the cell region and the peripheral circuit region; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device characterized in that it further comprises. 제 1 항에 있어서,The method of claim 1, 상기 유동성 절연막은 SOD(Spin On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The fluid insulating layer is a spin on dielectric (SOD) film, characterized in that the element isolation film forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 유동성 절연막을 형성하는 단계는,Forming the fluid insulating film, 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으로 수행하는 것을 특징으 로 하는 반도체 소자의 소자분리막 형성방법.A method of forming a device isolation film for a semiconductor device, characterized in that the coating (Coating) and baking (Baking) process is performed sequentially. 제 1 항에 있어서,The method of claim 1, 상기 큐어링 공정은 750∼1000℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The curing process is a device isolation film forming method of a semiconductor device, characterized in that performed at a temperature of 750 ~ 1000 ℃. 제 1 항에 있어서,The method of claim 1, 상기 큐어링 공정은 H2 및 O2의 분위기에서 습식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The curing process is a device isolation film forming method of a semiconductor device, characterized in that performed in the atmosphere of H 2 and O 2 wet.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109768009A (en) * 2017-11-09 2019-05-17 台湾积体电路制造股份有限公司 Semiconductor structure and method for making semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040006413A (en) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 Method for forming an isolation layer in a semiconductor device
KR20050052007A (en) * 2003-11-28 2005-06-02 주식회사 하이닉스반도체 Semiconductor device with dual wall oxide and method for making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040006413A (en) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 Method for forming an isolation layer in a semiconductor device
KR20050052007A (en) * 2003-11-28 2005-06-02 주식회사 하이닉스반도체 Semiconductor device with dual wall oxide and method for making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109768009A (en) * 2017-11-09 2019-05-17 台湾积体电路制造股份有限公司 Semiconductor structure and method for making semiconductor structure
US10964586B2 (en) 2017-11-09 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including isolations
CN109768009B (en) * 2017-11-09 2022-06-14 台湾积体电路制造股份有限公司 Semiconductor structure and method for manufacturing semiconductor structure

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