KR101046376B1 - Device Separating Method of Semiconductor Device - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치 표면 상에 선형질화막을 형성하는 단계와, 상기 트렌치의 상부 모서리 부분에서 완만한 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 선형산화막을 형성하는 단계와, 상기 선형산화막 상에 상기 트렌치를 매립하도록 절연막을 형성하는 단계를 포함한다.A method of forming a device isolation film of a semiconductor device according to the present invention includes forming a trench in a semiconductor substrate, forming a linear nitride film on the surface of the trench, and forming a sputter speed to have a gentle profile at an upper edge portion of the trench. Forming a linear oxide film with a ratio of the relative deposition rate to 40 or less, and forming an insulating film to fill the trench on the linear oxide film.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR MANUFACTURING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODE FOR MANUFACTURING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1은 종래의 문제점을 도시한 사진.1 is a photograph showing a conventional problem.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views illustrating processes of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to another exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 효과를 도시한 사진.Figure 4 is a photograph showing the effect of the embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200, 400 : 반도체 기판 202, 402 : 패드산화막200, 400: semiconductor substrate 202, 402: pad oxide film

204, 404 : 패드질화막 205, 405 : 하드마스크204, 404: Pad nitride film 205, 405: Hard mask

206, 406 : 측벽산화막 208, 408 : 선형질화막206 and 406 sidewall oxide film 208 and 408 linear nitride film

210, 410 : 선형산화막 212, 412 : SOD막210, 410: linear oxide film 212, 412: SOD film

214, 414 : HDP막 220, 420 : 소자분리막214, 414: HDP film 220, 420: device isolation film

T, T' : 트렌치T, T ': Trench

본 발명의 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는, 소자분리막의 형성을 위한 산화막의 형성시 발생하는 나노 사이즈 보이드의 발생을 방지할 수 있는 반도체 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device of the present invention, and more particularly, to a method of forming a semiconductor device isolation film capable of preventing generation of nano-sized voids generated during the formation of an oxide film for forming a device isolation film.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.With the advance of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for the refinement | miniaturization of a pattern and the high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area.

여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용해 왔는데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.Here, the LOCOS process has been used as a conventional method of forming a device isolation layer, and the device isolation layer by the LOCOS process is active because bird's-beak having a beak shape occurs at the upper corner portion thereof. It has the disadvantage of reducing the size of the area, and therefore has its limitations in its use.

이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 액티브 영역의 크기를 확보함으로서, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다.As a result, most of the semiconductor devices form the device isolation layer using a shallow trench isolation (STI) process, which enables the implementation of highly integrated devices by securing the size of the active region without generating buzz-big.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.Hereinafter, a conventional method of forming an isolation layer using an STI process will be described.

소자분리막을 형성하기 위한 일반적인 STI 공정은 먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 소자분리 영역에 트렌치를 형성한다.A typical STI process for forming a device isolation film is first forming a pad oxide film and a pad nitride film on a semiconductor substrate, and then etching the pad nitride film, the pad oxide film and the substrate in order to form trenches in the device isolation region.

다음으로, 트렌치 표면 상에 측벽산화막을 형성한 후, 상기 측벽산화막을 포함한 결과물 상에 선형질화막 및 후속 트렌치 내부에 절연막을 형성하는 공정에서 상기 선형질화막이 손실을 방지하기 위하여 상기 선형질화막 상에 선형산화막을 형성하고, 상기 선형산화막 상에 트렌치를 매립하도록 절연막을 증착한다.Next, after the sidewall oxide film is formed on the trench surface, the linear nitride film is linearly formed on the linear nitride film to prevent loss of the linear nitride film in the process of forming the linear nitride film on the resultant including the sidewall oxide film and the insulating film inside the subsequent trench. An oxide film is formed, and an insulating film is deposited to fill the trench on the linear oxide film.

이어서, 패드질화막이 노출될 때까지 절연막과 선형산화막 및 선형질화막을 평탄화한 후, 반도체 기판 상에 노출된 패드질화막 및 패드산화막을 차례로 제거하여 소자분리막을 형성한다.Subsequently, the insulating film, the linear oxide film, and the linear nitride film are planarized until the pad nitride film is exposed, and then the exposed pad nitride film and the pad oxide film are sequentially removed on the semiconductor substrate to form a device isolation film.

한편, 상술한 STI 공정에서, 반도체 기판의 소자분리 영역에 형성된 트렌치에 절연막을 채우는 공정은 갭-필(Gap fill) 특성을 개선하기 위하여 HDP-CVD(High Density Plasma Chemical Vaporization Deposition) 공정이 사용된다. On the other hand, in the above-described STI process, the process of filling the insulating film in the trench formed in the device isolation region of the semiconductor substrate is used HDP-CVD (High Density Plasma Chemical Vaporization Deposition) process to improve the gap fill characteristics .

상기 HDP-CVD 공정은 고밀도 플라즈마를 사용하여 반도체 기판의 식각된 영역에 절연막이 증착됨과 동시에 상기 증착에 대한 일정한 비율로 식각도 함께 진행시키는 기술이다. The HDP-CVD process is a technology in which an insulating film is deposited on an etched region of a semiconductor substrate using a high density plasma, and at the same time, the etching is performed at a constant rate with respect to the deposition.

따라서, HDP-CVD 공정을 사용하여 반도체 기판의 트렌치가 매립되도록 갭-필 공정을 진행하면, 매립되는 영역의 입구부에서 발생하는 병목 현상을 억제할 수 있어 종래 갭-필 공정에 사용된 LP-CVD 또는 AP-CVD 공정 등과 같은 CVD 방식에 의한 절연막의 매립 공정에 비해 우수한 매립 특성을 갖는다. Therefore, if the gap-fill process is performed to fill the trench of the semiconductor substrate using the HDP-CVD process, the bottleneck occurring at the inlet of the buried region can be suppressed, so that the LP- used in the conventional gap-fill process can be suppressed. Compared to the embedding process of the insulating film by a CVD method such as CVD or AP-CVD process, it has excellent embedding characteristics.

최근에는 소자분리막의 깊이가 깊어지고 있어, HDP 산화막 이외의 다른 막을, 예를 들어, SOD(Spin On Dielectric)막을 사용하여 트렌치 내부를 모두 갭-필한 후, 트렌치 내부에 일정 높이로 SOD가 잔류하도록 반도체 기판 상의 SOD막을 제 거하고, 나머지 트렌치 부분이 매립되도록 HDP CVD 공정으로 산화막을 형성한다. In recent years, the depth of the device isolation film is increasing, so that other films other than the HDP oxide film, for example, use a SOD (Spin On Dielectric) film to gap-fill the inside of the trench, so that the SOD remains at a predetermined height inside the trench. The SOD film on the semiconductor substrate is removed and an oxide film is formed by an HDP CVD process so that the remaining trench portions are embedded.

그러나, 전술한 바와 같은 종래의 소자분리막 형성방법은, SOD막의 형성 공정시 진행되는 세정 공정 등으로 인한 트렌치 및 SOD막의 표면이 오염되며, 상기와 같이 오염되어 오염 또는 요철이 발생된 선형 질화막 표면에 상기 선형 질화막을 보호할 목적으로 스퍼터의 비가 느린 HDP CVD 공정으로 선형산화막을 형성하게 되면 패드질화막 및 패드산화막과 반도체 기판의 경계부분에서, 스퍼터 속도 대비 증착 속도의 비가 약 2700 정도로 스퍼터링(Sputterring)은 거의 발생하지 않고 증착만이 수행되어, 도 1에 도시된 바와 같이 그의 막 표면에 나노(Nano) 사이즈의 보이드(Void)가 발생하게 된다. However, in the conventional method of forming a device isolation film as described above, the surface of the trench and the SOD film are contaminated due to the cleaning process performed during the formation of the SOD film, and the surface of the linear nitride film contaminated or contaminated as described above is generated. When the linear oxide film is formed by the HDP CVD process with a slow sputter ratio for the purpose of protecting the linear nitride film, the sputtering ratio is about 2700 at the boundary between the pad nitride film and the pad oxide film and the semiconductor substrate. Almost no generation occurs and only vapor deposition is performed, so that nano-sized voids are generated on the film surface thereof as shown in FIG. 1.

따라서, 이러한 나노 사이즈의 보이드는 후속의 랜딩플러그 폴리와 게이트 간에 브릿지(Bridge)가 발생하는 SAC(Self Alignment Contact) 페일(Fail)을 유발한다. Thus, these nano-sized voids cause a Self Alignment Contact (SAC) fail where a bridge occurs between subsequent landing plug polys and gates.

본 발명은 소자분리막의 형성을 위한 산화막의 형성시 발생하는 나노 사이즈 보이드의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다.The present invention provides a method of forming a device isolation film of a semiconductor device capable of preventing the generation of nano-sized voids generated when the oxide film for forming the device isolation film is formed.

또한, 본 발명은 상기와 같이 산화막의 형성시 나노 사이즈 보이드의 발생을 방지하여, 후속의 랜딩플러그 폴리와 게이트 간의 SAC(Self Alignment Contact) 페일(Fail)의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.In addition, the present invention is to prevent the generation of nano-sized voids during the formation of the oxide film as described above, the device of the semiconductor device capable of preventing the occurrence of subsequent self-alignment contact (SAC) fail between the landing plug poly and the gate Provided is a method for forming a separator.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 선형질화막을 형성하는 단계; 상기 트렌치의 양측 상단부 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 선형산화막을 형성하는 단계; 및 상기 선형산화막 상에 상기 트렌치를 매립하도록 절연막을 형성하는 단계;를 포함한다.A device isolation film forming method of a semiconductor device according to the present invention includes forming a trench in a semiconductor substrate; Forming a linear nitride film on the trench surface; Forming a linear oxide film having a ratio of a deposition rate to a sputtering rate of 40 or less so as to have a rounded profile at both edge portions of both sides of the trench; And forming an insulating film to fill the trench on the linear oxide film.

반도체 기판 내에 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 표면 상에 선형질화막을 형성하는 단계 전, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;를 더 포함한다.And forming a sidewall oxide film on the trench surface after forming the trench in the semiconductor substrate and before forming the linear nitride film on the trench surface.

상기 선형산화막을 형성하는 단계는 HDP(High Density Plasma) 장치 내에서 수행한다.The forming of the linear oxide film is performed in a high density plasma (HDP) device.

상기 선형산화막을 형성하는 단계는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼40으로 하여 수행한다.The forming of the linear oxide film is performed by setting the ratio of the deposition rate to the sputtering rate as 20 to 40.

상기 선형산화막을 형성하는 단계는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼25로 하여 수행한다.The forming of the linear oxide film is performed by setting the ratio of the deposition rate to the sputtering rate as 20 to 25.

상기 선형산화막을 형성하는 단계는, 바이어스 파워를 조절하여 수행한다.The forming of the linear oxide film is performed by adjusting the bias power.

상기 바이어스 파워는 500∼3000W의 범위 내에서 조절한다.The bias power is adjusted within the range of 500 to 3000W.

상기 선형산화막을 형성하는 단계는, 소오스 파워(Source Power)를 높게 하여 증착 공정을 수행한다.In the forming of the linear oxide film, a deposition process is performed at a high source power.

상기 소오스 파워는 3000∼9000W의 범위 내에서 조절한다.The source power is adjusted within the range of 3000 to 9000 W.

상기 선형산화막을 형성하는 단계는, SiH4 및 O2와 같은 프로세스 가스를 사용한다.The forming of the linear oxide film uses a process gas such as SiH 4 and O 2 .

상기 SiH4는 10∼150sccm으로 형성한다.The SiH 4 is formed to 10 to 150 sccm.

상기 O2는 20∼300sccm으로 형성한다.The O 2 is formed to 20 to 300 sccm.

상기 절연막은 SOD막 및 HDP막 중 적어도 어느 하나 이상의 막으로 형성한다.The insulating film is formed of at least one of an SOD film and an HDP film.

또한, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 선형질화막을 형성하는 단계; 상기 선형질화막이 형성된 트렌치 내에 일부 두께로 유동성 절연막을 형성하는 단계; 상기 유동성 절연막이 일부 형성된 트렌치의 양측 상단부 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 선형산화막을 형성하는 단계; 및 상기 선형산화막 상에 상기 트렌치를 매립하도록 치밀한 절연막을 형성하는 단계;를 포함한다.In addition, the device isolation film forming method of a semiconductor device according to the present invention, forming a trench in a semiconductor substrate; Forming a linear nitride film on the trench surface; Forming a flowable insulating film in a portion of the trench in which the linear nitride film is formed; Forming a linear oxide film using a ratio of deposition rate to sputtering rate of 40 or less so as to have a rounded profile at upper edge portions of both sides of the trench in which the flowable insulating film is partially formed; And forming a dense insulating film to fill the trench on the linear oxide film.

반도체 기판 내에 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 표면 상에 선형질화막을 형성하는 단계 전, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;를 더 포함한다.And forming a sidewall oxide film on the trench surface after forming the trench in the semiconductor substrate and before forming the linear nitride film on the trench surface.

상기 유동성 절연막은 SOD(Spin On Dielectric)막으로 형성한다.The flowable insulating film is formed of a SOD (Spin On Dielectric) film.

상기 선형산화막을 형성하는 단계는 HDP(High Density Plasma) 장치 내에서 수행한다.The forming of the linear oxide film is performed in a high density plasma (HDP) device.

상기 선형산화막을 형성하는 단계는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼40으로 하여 수행한다.The forming of the linear oxide film is performed by setting the ratio of the deposition rate to the sputtering rate as 20 to 40.

상기 선형산화막을 형성하는 단계는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼25로 하여 수행한다.The forming of the linear oxide film is performed by setting the ratio of the deposition rate to the sputtering rate as 20 to 25.

상기 선형산화막을 형성하는 단계는, 바이어스 파워를 조절하여 수행한다.The forming of the linear oxide film is performed by adjusting the bias power.

상기 바이어스 파워는 500∼3000W의 범위 내에서 조절한다.The bias power is adjusted within the range of 500 to 3000W.

상기 선형산화막을 형성하는 단계는, 소오스 파워(Source Power)를 높게 하여 증착 공정을 수행한다.In the forming of the linear oxide film, a deposition process is performed at a high source power.

상기 소오스 파워는 3000∼9000W의 범위 내에서 조절한다.The source power is adjusted within the range of 3000 to 9000 W.

상기 선형산화막을 형성하는 단계는, SiH4 및 O2와 같은 프로세스 가스를 사용한다.The forming of the linear oxide film uses a process gas such as SiH 4 and O 2 .

상기 SiH4는 10∼150sccm으로 형성한다.The SiH 4 is formed to 10 to 150 sccm.

상기 O2는 20∼300sccm으로 형성한다.The O 2 is formed to 20 to 300 sccm.

상기 선형산화막 및 치밀한 절연막은 HDP 방식으로 형성한다.The linear oxide film and the dense insulating film are formed by the HDP method.

상기 선형산화막 및 치밀한 절연막은 인-시튜(In-Situ)로 형성한다.The linear oxide film and the dense insulating film are formed in-situ.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 트렌치 표면에 선형질화막 형성 후, 상기 선형질화막의 손실을 방지하기 위하여 상기 선형질화막 상에 바이어스 파워(Bias Power)를 조절하여 트렌치의 양측 상단부 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 선형산화막을 형성하고, 상기 트렌치를 SOD막 및 HDP막과 같은 산화막의 적층막으로 매립하여 소자분리막을 형성한다. According to the present invention, after forming the linear nitride film on the trench surface, in order to prevent loss of the linear nitride film, a bias power is adjusted on the linear nitride film to have a rounded profile at the upper edge portions of both sides of the trench. A linear oxide film is formed at a deposition rate of 40 or less, and the trench is buried in a stacked film of an oxide film such as an SOD film and an HDP film to form a device isolation film.

이렇게 하면, 상기와 같이 바이어스 파워를 조절하여 선형산화막을 형성함으로써, 상기 선형산화막의 형성시, 스퍼터링을 발생시킬 수 있어 상기 선형산화막의 막질을 개선할 수 있다.In this case, by forming the linear oxide film by adjusting the bias power as described above, sputtering can be generated during the formation of the linear oxide film, thereby improving the film quality of the linear oxide film.

또한, 상기와 같이 바이어스 파워를 증가시켜 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 스퍼터링을 발생시킴으로써, 선형산화막 형성 시 상기 스퍼터링에 의한 하부 막의 오염을 제거할 수 있다.In addition, as described above, sputtering is performed by increasing the bias power to a ratio of deposition rate to sputtering rate of 40 or less, thereby removing contamination of the lower layer due to the sputtering when forming the linear oxide film.

따라서, 상기와 같이 선형산화막에서의 막질을 개선시킬 수 있고, 하부 막의 오염을 제거할 수 있으므로, 상기 절연막에서의 나노 사이즈의 보이드 발생을 방지할 수 있다.Therefore, as described above, the film quality in the linear oxide film can be improved and the contamination of the lower film can be removed, thereby preventing generation of nano-sized voids in the insulating film.

자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2E are cross-sectional views illustrating processes of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 소자분리영역을 갖는 반도체 기판(200) 상에 패드산화막(202) 및 패드질화막(204)의 적층막으로 이루어진 하드마스크(205)를 형성한다.Referring to FIG. 2A, a hard mask 205 including a pad oxide film 202 and a pad nitride film 204 is formed on a semiconductor substrate 200 having device isolation regions.

도 2b를 참조하면, 상기 하드마스크(205) 상에 상기 소자분리영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성하고, 상기 마스크패턴을 식각마스크로 이용하여 상기 하드마스크(205)를 식각하여 상기 반도체 기판(200)의 소자분리영역을 노출시킨다. Referring to FIG. 2B, a mask pattern (not shown) for exposing the device isolation region is formed on the hard mask 205, and the hard mask 205 is etched using the mask pattern as an etch mask. The device isolation region of the semiconductor substrate 200 is exposed.

그런다음, 상기 마스크패턴을 제거하고, 상기 하드마스크(205)를 식각마스크로 노출된 상기 소자분리영역을 식각하여 반도체 기판(200) 내에 트렌치(T)를 형성한다. 이어서, 상기 반도체 기판(200) 내에 형성된 트렌치(T) 표면 내에 열 산화 공정을 거쳐 측벽산화막(206)을 형성한다. 이어서, 상기 측벽산화막(206)을 포함한 반도체 기판(200)의 하드마스크(205) 상에 선형질화막(208)을 형성한다.Then, the mask pattern is removed, and the device isolation region exposing the hard mask 205 as an etch mask is etched to form a trench T in the semiconductor substrate 200. Subsequently, the sidewall oxide layer 206 is formed on the surface of the trench T formed in the semiconductor substrate 200 through a thermal oxidation process. Subsequently, the linear nitride film 208 is formed on the hard mask 205 of the semiconductor substrate 200 including the sidewall oxide film 206.

도 2c를 참조하면, 상기 선형질화막(208) 상에 선형산화막(210)을 형성한다. 이때, 상기 선형산화막(210)의 형성은 바이어스 파워(Bias Power) 또는 소오스 파워(Source Power)를 높게 하여 트렌치(T)의 양측 상단부 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 형성한다.Referring to FIG. 2C, a linear oxide film 210 is formed on the linear nitride film 208. At this time, the formation of the linear oxide film 210 increases the ratio of the deposition rate to the sputtering rate so as to have a rounded profile at both corners of the upper end of the trench T by increasing the bias power or the source power. It is set to 40 or less.

이때, 바람직하게 상기 스퍼터 속도 대비 증착 속도의 비를 20∼40으로 하여 수행하며, 더욱 바람직하게는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼25로 하여 수행한다.In this case, preferably, the ratio of the deposition rate to the sputtering rate is set to 20 to 40, and more preferably, the ratio of the deposition rate to the sputtering rate is set to 20 to 25.

상기 바이어스 파워는 500∼3000W 정도의 범위 내에서 조절하여 수행하며, 상기 소오스 파워는 3000∼9000W 정도의 범위 내에서 조절하며 수행한다.The bias power is performed by adjusting in the range of about 500 to 3000W, and the source power is performed by adjusting within the range of about 3000 to 9000W.

또한, 선형산화막(208)은 그 형성시, SiH4 및 O2와 같은 프로세스 가스를 사용하며, 상기 SiH4 및 O2는 각각 10∼150sccm 및 20∼300sccm으로 형성하는 것이 바람직하다.In addition, the linear oxide film 208 uses a process gas such as SiH 4 and O 2 in its formation, and the SiH 4 And O 2 are preferably 10 to 150 sccm and 20 to 300 sccm, respectively.

도 2d를 참조하면, 상기 선형산화막(208)이 형성된 트렌치(T) 표면을 포함한 반도체 기판(200) 상에 상기 트렌치(T)을 일부 매립하도록 SOD(Spin On Dielectric)막(212)을 형성하고, 상기 SOD막(212) 상에 상기 트렌치(T)를 완전히 매립하도록 HDP(High-Density Plasma)막(214)을 형성한다.Referring to FIG. 2D, a SOD (Spin On Dielectric) film 212 is formed to partially fill the trench T on the semiconductor substrate 200 including the trench T surface on which the linear oxide film 208 is formed. A high-density plasma (HDP) film 214 is formed on the SOD film 212 to completely fill the trench T.

도 2e를 참조하면, 상기 HDP막(214)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다음, 이어서, 상기 HDP막(214) 및 하드마스크(205)를 상기 반도체 기판(200)이 노출될때까지 제거하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막(220)을 완성한다.Referring to FIG. 2E, the HDP film 214 is planarized by chemical mechanical polishing (CMP), and then the HDP film 214 and the hard mask 205 are removed until the semiconductor substrate 200 is exposed. By completing the device isolation film 220 of the semiconductor device according to an embodiment of the present invention.

전술한 바와 같이, 본 발명은 트렌치 표면에 선형질화막 형성 후, 상기 선형질화막의 손실을 방지하기 위하여 상기 선형질화막 상에 바이어스 파워(Bias Power)를 높게 조절하여 선형산화막을 형성함으로써, 상기 선형산화막의 형성시, 스퍼터링을 발생시킬 수 있어 그의 막질을 개선시킬 수 있다.As described above, in the present invention, after forming the linear nitride film on the surface of the trench, the linear oxide film is formed by adjusting a bias power on the linear nitride film to high to prevent the loss of the linear nitride film. At the time of formation, sputtering can be generated and its film quality can be improved.

또한, 상기와 같이 선형산화막의 형성시, 스퍼터링을 발생시킬 수 있으므로, 상기 스퍼터링에 의한 하부 막의 오염을 제거할 수 있다.In addition, when forming the linear oxide film as described above, it is possible to generate sputtering, it is possible to remove the contamination of the lower film by the sputtering.

결과적으로, 상기 절연막에서의 나노 사이즈의 보이드 발생을 방지할 수 있다.As a result, it is possible to prevent the generation of nano-sized voids in the insulating film.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.3A to 3E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to another exemplary embodiment of the present invention.

도 3a를 참조하면, 소자분리영역을 갖는 반도체 기판(400) 상에 패드산화막(402) 및 패드질화막(404)의 적층막으로 이루어진 하드마스크(405)를 형성한다.Referring to FIG. 3A, a hard mask 405 including a stacked layer of a pad oxide film 402 and a pad nitride film 404 is formed on a semiconductor substrate 400 having device isolation regions.

도 3b를 참조하면, 상기 하드마스크(405)를 식각마스크로 이용아혀 상기 소 자분리영역을 식각하여 반도체 기판(400) 내에 트렌치(T')를 형성한다. 이어서, 상기 반도체 기판(400) 내에 형성된 트렌치(T') 표면 내에 열 산화 공정을 거쳐 측벽산화막(406)을 형성한다. 이어서, 상기 측벽산화막(406)을 포함한 반도체 기판(400)의 하드마스크(405) 상에 선형질화막(408)을 형성한다.Referring to FIG. 3B, the trench T ′ is formed in the semiconductor substrate 400 by etching the element isolation region using the hard mask 405 as an etch mask. Subsequently, a sidewall oxide layer 406 is formed in the surface of the trench T ′ formed in the semiconductor substrate 400 through a thermal oxidation process. Subsequently, the linear nitride film 408 is formed on the hard mask 405 of the semiconductor substrate 400 including the sidewall oxide film 406.

그런다음, 상기 선형질화막(408)이 형성된 트렌치 내에 상기 트렌치를 매립하도록 유동성 절연막인 SOD막(412)을 형성한다. 그런다음, 후속의 HDP막 형성을 위해 상기 SOD막(412)을 일부 리세스시킨다.Then, the SOD film 412, which is a fluid insulating film, is formed in the trench in which the linear nitride film 408 is formed to fill the trench. Then, the SOD film 412 is partially recessed for subsequent HDP film formation.

도 3c를 참조하면, 상기 선형질화막(408) 및 SOD막(412)이 형성된 트렌치(T') 상에 HDP(High-Demsity Plasma) 방식을 이용하여 선형산화막(410)을 형성한다. 이때, 상기 선형산화막(410)의 형성은 바이어스 파워(Bias Power) 또는 소오스 파워(Source Power)를 높게하여 트렌치(T')의 양측 상단부 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 40 이하로 하여 형성한다.Referring to FIG. 3C, the linear oxide layer 410 is formed on the trench T ′ on which the linear nitride layer 408 and the SOD layer 412 are formed by using a high-demand plasma (HDP) method. At this time, the formation of the linear oxide film 410 is to increase the bias power or source power to increase the ratio of the deposition rate to the sputter speed so as to have a rounded profile at the corners of both upper ends of the trench T '. It is formed to be 40 or less.

이때, 바람직하게 상기 스퍼터 속도 대비 증착 속도의 비를 20∼40으로 하여 수행하며, 더욱 바람직하게는, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼25로 하여 수행한다.In this case, preferably, the ratio of the deposition rate to the sputtering rate is set to 20 to 40, and more preferably, the ratio of the deposition rate to the sputtering rate is set to 20 to 25.

상기 바이어스 파워는 500∼3000W 정도의 범위 내에서 조절하여 수행하며, 상기 소오스 파워는 3000∼9000W 정도의 범위 내에서 조절하며 수행한다.The bias power is performed by adjusting in the range of about 500 to 3000W, and the source power is performed by adjusting within the range of about 3000 to 9000W.

또한, 선형산화막(408)은 그 형성시, SiH4 및 O2와 같은 프로세스 가스를 사용하며, 상기 SiH4 및 O2는 각각 10∼150sccm 및 20∼300sccm으로 형성하는 것이 바 람직하다.In addition, the linear oxide film 408 uses a process gas such as SiH 4 and O 2 in its formation, and the SiH 4 And O 2 are preferably formed from 10 to 150 sccm and 20 to 300 sccm, respectively.

도 3d를 참조하면, 상기 선형산화막(408)이 형성된 트렌치(T') 표면을 포함한 반도체 기판(400) 상에 상기 트렌치(T')를 완전히 매립하도록 치밀한 절연막인 HDP막(414)을 형성한다.Referring to FIG. 3D, an HDP film 414, which is a dense insulating film, is formed on the semiconductor substrate 400 including the trench T ′ surface on which the linear oxide film 408 is formed to completely fill the trench T ′. .

여기서, 상기 HDP막(414)은 형성시, 상기 선형산화막(408)과 인-시튜(In-Situ)로 형성하는 것이 바람직하다.In this case, the HDP film 414 is preferably formed of the linear oxide film 408 and In-Situ.

도 3e를 참조하면, 상기 HDP막(414)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨 다음, 이어서, 상기 HDP막(414) 및 하드마스크(405)를 상기 반도체 기판(400)이 노출될때까지 제거하여 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막(420)을 완성한다.Referring to FIG. 3E, the HDP film 414 is planarized by chemical mechanical polishing (CMP), and then the HDP film 414 and the hard mask 405 are removed until the semiconductor substrate 400 is exposed. By completing the device isolation film 420 of the semiconductor device according to another embodiment of the present invention.

여기서, 본 발명은 상기와 같이 선형질화막 형성 후, 바이어스 파워를 조절하여 선형산화막을 형성하여 상기 선형산화막의 막질을 개선시킬 수 있음으로써, 스퍼터링에 의한 하부 막의 오염을 제거할 수 있고, 따라서, 상기 HDP막과 같은 절연막에서의 나노 사이즈 보이드의 발생을 방지할 수 있다.In the present invention, after forming the linear nitride film as described above, by adjusting the bias power to form a linear oxide film to improve the film quality of the linear oxide film, it is possible to remove the contamination of the lower film by sputtering, thus, Generation of nano-sized voids in an insulating film such as an HDP film can be prevented.

도 4는 본 발명의 실시예에 따른 효과를 나타낸 사진으로서, 높은 값의 바이어스 파워로 인해 발생한 스퍼터링에 의해서 나노 사이즈의 보이드가 발생하지 않는 것을 확인할 수 있다.4 is a photograph showing the effect according to the embodiment of the present invention, it can be seen that the void of the nano-size due to the sputtering caused by a high value of the bias power.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

이상에서와 같이, 본 발명은 SOD막 및 HDP막을 적용한 반도체 소자의 소자분리막 형성시, 트렌치 표면에 선형질화막 형성 후, 상기 선형질화막의 손실을 방지하기 위하여 상기 선형질화막 상에 바이어스 파워(Bias Power)를 조절하여 선형산화막을 형성함으로써, 상기 선형산화막의 형성시, 스퍼터링을 발생시킬 수 있어 상기 선형산화막의 막질을 개선시킬 수 있다.As described above, the present invention is a bias power on the linear nitride film in order to prevent the loss of the linear nitride film after forming the linear nitride film on the trench surface when forming the device isolation film of the semiconductor device to which the SOD film and HDP film is applied. By controlling the formation of the linear oxide film, when the linear oxide film is formed, sputtering may occur to improve the film quality of the linear oxide film.

또한, 본 발명은 상기와 같이 바이어스 파워를 높게 하여 스퍼터링을 발생시킬 수 있으므로, 선형산화막 형성 시, 상기 스퍼터링에 의한 하부 막의 오염을 제거할 수 있다.In addition, since the present invention can generate sputtering by increasing the bias power as described above, when forming the linear oxide film, it is possible to remove the contamination of the lower film by the sputtering.

따라서, 본 발명은 상기와 같이 선형산화막에서의 막질을 개선시킬 수 있고, 하부 막의 오염을 제거할 수 있으므로, 상기 절연막에서의 나노 사이즈 보이드의 발생을 방지할 수 있다.Therefore, the present invention can improve the film quality of the linear oxide film as described above, and can remove the contamination of the lower film, thereby preventing the generation of nano-sized voids in the insulating film.

Claims (28)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 내에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치 표면 상에 선형질화막을 형성하는 단계; Forming a linear nitride film on the trench surface; 상기 선형질화막이 형성된 트렌치 내에 상기 트렌치의 하단부만 매립하도록 일부 두께로 제1절연막을 형성하는 단계;Forming a first insulating layer having a partial thickness so as to fill only a lower end portion of the trench in the trench in which the linear nitride film is formed; 상기 하단부에 제1절연막이 형성된 트렌치의 표면 상에 상기 트렌치 양측 상단부의 모서리 부분에서 라운딩된 프로파일을 갖도록 스퍼터 속도 대비 증착 속도의 비를 20∼40으로 하여 선형산화막을 형성하는 단계; 및Forming a linear oxide film using a ratio of deposition rate to sputtering rate of 20 to 40 so as to have a profile rounded at an edge portion of both sides of the trench on the surface of the trench in which the first insulating film is formed on the lower portion; And 상기 선형산화막 상에 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;Forming a second insulating film to fill the trench on the linear oxide film; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 14 항에 있어서,The method of claim 14, 반도체 기판 내에 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 표면 상에 선형질화막을 형성하는 단계 전,After forming the trench in the semiconductor substrate and before forming the linear nitride film on the trench surface, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;Forming a sidewall oxide film on the trench surface; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device characterized in that it further comprises. 제 14 항에 있어서,The method of claim 14, 상기 제1절연막은 SOD(Spin On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And forming the first insulating layer as a spin on dielectric (SOD) layer. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막을 형성하는 단계는Forming the linear oxide film is HDP(High Density Plasma) 장치 내에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device, characterized in that performed in a high density plasma (HDP) device. 삭제delete 제 14 항에 있어서,The method of claim 14, 상기 선형산화막을 형성하는 단계는,Forming the linear oxide film, 상기 스퍼터 속도 대비 증착 속도의 비를 20∼25로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And forming a ratio of the deposition rate to the sputtering rate of 20 to 25. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막을 형성하는 단계는, Forming the linear oxide film, 바이어스 파워가 특정 파워 값을 갖도록 설정된 상태에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming a device isolation film for a semiconductor device, characterized in that the bias power is performed in a set state to have a specific power value. 제 20 항에 있어서,The method of claim 20, 상기 바이어스 파워는 500∼3000W의 값을 갖도록 설정되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the bias power is set to have a value of 500 to 3000W. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막을 형성하는 단계는, Forming the linear oxide film, 소오스 파워(Source Power)가 특정 파워 값을 갖도록 설정된 상태에서 증착 공정을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming a device isolation film for a semiconductor device, characterized in that to perform a deposition process in a state where a source power is set to have a specific power value. 제 22 항에 있어서,The method of claim 22, 상기 소오스 파워는 3000∼9000W의 값을 갖도록 설정되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the source power is set to have a value of 3000 to 9000 W. 12. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막을 형성하는 단계는,Forming the linear oxide film, SiH4 및 O2를 포함하는 프로세스 가스를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method for forming a device isolation film for a semiconductor device, comprising using a process gas containing SiH 4 and O 2 . 제 24 항에 있어서,The method of claim 24, 상기 SiH4는 10∼150sccm의 유량으로 사용되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of forming a device isolation film of a semiconductor device, characterized in that the SiH 4 is used at a flow rate of 10 ~ 150sccm. 제 24 항에 있어서,The method of claim 24, 상기 O2는 20∼300sccm의 유량으로 사용되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of forming a device isolation film of a semiconductor device, characterized in that the O 2 is used at a flow rate of 20 to 300sccm. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막 및 제2절연막은 HDP 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The linear oxide film and the second insulating film is a method of forming a device isolation film of a semiconductor device, characterized in that formed in the HDP method. 제 14 항에 있어서,The method of claim 14, 상기 선형산화막 및 제2절연막은 인-시튜(In-Situ)로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the linear oxide film and the second insulating film are formed in-situ.
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