KR100689674B1 - Method for fabricating of semiconductor device - Google Patents

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Abstract

본 발명은 숏-채널 효과에 대한 마진을 개선하여 리프레쉬특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것으로, 기판의 게이트패턴 형성 영역에 상기 기판 상에 상기 게이트패턴 형성 영역을 노출시키는 제1패드를 형성하는 단계, 상기 제1패드를 이용하여 상기 노출된 기판에 산화막을 성장시키는 단계, 상기 제1패드와 상기 산화막을 제거하여 상기 산화막이 제거된 영역에 트렌치를 형성하는 단계, 상기 트렌치를 제외한 상기 기판에 소자분리영역을 형성하는 단계, 상기 트렌치 상에 게이트패턴을 형성하는 단계를 포함한다.The present invention relates to a method of fabricating a semiconductor device capable of improving refresh characteristics by improving margins for a short-channel effect. The present invention relates to a method of manufacturing a semiconductor device, wherein the gate pattern forming region is exposed to a gate pattern forming region of a substrate. Forming a pad, growing an oxide film on the exposed substrate using the first pad, removing the first pad and the oxide film to form a trench in an area where the oxide film is removed, and forming the trench Forming an isolation region in the substrate except for forming a gate pattern on the trench.

누설전류, 리프레쉬, 트렌치, 게이트Leakage Current, Refresh, Trench, Gate

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE} Method for manufacturing a semiconductor device {METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도,1A through 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.

도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

20 : 기판 21a : 제1산화막20: substrate 21a: first oxide film

21b : 제1질화막 P21 : 제1패드 절연막21b: first nitride film P21: first pad insulating film

22 : 질화막 스페이서 23 : 실리콘 산화막22 nitride film spacer 23 silicon oxide film

T : 트렌치 24a : 제2산화막T: trench 24a: second oxide film

25a: 제2질화막 P22 : 제2패드 절연막25a: second nitride film P22: second pad insulating film

F2 : 오픈부 26 : HDP 산화막F2: open part 26: HDP oxide film

27 : 웰 영역 G2 : 게이트 패턴27: well area G2: gate pattern

28 : 게이트 스페이서
28: gate spacer

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 채널길이를 길게 하여 누설전류(Leakage Current)를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of reducing a leakage current by lengthening a channel length.

기술발전에 따른 반도체 소자의 직접도가 증가함에 따라 각 패턴들의 크기도 점점 작아지는 추세이다. 특히, DRAM과 같은 메모리소자는 고직접화로 인한 셀 트랜지스터의 비례축소에 의해 게이트 전극의 길이 축소가 급격하게 이루어 지고 있으며 이러한 게이트 전극의 축소에 따라 셀 트랜지스터의 바디(Body)에 미치는 전계나 전위에 대해서 소스/드레인 영역의 영향이 현저해 진다. As the directivity of semiconductor devices increases with the development of technology, the size of each pattern is also getting smaller. In particular, in memory devices such as DRAM, the length of gate electrode is rapidly reduced due to the proportional reduction of the cell transistor due to the high directivity, and as the gate electrode shrinks, the electric field or potential applied to the body of the cell transistor is reduced. On the other hand, the influence of the source / drain region becomes remarkable.

도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.1A through 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.

도 1a를 참조하면, 기판(10) 상에 산화막(11) 및 질화막(12)를 차례로 증착한다.Referring to FIG. 1A, an oxide film 11 and a nitride film 12 are sequentially deposited on a substrate 10.

이어서, 도 1b에 도시된 바와 같이, 질화막(12) 상에 포토레지스트패턴(도면에 도시되지 않음)을 형성하고, 식각공정을 통하여 질화막(12)과 산화막(11)을 차례로 식각하여 질화막(12a)/산화막(11a) 구조의 패드 절연막(P11)을 형성한다.Subsequently, as shown in FIG. 1B, a photoresist pattern (not shown) is formed on the nitride film 12, and the nitride film 12 and the oxide film 11 are sequentially etched through an etching process to form the nitride film 12a. ) / Pad insulating film P11 having an oxide film 11a structure.

이어서, 도 1c에 도시된 바와 같이, 노출된 기판(10)을 식각하여 오픈부(F1)르 형성한후, 기판(10)의 전면에 HDP 산화막(13)을 형성한다. Subsequently, as shown in FIG. 1C, the exposed substrate 10 is etched to form the open portion F1, and then the HDP oxide layer 13 is formed on the entire surface of the substrate 10.                         

이어서, 도 1d에 도시된 바와 같이, 화학적기계적연마(CMP) 및 습식식각공정을 통하여 기판(10)상에 형성된 HDP 산화막 및 패드 절연막(P11)을 제거하여 오픈부(P1)가 형성된 기판(10)에 소자분리막(13a)을 형성하고 패드 절연막(P11)이 형성된 기판을 노출시킨다. 이어서, 노출된 기판(10)에 웰 이온주입을 실시하여 웰(10a)을 형성한다.Subsequently, as shown in FIG. 1D, the substrate 10 having the open portion P1 formed by removing the HDP oxide film and the pad insulating film P11 formed on the substrate 10 through chemical mechanical polishing (CMP) and wet etching processes. ), An isolation layer 13a is formed, and the substrate on which the pad insulating film P11 is formed is exposed. Subsequently, well ion implantation is performed on the exposed substrate 10 to form the well 10a.

이어서, 도 1e에 도시된 바와 같이, 기판(10) 상에 게이트 패턴(G1)을 형성한 후, 게이트 패턴(G1)의 측벽에 게이트 스페이서(14)를 형성한다. 이어서, 게이트 패턴(G1)을 마스크로 이온주입하여 소스/드레인 접합영역(도면에 도시되지 않음)을 형성한다.Subsequently, as shown in FIG. 1E, after the gate pattern G1 is formed on the substrate 10, the gate spacer 14 is formed on the sidewall of the gate pattern G1. Subsequently, the gate pattern G1 is implanted with a mask to form a source / drain junction region (not shown).

상기와 같이 종래의 반도체 소자는, 게이트 전극의 길이가 짧아짐에 따라 채널영역이 게이트 전압 뿐만 아니라 소스/드레인 접합 영역의 공핍층전하, 전계, 전위 분포의 영향을 크게 받게 되는 숏-채널효과(short channel effect)가 발생하여, 펀치쓰루(Punch Through)특성이 열화된다. 이에 따라, 셀 트렌지스터가 오프(Off)상태에서 채널방향으로 누설전류(Leakage Current)가 증가되어 DRAM소자에서 리프레쉬(Refresh) 특성의 저하되는 문제점이 발생한다.
As described above, in the semiconductor device of the related art, as the length of the gate electrode becomes shorter, the short-channel effect in which the channel region is greatly influenced by the depletion layer charge, electric field, and potential distribution of the source / drain junction region as well as the gate voltage (short) channel effect), and the punch-through characteristic deteriorates. Accordingly, the leakage current increases in the channel direction when the cell transistor is in an off state, thereby causing a problem in that the refresh characteristic of the DRAM device is degraded.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 숏-채널 효과에 대한 마진을 개선하여 리프레쉬특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of improving refresh characteristics by improving margins for a short-channel effect.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판의 게이트패턴 형성 영역에 상기 기판 상에 상기 게이트패턴 형성 영역을 노출시키는 제1패드를 형성하는 단계, 상기 제1패드를 이용하여 상기 노출된 기판에 산화막을 성장시키는 단계, 상기 제1패드와 상기 산화막을 제거하여 상기 산화막이 제거된 영역에 트렌치를 형성하는 단계, 상기 트렌치를 제외한 상기 기판에 소자분리영역을 형성하는 단계, 상기 트렌치 상에 게이트패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, including forming a first pad on a substrate in a gate pattern formation region of the substrate to expose the gate pattern formation region on the substrate. Growing an oxide film on the exposed substrate, removing the first pad and the oxide film to form a trench in a region where the oxide film is removed, and forming an isolation region in the substrate except the trench; It provides a method of manufacturing a semiconductor device comprising the step of forming a gate pattern on the trench.

상기 산화막을 성장시키는 단계에서, LOCOS(LOCal Oxidation of Silicon) 방식을 이용한 실리콘산화막을 형성할 수 있으며, 상기 제1패드를 형성하는 단계 후, 상기 게이트패턴 형성 영역을 노출시키는 상기 제1패드의 측면에 스페이서를 형성하는 단계를 더 포함할 수 있다.
In the growing of the oxide film, a silicon oxide film using a LOCOS (LOCal Oxidation of Silicon) method may be formed, and after forming the first pad, a side surface of the first pad exposing the gate pattern forming region is exposed. The method may further include forming a spacer.

이하, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail so that those skilled in the art can easily implement the technical idea of the present invention.

도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 2a를 참조하면, 기판(20) 상에 제1산화막(21a) 및 제1질화막(21b)을 차례로 증착한다. 이어서, 제1질화막(21b)상에 포토레지스트를 증착한후, 이를 패터닝하여 포토레지스트패턴(도면에 도시되지 않음)을 형성하고, 식각공정을 통하여 제1질화막(21b)과 제1산화막(21a)를 차례로 식각하여 게이트 패턴이 형성될 영역을 노출시키는 제1질화막(22)/제1산화막(21)구조의 제1패드절연막(P21)를 형성한다.Referring to FIG. 2A, the first oxide film 21a and the first nitride film 21b are sequentially deposited on the substrate 20. Subsequently, after the photoresist is deposited on the first nitride film 21b, the photoresist is patterned to form a photoresist pattern (not shown), and the first nitride film 21b and the first oxide film 21a are etched through an etching process. ) Is sequentially etched to form a first pad insulating film P21 having a structure of the first nitride film 22 / first oxide film 21 exposing the region where the gate pattern is to be formed.

이어서, 도 2b에 도시된 바와 같이, 제1패드절연막(P21)이 형성된 프로파일 을 따라 스페이서용 질화막을 증착하고, 이를 비등방성식각하여 제1패드절연막(P21)의 측면에 질화막 스페이서(22)를 형성하여 기판(20)의 노출부를 감소시킨다. 이는 게이트전극의 중앙부에 국한시켜 게이트 하단 프로파일을 오목하게 만들기 위한 것이다.Subsequently, as shown in FIG. 2B, a nitride nitride film for a spacer is deposited along the profile in which the first pad insulating film P21 is formed, and then anisotropically etched to form the nitride film spacer 22 on the side of the first pad insulating film P21. To reduce the exposed portion of the substrate 20. This is to concave the gate bottom profile by confining the center portion of the gate electrode.

이어서, 도 2c에 도시된 바와 같이, 열산화 공정을 실시하여 드러난 기판을 산화시킴으로써, 실리콘산화막(23)을 성장시킨다.Subsequently, as illustrated in FIG. 2C, the silicon oxide film 23 is grown by oxidizing the substrate exposed by performing a thermal oxidation process.

이어서, 도 2d에 도시된 바와 같이, 습식식각공정을 통하여 제1패드절연막(P21), 질화막 스페이서(22) 및 실리콘 산화막(23)을 제거하여 기판(20)을 노출시킨다. 이때, 노출된 기판(20)에 트렌치(T)가 형성된다.Subsequently, as illustrated in FIG. 2D, the substrate 20 is exposed by removing the first pad insulating layer P21, the nitride layer spacer 22, and the silicon oxide layer 23 through a wet etching process. At this time, the trench T is formed in the exposed substrate 20.

이어서, 도 2e에 도시된 바와 같이, 제2산화막(24) 및 제2질화막(25)를 차례로 증착한다. Subsequently, as shown in FIG. 2E, the second oxide film 24 and the second nitride film 25 are sequentially deposited.

이어서, 도 2f에 도시된 바와 같이, 제2질화막(25)상에 포토레지스트를 증착한후, 이를 패터닝하여 포토레지스트패턴(도면에 도시되지 않음)을 형성하고, 식각공정을 통하여 제2질화막(25a)과 제2산화막(24a)를 차례로 식각하여 소자분리막이 형성될 영역을 노출시키는 제2질화막(25a)/제2산화막(24a)구조의 제2패드절연막(P22)를 형성한다.Subsequently, as shown in FIG. 2F, after the photoresist is deposited on the second nitride film 25, the photoresist is patterned to form a photoresist pattern (not shown), and the second nitride film ( A second pad insulating film P22 having a second nitride film 25a / second oxide film 24a structure is formed by sequentially etching 25a and the second oxide film 24a to expose a region where the device isolation film is to be formed.

이어서, 도 2g에 도시된 바와 같이, 제2패드 절연막(P22)을 이용하여 노출된 기판(20)을 식각하여 오픈부(F2)를 형성하고, 제2패드절연막(P22)가 형성된 기판(20)의 전면에 산화막(예를들어, HDP산화막;26)형성한다.Subsequently, as shown in FIG. 2G, the exposed substrate 20 is etched using the second pad insulating film P22 to form an open portion F2, and the substrate 20 having the second pad insulating film P22 formed thereon. ) An oxide film (e.g., an HDP oxide film 26) is formed on the entire surface.

이어서, 도 2h에 도시된 바와 같이, 화학적기계적연마(CMP) 및 습식식각공정 을 통하여 기판(20)상에 형성된 산화막 및 패드 절연막(P22)을 제거하여 오픈부(F2)가 형성된 기판(10)에 소자분리막(26a)을 형성하고 패드 절연막(P22)이 형성된 기판을 노출시킨다. 이어서, 노출된 기판(10)에 웰 이온주입을 실시하여 웰 영역(27)을 형성한다.Subsequently, as illustrated in FIG. 2H, the substrate 10 having the open portion F2 formed by removing the oxide film and the pad insulating film P22 formed on the substrate 20 through chemical mechanical polishing (CMP) and wet etching processes. An isolation layer 26a is formed on the substrate, and the substrate on which the pad insulating film P22 is formed is exposed. Subsequently, well ion implantation is performed on the exposed substrate 10 to form a well region 27.

이어서, 도 2i에 도시된 바와 같이, 기판(20) 상에 게이트 산화막, 도전막 및 하드마스크용 절연막(도면에 도시되지 않음)을 차례로 증착후, 이를 패터닝하여 기판(20) 상에 적어도 일부분이 트렌치의 내부의 기판(20) 상부에 형성되도록 게이트 패턴(G2)을 형성한다. 여기서, 트렌치의 측면의 일부분이 채널을 형성하므로 트랜지스터의 채널길이가 증가하게 되고, 소스/드레인 영역의 누설전류가 감소하여 리프레쉬특성이 증가된다.Subsequently, as shown in FIG. 2I, a gate oxide film, a conductive film, and an insulating film for a hard mask (not shown) are sequentially deposited on the substrate 20, and then patterned to form at least a portion of the gate oxide film. The gate pattern G2 is formed on the substrate 20 in the trench. Here, a portion of the side of the trench forms a channel, so that the channel length of the transistor is increased, and the leakage current of the source / drain regions is reduced, thereby increasing the refresh characteristic.

이어서, 게이트 패턴(G2)의 측벽에 게이트 스페이서(28)를 형성한 후, 게이트 패턴(G2)을 마스크로 이온주입하여 소스/드레인 접합영역(도면에 도시되지 않음)을 형성한다.Subsequently, after forming the gate spacer 28 on the sidewall of the gate pattern G2, the gate pattern G2 is ion implanted with a mask to form a source / drain junction region (not shown).

본 발명의 바람직한 실시예에서는 소자분리막 형성시 오픈부를 형성후 산화막을 매립하여 형성하는 경우를 설명하였으나, 노출된 기판을 LOCOS공정을 이용하여 실리콘산화막을 형성할 수도 있다.In the preferred embodiment of the present invention, a case in which the oxide layer is embedded after the open portion is formed when the device isolation layer is formed is described. However, the silicon oxide layer may be formed using the LOCOS process.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의하면 기판에 트렌치를 형성하여 트렌치의 측면이 채널의 일부가 되게 함으로써, 디자인룰 내에서 채널길이를 증가시켜, 숏-채널 효과에 대한 마진을 개선하여 리프레쉬특성을 향상시킬 수 있다.According to the present invention described above, by forming a trench in the substrate so that the side of the trench becomes part of the channel, the channel length can be increased in the design rule, and the margin for the short-channel effect can be improved to improve the refresh characteristics. .

Claims (10)

기판의 게이트패턴 형성 영역에 상기 기판 상에 상기 게이트패턴 형성 영역을 노출시키는 제1패드를 형성하는 단계;Forming a first pad on the substrate, wherein the first pad exposes the gate pattern formation region on the substrate; 상기 제1패드를 이용하여 상기 노출된 기판에 산화막을 성장시키는 단계;Growing an oxide film on the exposed substrate using the first pad; 상기 제1패드와 상기 산화막을 제거하여 상기 산화막이 제거된 영역에 트렌치를 형성하는 단계;Removing the first pad and the oxide layer to form a trench in a region where the oxide layer is removed; 상기 트렌치를 제외한 상기 기판에 소자분리영역을 형성하는 단계; 및Forming an isolation region in the substrate except for the trench; And 상기 트렌치 상에 게이트패턴을 형성하는 단계Forming a gate pattern on the trench 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 산화막을 성장시키는 단계에서, LOCOS(LOCal Oxidation of Silicon) 방식을 이용한 실리콘산화막을 형성하는 반도체 소자의 제조 방법.In the step of growing the oxide film, a method of manufacturing a semiconductor device to form a silicon oxide film using a LOCOS (LOCal Oxidation of Silicon) method. 제 2항에 있어서, The method of claim 2, 상기 제1패드를 형성하는 단계 후, 상기 게이트패턴 형성 영역을 노출시키는 상기 제1패드의 측면에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a spacer on a side surface of the first pad exposing the gate pattern formation region after the forming of the first pad. 제 3 항에 있어서,The method of claim 3, wherein 상기 스페이서를 형성하는 단계는,Forming the spacers, 상기 제1패드가 형성된 프로파일을 따라 스페이서용 절연막을 증착하는 단계와, 전면식각을 실시하여 상기 제1패드 측면에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And depositing an insulating film for a spacer along the profile in which the first pad is formed, and forming a spacer on the side of the first pad by performing front etching. 제 4 항에 있어서,The method of claim 4, wherein 상기 스페이서용 절연막은 질화막인 반도체 소자의 제조 방법.The spacer insulating film is a method of manufacturing a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1패드는 질화막/산화막 구조인 반도체 소자의 제조 방법.The first pad has a nitride film / oxide film structure. 제 1 항에 있어서,The method of claim 1, 상기 소자분리영역을 형성하는 단계 후,After forming the device isolation region, 상기 트렌치가 형성된 기판에 웰 이온주입을 실시하여 웰 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And performing well ion implantation on the trench-formed substrate to form a well region. 제 1 항에 있어서,The method of claim 1, 상기 소자분리영역을 형성하는 단계는,Forming the device isolation region, 상기 트렌치가 형성된 기판 상에 상기 소자분리영역이 형성될 상기 기판을 노출시키는 제2패드를 형성하는 단계와, 상기 제2패드를 이용하여 상기 기판을 선택적으로 식각하여 오픈부를 형성하는 단계와, 산화막을 형성하여 상기 오픈부를 매립하는 단계와, 상기 산화막을 평탄화시키는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second pad exposing the substrate on which the device isolation region is to be formed on the trench formed substrate, selectively etching the substrate using the second pad to form an open portion, and an oxide layer Forming a portion of the open portion and planarizing the oxide layer. 제 1 항에 있어서,The method of claim 1, 상기 소자분리영역을 형성하는 단계는,Forming the device isolation region, 상기 트렌치가 형성된 기판 상에 상기 소자분리영역이 형성될 상기 기판을 노출시키는 제2패드를 형성하는 단계와, 상기 제2패드를 이용하여 상기 노출된 기판에 LOCOS 방식으로 실리콘산화막을 성장시키는 단계와, 상기 제2패드를 제거하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second pad exposing the substrate on which the device isolation region is to be formed on the trench formed substrate, growing a silicon oxide film on the exposed substrate using the second pad in a LOCOS manner; And removing the second pad. 삭제delete
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