KR100670710B1 - Method for manufacturing isolation layer in semiconductor device - Google Patents

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KR100670710B1 KR1020040111981A KR20040111981A KR100670710B1 KR 100670710 B1 KR100670710 B1 KR 100670710B1 KR 1020040111981 A KR1020040111981 A KR 1020040111981A KR 20040111981 A KR20040111981 A KR 20040111981A KR 100670710 B1 KR100670710 B1 KR 100670710B1
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Abstract

본 발명은 소자분리막 제조시 셀영역과 페리영역을 매립하는 갭필 산화막의 증착 두께에 따른 단차가 발생하지 않도록 트렌치 매립 특성을 개선하는데 적합한 반도체 소자의 소자분리막 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 상기 반도체 기판을 선택적으로 식각하여 제 1트렌치와 상기 제 1트렌치보다 폭이 넓은 제 2트렌치를 형성하는 단계; 상기 제 1 및 제 2트렌치를 포함하는 결과물의 전면에 SOG를 매립하는 단계; 상기 제 1트렌치 내에 매립된 상기 SOG는 경화시키지 않고 상기 제 2트렌치에 매립된 SOG만을 경화시키는 단계; 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 SOG를 평탄화시키는 단계; 상기 경화되지 않은 제 1트렌치 내의 상기 SOG를 제거하는 단계; 상기 SOG가 제거된 상기 제 1트렌치를 포함하는 결과물의 전면에 HARP 절연막을 매립하는 단계; 및 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 HARP 절연막을 평탄화시키는 단계를 포함한다.The present invention is to provide a method for manufacturing a device isolation film of a semiconductor device suitable for improving the trench buried characteristics so that a step according to the deposition thickness of the gap fill oxide film filling the cell region and ferry region when the device isolation film is manufactured. A device isolation film manufacturing method of a semiconductor device of the present invention includes forming a trench mask pattern including a pad oxide film and a pad nitride film on a semiconductor substrate; Selectively etching the semiconductor substrate to form a first trench and a second trench that is wider than the first trench; Embedding SOG in the front surface of the resultant product including the first and second trenches; Curing only the SOG embedded in the second trench without curing the SOG embedded in the first trench; Performing a chemical mechanical polishing process to planarize the SOG to expose the pad nitride film; Removing the SOG in the uncured first trench; Embedding an HARP insulating layer on the entire surface of the resultant including the first trench from which the SOG is removed; And planarizing the HARP insulating film to expose the pad nitride film by performing a chemical mechanical polishing process.

SOG, HARP, 트렌치, 소자분리막 SOG, HARP, Trench, Device Separator

Description

반도체 소자의 소자분리막 제조 방법{METHOD FOR MANUFACTURING ISOLATION LAYER IN SEMICONDUCTOR DEVICE} METHODS FOR MANUFACTURING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도,1A to 1F are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도.
2A to 2F are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드 산화막21 semiconductor substrate 22 pad oxide film

23 : 패드 질화막 24 : 트렌치23: pad nitride film 24: trench

25 : SOG 26 : HARP25: SOG 26: HARP

100 : 소자분리막
100: device isolation film

본 발명은 반도체 제조 기술에 관한 것으로 특히 반도체 소자의 소자분리 공정에 관한 것이고, 더욱 자세히는 반도체 소자의 트렌치형 소자분리막의 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a device isolation process of semiconductor devices, and more particularly, to a process of trench type device isolation films of semiconductor devices.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to highly integrated semiconductor devices due to the reduction of the active area caused by Buzzbeek.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology that can be applied to the manufacturing process of ultra-high-density semiconductor devices above the giga DRAM level as of now and in the future.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12), 패드 질화막(13)을 차례로 형성하고, 소자분리 마스크(도시하지 않음)를 통해 패드 산화막(12)과 패드 질화막(13)을 패터닝한다. 패터닝한 패드 질화막(13)을 식각 마스크로 사용하여 노출된 반도체 기판(11)을 건식 식각함으로써 트렌치(14)를 형성한다.As shown in FIG. 1A, the pad oxide film 12 and the pad nitride film 13 are sequentially formed on the semiconductor substrate 11, and the pad oxide film 12 and the pad nitride film (not shown) are formed through an isolation mask (not shown). Pattern 13). The trench 14 is formed by dry etching the exposed semiconductor substrate 11 using the patterned pad nitride film 13 as an etching mask.

계속해서, 소자분리(Isolation; 이하 'ISO') 매립하기 위한 갭필 산화막으로 HARP(High Aspect Ratio Process; 이하 HARP)절연막(15)을 이용하여 트렌치(14)를 매립한다. 이 때, HARP 절연막(15)는 스텝 커버리지(step coverage)가 우수하므로 셀영역에 증착되는 트렌치 매립 물질의 높이(A)와 페리영역에 증착되는 갭필 산화막(15)의 높이(B)가 거의 유사하게 되어 셀영역과 페리영역의 큰 단차를 유발한다.Subsequently, the trench 14 is embedded using a high aspect ratio process (HARP) insulating layer 15 as a gap fill oxide layer for filling an isolation (hereinafter, referred to as "ISO"). In this case, since the HARP insulating layer 15 has excellent step coverage, the height A of the trench filling material deposited in the cell region and the height B of the gap fill oxide layer 15 deposited in the ferry region are almost similar. This causes a large step between the cell area and the ferry area.

이어서, 도 1b에 도시된 바와 같이, 결과물의 전면에 포토레지스트(16)를 도포한다. 이는 HARP 절연막(15)의 경우, 셀영역과 페리영역상의 HARP 절연막(15)의 단차 제거를 위하여 셀 오픈 마스크를 사용해서 셀영역 상의 HARP 절연막(15)을 제거하기 위함이다.Then, as shown in Fig. 1B, photoresist 16 is applied to the entire surface of the resultant. This is to remove the HARP insulating film 15 on the cell region using the cell open mask in order to remove the step difference between the HARP insulating film 15 on the cell region and the ferry region.

이어서, 도 1c에 도시된 바와 같이, 셀영역의 HARP 절연막(15)을 제거하기 위하여 셀영역의 포토레지스트(16)의 일부를 제거하여 셀 오픈 마스크(16a)를 형성한다.Subsequently, as shown in FIG. 1C, in order to remove the HARP insulating layer 15 of the cell region, a part of the photoresist 16 of the cell region is removed to form a cell open mask 16a.

이어서, 도 1d에 도시된 바와 같이, 셀 오픈 마스크(16a)를 식각마스크로 셀영역 상의 HARP 절연막(15)을 제거한다.Subsequently, as shown in FIG. 1D, the HARP insulating layer 15 on the cell region is removed using the cell open mask 16a as an etch mask.

이어서, 도 1e에 도시된 바와 같이, 셀 오픈 마스크(16a)인 포토레지스트 패턴을 제거한다.Subsequently, as shown in FIG. 1E, the photoresist pattern that is the cell open mask 16a is removed.

이어서, 도 1f에 도시된 바와 같이, 화학·기계 연마(Chemical Mechanical Polishing; CMP)를 이용하여 트렌치(14) 표면을 평탄화한다. Subsequently, as shown in FIG. 1F, the surface of the trench 14 is planarized using chemical mechanical polishing (CMP).

상술한 바와 같이, 셀 영역의 HARP를 제거하기 위해서는 셀 오픈 마스크를 따로 사용하여 셀영역 HARP를 제거한 후 ISO를 CMP를 해야하는 공정 단계가 증가하는 문제가 있다.
As described above, in order to remove the HARP of the cell region, there is a problem in that a process step in which CMP is required after removing the cell region HARP using a cell open mask is increased.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리막 제조시 셀영역과 페리영역을 매립하는 갭필 산화막의 증착 두께에 따른 단차가 발생하지 않도록 트렌치 매립 특성을 개선하는 반도체 소자의 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, the semiconductor device for improving the trench buried characteristics so that a step according to the deposition thickness of the gap-fill oxide film filling the cell region and ferry region when the device isolation film is manufactured An object of the present invention is to provide a method for manufacturing a device isolation film.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계, 상기 반도체 기판을 선택적으로 식각하여 제 1트렌치와 상기 제 1트렌치보다 폭이 넓은 제 2트렌치를 형성하는 단계, 상기 제 1 및 제 2트렌치를 포함하는 결과물의 전면에 SOG를 매립하는 단계, 상기 제 1트렌치 내에 매립된 상기 SOG는 경화시키지 않고 상기 제 2트렌치에 매립된 SOG만을 경화시키는 단계, 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 SOG를 평탄화시키는 단계, 상기 경화되지 않은 제 1트렌치 내의 상기 SOG를 제거하는 단계, 상기 SOG가 제거된 상기 제 1트렌치를 포함하는 결과물의 전면에 HARP 절연막을 매립하는 단계, 및 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 HARP 절연막을 평탄화시키는 단계를 포함한다.According to another aspect of an exemplary embodiment, there is provided a method of fabricating an isolation layer of a semiconductor device, the method including: forming a trench mask pattern including a pad oxide layer and a pad nitride layer on a semiconductor substrate; Forming a trench and a second trench that is wider than the first trench, embedding SOG in the front surface of the resultant comprising the first and second trenches, and curing the SOG embedded in the first trench. Hardening only the SOG embedded in the second trench, and performing a chemical and mechanical polishing process to planarize the SOG to expose the pad nitride film, and removing the SOG in the uncured first trench, Embedding an HARP insulating film on the entire surface of the resultant including the first trench from which the SOG is removed, and a chemical And a step of flattening the HARP insulating film such that the pad nitride layer exposed by performing the mechanical polishing process.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드 산화막(22), 패드 질화막(23)을 차례로 형성하고, 소자분리 마스크(도시하지 않음)를 통해 패드 산화막(22)과 패드 질화막(23)을 패터닝한다. 패터닝한 패드 질화막(23)을 식각 마스크로 사용하여 노출된 반도체 기판(21)을 건식 식각함으로써 트렌치(24)를 형성한다.As shown in FIG. 2A, the pad oxide film 22 and the pad nitride film 23 are sequentially formed on the semiconductor substrate 21, and the pad oxide film 22 and the pad nitride film (not shown) are formed through an element isolation mask (not shown). Pattern 23). The trench 24 is formed by dry etching the exposed semiconductor substrate 21 using the patterned pad nitride film 23 as an etching mask.

계속해서, 1차로 소자분리(Isolation; 이하 'ISO') 매립하기 위한 갭필 산화막으로 SOG(25)를 이용하여 트렌치(24)를 포함하는 기판 전면에 도포한다. Subsequently, SOG 25 is applied to the entire surface of the substrate including the trench 24 as a gap fill oxide film for firstly filling an isolation (hereinafter, referred to as "ISO").

이어서, 도 2b에 도시된 바와 같이, 트렌치(24) 매립용 갭필 산화막인 SOG(25)를 경화(curing)시키기 위해 어닐링(annealing)을 진행한다. Subsequently, as shown in FIG. 2B, annealing is performed to cure the SOG 25, which is a gap fill oxide film for filling the trench 24.

어닐링 공정은 SOG(25)의 Si-H의 결합을 완전히 분리시키고, 산화막을 얻기 위하여 600℃∼750℃의 질소 분위기에서 10분∼30분 동안 실시하는 것이 바람직하다. 한편, N2 / O2 플라즈마 처리를 통해서도 SOG(25)를 경화시킬 수 있다.The annealing process is preferably carried out for 10 to 30 minutes in a nitrogen atmosphere of 600 ° C to 750 ° C in order to completely separate the Si-H bonds of the SOG 25 and to obtain an oxide film. On the other hand, the SOG 25 can also be cured through N 2 / O 2 plasma treatment.

어닐링 공정 또는 플라즈마 처리를 진행하여 SOG(25)를 경화시키게 되면 스페이스가 좁은 지역 셀영역과 트렌치(24) 경계면에서는 SOG(25a)의 경화가 이루어지지 않는다. 반면 페리영역과 같이 스페이스가 넓은 영역에 매립된 SOG(25)는 경화가 진행되어 일반 산화막과 같은 성질을 갖게 된다.When the SOG 25 is cured by annealing or plasma treatment, the SOG 25a is not hardened at the narrow region cell region and the trench 24 interface. On the other hand, SOG 25 embedded in a large space such as a ferry region is hardened to have properties similar to those of a normal oxide film.

이어서, 도 2c에 도시된 바와 같이, 패드 질화막(23)이 드러날 때까지 CMP 공정을 실시하여 갭필 산화막 SOG(25)를 평탄화시킨다.Subsequently, as shown in FIG. 2C, the gapfill oxide film SOG 25 is planarized by performing a CMP process until the pad nitride film 23 is exposed.

이어서, 도 2d에 도시된 바와 같이, 습식 딥(wet dip)을 이용하여 셀영역에 매립된 경화 안된 SOG(25a)와 트렌치 경계면에 형성된 경화 안된 SOG(25a)를 제거한다. 이 때, 습식 딥은 일반적으로 불산 용액(HF) 또는 BOE를 이용한다.Subsequently, as shown in FIG. 2D, a wet dip is used to remove the uncured SOG 25a embedded in the cell region and the uncured SOG 25a formed at the trench interface. At this time, the wet dip generally uses hydrofluoric acid solution (HF) or BOE.

이어서, 도 2e에 도시된 바와 같이, 트렌치(24)를 포함하는 결과물의 전면에 스텝 커버리지가 우수한 차세대 갭필 물질인 HARP 절연막(26)을 셀영역의 트렌치(24)와 경화되지 않은 SOG(25)를 제거한 페리영역을 모두 매립할 수 있도록 도포한다. 이 때, HARP 절연막은 O3-TEOS막으로, HARP 절연막(26)을 이용하여 트렌치(24)를 갭필하면 셀영역과 페리영역간의 증착 두께에 따른 단차는 거의 발생하지 않는다.Next, as shown in FIG. 2E, the HARP insulating layer 26, which is a next generation gap fill material having excellent step coverage, is formed on the front surface of the resultant including the trench 24, and the trench 24 in the cell region and the uncured SOG 25. Apply so that all ferry areas from which are removed are buried. At this time, the HARP insulating film is an O 3 -TEOS film. When the trench 24 is gap-filled using the HARP insulating film 26, a step according to the deposition thickness between the cell region and the ferry region hardly occurs.

이어서, 도 2f에 도시된 바와 같이, CMP 또는 전면 식각을 이용하여 패드 질화막(23)이 드러날 때까지 식각을 진행하여 트렌치(24)를 평탄화한다. 공정 후, 소자분리막(100)이 완성됨을 알 수 있다.Subsequently, as shown in FIG. 2F, the trench 24 is planarized by etching until the pad nitride layer 23 is exposed by using CMP or front surface etching. After the process, it can be seen that the device isolation film 100 is completed.

상술한 바와 같이 본 발명은 셀영역과 페리영역에 매립된 갭필 산화막의 단차를 줄이기 위한 포토 리소그라피 공정을 사용하지 않고 SOG 경화 공정과 HARP 매립을 통해 소자분리막 단차를 줄일 수 있다.As described above, the present invention can reduce the device isolation film step through the SOG curing process and the HARP buried process without using the photolithography process for reducing the step difference between the gapfill oxide film embedded in the cell region and the ferry region.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 포토 리소그라피 공정을 사용하지 않고 셀영역과 페리영역간의 갭필 산화막의 단차를 줄일 수 있는 효과가 있다.The present invention described above has the effect of reducing the step difference of the gapfill oxide film between the cell region and the ferri region without using a photolithography process.

또한, 균일도가 좋은 SOG를 사용하므로서 소자의 균일도를 향상시킬 수 있다.In addition, the uniformity of the device can be improved by using SOG having good uniformity.

또한, SOG를 넓은 스페이스에 먼저 갭필하고 증착 속도가 느린 HARP 절연막을 좁은 스페이스에 갭필하기 때문에, 공정 시간을 단축할 수 있는 효과가 있다.


In addition, since the SOG is first gap-filled in a wide space and the HARP insulating film having a slow deposition rate is gap-filled in a narrow space, the process time can be shortened.


Claims (5)

반도체 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;Forming a trench mask pattern including a pad oxide layer and a pad nitride layer on the semiconductor substrate; 상기 반도체 기판을 선택적으로 식각하여 제 1트렌치와 상기 제 1트렌치보다 폭이 넓은 제 2트렌치를 형성하는 단계;Selectively etching the semiconductor substrate to form a first trench and a second trench that is wider than the first trench; 상기 제 1 및 제 2트렌치를 포함하는 결과물의 전면에 SOG를 매립하는 단계;Embedding SOG in the front surface of the resultant product including the first and second trenches; 상기 제 1트렌치 내에 매립된 상기 SOG는 경화시키지 않고 상기 제 2트렌치에 매립된 SOG만을 경화시키는 단계;Curing only the SOG embedded in the second trench without curing the SOG embedded in the first trench; 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 SOG를 평탄화시키는 단계;Performing a chemical mechanical polishing process to planarize the SOG to expose the pad nitride film; 상기 경화되지 않은 제 1트렌치 내의 상기 SOG를 제거하는 단계;Removing the SOG in the uncured first trench; 상기 SOG가 제거된 상기 제 1트렌치를 포함하는 결과물의 전면에 HARP 절연막을 매립하는 단계; 및Embedding an HARP insulating layer on the entire surface of the resultant including the first trench from which the SOG is removed; And 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 HARP 절연막을 평탄화시키는 단계Performing a chemical mechanical polishing process to planarize the HARP insulating film to expose the pad nitride film 를 포함하는 반도체 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 HARP 절연막은 O3-TEOS막을 이용하여 형성하는 반도체 소자의 소자분리막 제조 방법.The HARP insulating film is a device isolation film manufacturing method of a semiconductor device formed by using an O 3 -TEOS film. 제 1항에 있어서,The method of claim 1, 상기 SOG를 경화시키는 단계는,Curing the SOG, 어닐링 또는 플라즈마 처리를 이용하는 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device using annealing or plasma treatment. 제 3항에 있어서,The method of claim 3, wherein 상기 어닐링은 600℃∼750℃의 질소 분위기에서 10분∼30분 동안 진행하여 상기 SOG를 경화시키는 반도체 소자의 소자분리막 제조 방법.The annealing is performed for 10 to 30 minutes in a nitrogen atmosphere of 600 ℃ to 750 ℃ to cure the SOG semiconductor device device manufacturing method. 제 3항에 있어서,The method of claim 3, wherein 상기 플라즈마 처리는 N2 / O2 플라즈마를 이용하여 상기 SOG를 경화시키는 반도체 소자의 소자분리막 제조 방법.The plasma treatment method of manufacturing a device isolation film of a semiconductor device to harden the SOG using N 2 / O 2 plasma.
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