KR100333484B1 - Fault tolerance control system with duplicated data channel by a method of concurrent writes - Google Patents

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Abstract

본 발명은 동시 쓰기 방식을 이용한 이중화 형태로 구성되는 밀결합 결함 허용 통신 제어시스템에서 두 메모리 내용을 동일하게 유지하는 동시 쓰기 데이터 채널을 이중화하여 실시간 서비스 업무를 수행하는 활성 프로세서 모듈의 동시 쓰기 데이터 채널을 구성하는 하드웨어 부품의 고장이 발생하여도 이를 복구할 수 있는 이중화 장치에 관한 것이다. 본 발명과 관련된 종래의 기술은 한 개의 동시 쓰기 데이터 채널로만 구성된다. 이러한 경우 실시간 서비스 업무를 수행하는 활성 프로세서 모듈의 고장을 대비한 리던던시(Redundancy) 모듈로 사용되는 대기 모듈의 하드웨어 고장은 모듈 교체 및 기타 방법으로 극복이 가능하나, 활성 모듈의 동시 쓰기 데이터 채널을 구성하는 하드웨어 부품 고장이 발생할 경우 데이터 채널의 정상 동작 불가로 인한 장애 파급 효과(Fault Propagation)에 의해 제어시스템 전체가 다운되는 문제점을 가지고 있었다.The present invention provides a simultaneous write data channel of an active processor module performing a real-time service by duplexing a simultaneous write data channel maintaining two memory contents in a tightly coupled defect-tolerant communication control system configured in a redundant form using a simultaneous write method. The present invention relates to a redundancy apparatus that can recover even if a failure of a hardware component constituting the same occurs. The prior art associated with the present invention consists of only one simultaneous write data channel. In this case, hardware failure of the standby module, which is used as a redundancy module for the failure of an active processor module that performs real-time service work, can be overcome by replacing the module and other methods, but configuring a simultaneous write data channel of the active module. In the event of hardware component failure, the entire control system was down due to fault propagation caused by the inability to operate the data channel.

이러한 문제점을 해결하기 위하여 본 발명에서는 동시 쓰기 데이터 채널을 이중화 형태로 구성하고 각 데이터 채널을 장애 발생 유무를 감시하여 한 개의 데이터 채널에서 장애가 발생할 경우 다른 데이터 채널로 동시 쓰기 데이터 경로를 변경하여 활성 프로세서 모듈과 대기 프로세서 모듈의 동작 모드를 변경함으로써 제어시스템 다운 없이 고장난 프로세서 모듈을 유지 보수할 수 있도록 한다.In order to solve this problem, the present invention configures a simultaneous write data channel in a redundant form, monitors each data channel for failure, and changes the simultaneous write data path to another data channel when a failure occurs in one data channel. By changing the operating mode of the module and the standby processor module, it is possible to maintain a failed processor module without bringing down the control system.

Description

이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템 {Fault tolerance control system with duplicated data channel by a method of concurrent writes}Fault tolerance control system with duplicated data channel by a method of concurrent writes}

본 발명은 동시 쓰기 방식이 적용된 결함 허용 제어시스템에 관한 것으로서, 상세하게는 이중화된 데이터 채널과 장애 감지 기능을 제공하여 각 데이터 채널에서 장애가 발생할 경우 대기 데이터 채널을 활성 데이터 채널로 변경하여 데이터 채널의 단절 없이 시스템의 유지 보수가 가능한 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 관한 것이다.The present invention relates to a fault-tolerant control system to which the simultaneous write method is applied. Specifically, a redundant data channel and a failure detection function are provided to change a standby data channel into an active data channel when a failure occurs in each data channel. The present invention relates to a fault-tolerant control system employing a simultaneous write method having a redundant data channel that can maintain a system without disconnection.

인간에 의해 구현된 모든 시스템은 설계자에 의한 실수, 전자 부품의 고장 및 기타 원인으로 인해 장애가 발생할 가능성이 항상 내재되어 있다. 이와 같은 장애가 의료 장비, 비행 제어 시스템, 인공 위성, 무기 시스템, 전전자 교환기처럼 장애 발생을 허용하지 않는 결함 허용 시스템에서 장애가 발생하여 정상 동작을 수행하지 못한다면 심각한 문제점을 야기한다. 결함 허용 시스템이란 하드웨어 고장 및 소프트웨어 에러 발생에 무관하게 정해진 순서대로 동작되도록 구성한 시스템 레벨의 무정지 시스템을 의미한다. 결함 허용 시스템은 장애가 발생하였을 경우, 시스템 기능을 백업할 수 있는 리던던시(redundancy) 모듈을 두는 것을 기본으로 하며, 추가되는 리던던시의 수 및 형태에 따라 결함 허용 시스템 구현 방법이 달라지게 된다.All systems implemented by humans are always inherently susceptible to failure by designers, failures of electronic components and other causes. Such failures can cause serious problems if failures occur in fault-tolerant systems such as medical equipment, flight control systems, satellites, weapons systems, and electronic switchboards that do not allow for failure. Fault-tolerant system means a system-level non-stop system configured to operate in a predetermined order regardless of hardware failure or software error. Fault-tolerant systems are based on having redundancy modules that can back up system functionality in the event of a failure. The implementation of a fault-tolerant system depends on the number and type of redundancy added.

전전자 교환기는 높은 신뢰성과 가용성이 기본적으로 요구되는 시스템으로서 이를 위해 중요 기능에 대해 이중화로 구성하여 결함 허용 기능을 지원하고 있다. 전전자 교환 시스템은 장애가 발생하였을 경우 운용자에 의해 유지 보수가 가능하므로, 의료 장비, 비행 제어 시스템, 인공 위성, 무기 시스템에서 요구하는 많은 양의 하드웨어 리던던시를 요구하지는 않는다. 일반적으로 교환 시스템은 시스템 기능을 수행하는 한 개의 모듈과 시스템 기능을 백업할 수 있는 한 개의 대기 모듈로 구성되며, 이를 이중화 방식이라 한다.Electronic switchboards are systems that require high reliability and availability. For this purpose, redundant switches for critical functions are supported to support fault tolerance. Electronic switching systems can be maintained by the operator in the event of a failure, so they do not require the large amount of hardware redundancy required by medical equipment, flight control systems, satellites, and weapon systems. In general, a switching system is composed of one module performing a system function and one standby module capable of backing up the system function. This is called a duplication method.

종래의 전전자 교환 제어 시스템은 결함 허용 기능을 가지는 두 프로세서 모듈간의 메모리 일관성을 유지하기 위한 동시 쓰기 방법을 이용한 이중화 형태로 구성되어 있다. 또한 메모리 일관성을 유지하기 위하여 실시간 서비스 기능을 수행하는 활성 프로세서 모듈로부터 백업용 모듈로 작용하는 대기 프로세서 모듈로 메모리 내용을 반영하는 데이터 채널을 제공하고 있다.The conventional electronic switching control system is configured in a redundant form using a simultaneous write method for maintaining memory coherence between two processor modules having a fault-tolerant function. In addition, in order to maintain memory coherence, a data channel reflecting memory contents is provided from an active processor module which performs a real-time service function to a standby processor module serving as a backup module.

도 1a 및 도 1b는 종래의 동시 쓰기 방식을 적용한 결합 허용 기능을 가지는 전전자 교환 제어 시스템을 나타낸 것이다.1A and 1B illustrate an all-electronic switching control system having a join permission function using a conventional simultaneous write method.

도 1a는 시스템 버스를 확장하여 동시 쓰기 방식을 적용한 이중화 제어 시스템이며, 도 1b는 메모리 버스를 확장하여 동시 쓰기 방식을 적용한 이중화 제어 시스템을 나타낸 것이다.FIG. 1A illustrates a redundancy control system using a simultaneous write method by extending a system bus, and FIG. 1B illustrates a redundant control system using a simultaneous write method by extending a memory bus.

종래의 기술에서는 이러한 데이터 채널이 단중화 형태로 구성되어 있다. 단중화로 구성될 경우 대기 프로세서 모듈의 데이터 채널을 구성하는 전자적인 부품의 고장이 발생할 경우는 단순히 대기 프로세서 모듈의 교체로 장애 극복이 가능하나, 활성 프로세서 모듈의 데이터 채널을 구성하는 전자적인 부품의 장애가 발생할 경우 데이터 채널의 장애 극복 방법이 없어 정상적인 동시 쓰기에 의한 두 프로세서 모듈간의 데이터 일관성을 유지하지 못해, 결국 사용자에 의한 요구에 대한 서비스 수행중 활성 프로세서 모듈의 장애 발생한다면 이를 시스템 기능을 백업할 수있는 방법이 없어 제어 시스템 전체 다운이 불가피 하다.In the prior art, such data channels are configured in a monolithic form. In the case of a single system configuration, if a failure of the electronic component constituting the data channel of the standby processor module occurs, the replacement of the standby processor module can be used to overcome the failure. In the event of a failure, there is no way to overcome the failure of the data channel. Therefore, data consistency between two processor modules cannot be maintained due to normal simultaneous writes. There is no way to control the entire system down is inevitable.

상기한 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명의 목적은, 동시 쓰기를 위해 두개의 데이터 채널로 구성하여 한 개의 데이터 채널에서 장애가 발생할 경우 다른 데이터 채널로 우회하도록 하여 시스템 다운 없이 유지 보수가 가능한 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention, which is designed to solve the above-mentioned problems of the prior art, is to configure two data channels for simultaneous write and to bypass the other data channel when a failure occurs in one data channel. The present invention provides a fault-tolerant control system employing a simultaneous write method with redundant data channels.

본 발명의 다른 목적은 데이터 채널의 장애 유무를 하드웨어로 감지하여 빠른 장애 극복이 가능하도록 하는 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템을 제공하는 데 있다.Another object of the present invention is to provide a fault-tolerant control system employing a simultaneous write method having a redundant data channel for detecting a failure of a data channel with hardware to enable fast failover.

도 1a 및 도 1b는 종래의 동시 쓰기 방식이 적용된 결함 허용 제어 시스템의 블록 구성도1A and 1B are block diagrams of a fault-tolerant control system to which a conventional simultaneous write method is applied.

도 2a 및 도 2b는 본 발명의 실시예에 따른 이중화 데이터 채널을 가지는 동시 쓰기 방식을 적용한 결함 허용 제어시스템의 블록 구성도2A and 2B are block diagrams of a fault-tolerant control system applying a simultaneous write method having a redundant data channel according to an embodiment of the present invention.

도 3은 장애 감지 장치의 세부 블록 구성도3 is a detailed block diagram of a failure detecting apparatus;

도 4는 이중화된 데이터 채널 제어를 위한 채널 제어 장치의 세부 블록 구성도4 is a detailed block diagram of a channel control apparatus for dual data channel control

상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세하게 설명한다.Preferred embodiments of the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.

도 2a는 본 발명에 일 실시예 따른 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어시스템의 블록 구성도로서, 시스템 버스를 확장하여 이중화된 데이터 채널을 구성한 것이다.2A is a block diagram of a fault-tolerant control system applying a simultaneous write method having a redundant data channel according to an embodiment of the present invention, in which a system bus is extended to configure a redundant data channel.

도면에서 보듯이, 본 실시예의 결함 허용 제어시스템은 활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서 모듈은 각각 시스템을 전반적으로 제어하는 CPU(10, 11); 시스템에 데이터의 입출력을 제공하는 입출력장치(20, 21); 시스템의 동작에 필요한 프로그램, 동작상태정보 및 데이터 등을 저장하는 메모리(30, 31); 동시 쓰기를 위한 데이터 채널을 형성하는 활성 데이터 채널(40, 41)을 구비하며 상기 CPU(10,11), 입출력장치(20, 21),메모리(30, 31) 및 데이터 채널들(40, 41)은 시스템 버스를 통해 데이터를 송수신하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서,As shown in the figure, the fault-tolerant control system of this embodiment consists of an active processor module and a standby processor module, wherein the active / standby processor module comprises: CPUs 10 and 11 which generally control the system as a whole; Input / output devices 20 and 21 for providing input and output of data to the system; Memory (30, 31) for storing a program, operation state information and data necessary for the operation of the system; An active data channel 40, 41 forming a data channel for simultaneous writing, said CPU 10, 11, input / output devices 20, 21, memories 30, 31 and data channels 40, 41; ) Is a fault-tolerant control system using a simultaneous write method of transmitting and receiving data through a system bus.

상기 활성 데이터 채널(40, 41)의 결함 발생시 동시 쓰기를 위한 대기 데이터 채널(50, 51) 및 상기 활성/대기 데이터 채널(50, 51)의 장애를 감지하고 채널을 제어하는 장애감지 및 채널 제어장치(60, 61)를 포함하여 구성되며, 상기 데이터 채널들(40, 41, 50, 51) 모두는 시스템 버스를 통해 상호 연결되어 구성된다.Failure detection and channel control for detecting a failure of the standby data channels 50 and 51 and the active / standby data channels 50 and 51 and controlling the channel when a failure occurs in the active data channels 40 and 41. Device 60, 61, and all of the data channels 40, 41, 50, 51 are interconnected via a system bus.

이와 같은 구성에서 활성 프로세서 모듈의 활성 데이터 채널(40)은 종래의 기술에서 사용되는 데이터 채널과 유사한 기능을 하는 것으로 활성 및 대기 프로세서 모듈간의 데이터 일관성을 유지하기 위한 데이터 채널로 동작한다. 그리고, 대기 데이터 채널(50)은 장애 감지 및 채널 제어 장치에 의해 활성 데이터 채널의 고장이 발생하여 데이터 채널로써 기능을 상실하였음을 감지할 경우 이를 대체하기 위한 리던던시용 데이터 채널이다.In such a configuration, the active data channel 40 of the active processor module functions similar to the data channel used in the prior art, and operates as a data channel for maintaining data consistency between the active and standby processor modules. The standby data channel 50 is a redundancy data channel to replace the standby data channel 50 when a failure of the active data channel is detected by the device for detecting a failure and the channel control device loses its function as a data channel.

장애감지 및 체널 제어장치(60, 61)는 데이터 채널들(40, 41, 50, 51)의 장애를 감지하면, 다른 데이터 채널을 통해 동시 쓰기를 수행하도록 제어한다.When the failure detection and channel control devices 60 and 61 detect a failure of the data channels 40, 41, 50, and 51, the failure detection and channel control devices 60 and 61 control to perform simultaneous writing through other data channels.

따라서, 활성 프로세서 모듈의 활성 데이터 채널(40)에 장애가 발생하면 장애 감지 및 채널 제어 장치(60)가 이를 감지하고 대기 데이터 채널(50)로 채널 제어를 수행하여 이후의 동시 쓰기는 대기 데이터 채널(50)을 통해 수행하게 한다.Accordingly, when a failure occurs in the active data channel 40 of the active processor module, the failure detection and channel control device 60 detects this and performs channel control to the standby data channel 50 so that subsequent simultaneous writes are performed by the standby data channel ( 50).

이는 대기 프로세서 모듈에서도 동일하다.The same is true for the standby processor module.

도 2b는 본 발명의 다른 실시예에 따른 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어시스템의 블록 구성도로서, 메모리와 메모리 제어기 사이를 확장하여 이중화된 데이터 채널을 구성한 것이다.FIG. 2B is a block diagram of a fault-tolerant control system applying a simultaneous write method having a redundant data channel according to another embodiment of the present invention, in which a redundant data channel is extended by extending a memory and a memory controller.

도면에서 보듯이, 본 실시예의 결함 허용 제어시스템은 활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서는 각각 시스템을 전반적으로 제어하는 CPU(110, 111); 시스템에 데이터의 입출력을 제공하는 입출력장치(120, 121); 시스템의 동작에 필요한 프로그램, 동작상태 정보 및 데이터 등을 저장하는 메모리(130, 131); 데이터의 일관성을 유지하기 위해 동시 쓰기 수행시에 활성 메모리 스위치(150, 151)를 제어하는 메모리 제어기(140, 141); 및 상기 메모리 제어기(140)에 의해 제어되어 데이터 채널을 형성하는 활성 메모리 스위치(150, 151)를 구비하며, 상기 CPU(110, 111), 입출력장치(120, 121) 및 메모리 제어기 (140, 141)는 상호 시스템 버스를 통해 데이터를 전송하고, 상기 메모리 제어기(140, 141), 활성 메모리 스위치(150, 151) 및 메모리(130, 131)는 상호 메모리 버스를 통해 데이터를 전송하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서, 상기 활성 메모리 스위치(150, 151)에 의해 형성되는 데이터 채널의 결함 발생시 동시 쓰기를 위한 대기 메모리 스위치(160, 161) 및 상기 활성/대기 메모리 스위치(160, 161)에 의해 형성되는 데이터 채널의 장애를 감지하고 채널을 제어하는 장애감지 및 채널 제어장치(170, 171)를 포함하여 구성되며, 상기 대기 메모리 스위치들(150, 151, 160, 161) 모두는 메모리 버스를 통해 상호 연결되어 구성된다.As shown in the figure, the fault-tolerant control system of this embodiment is comprised of an active processor module and a standby processor module, wherein the active / standby processor each includes a CPU (110, 111) for overall control of the system; Input and output devices 120 and 121 for providing input and output of data to the system; Memory (130, 131) for storing a program, operation state information and data necessary for the operation of the system; Memory controllers 140 and 141 which control the active memory switches 150 and 151 during the simultaneous write operation to maintain data consistency; And active memory switches 150 and 151 controlled by the memory controller 140 to form a data channel, wherein the CPUs 110 and 111, the input / output devices 120 and 121, and the memory controllers 140 and 141. ) Transmits data through the intersystem bus, and the memory controllers 140 and 141, the active memory switches 150 and 151 and the memories 130 and 131 transmit a data through the mutual memory bus. In the applied fault tolerance control system, standby memory switches 160 and 161 and simultaneous active / standby memory switches 160 and 161 for simultaneous writing when a data channel is formed by the active memory switches 150 and 151 are generated. It is configured to include a failure detection and channel control device (170, 171) for detecting a failure of the data channel formed by the control channel and the standby memory switches (150, 151, 160, 161) It is constructed by interconnecting each other.

도 2a에서와 마찬가지로 활성 메모리 스위치(150, 151)간에 형성되는 데이터 채널은 종래의 기술에서 사용되는 메모리 스위치간에 형성된 데이터 채널과 유사한 기능을 하는 것으로 활성 및 대기 프로세서 모듈간의 데이터 일관성을 유지하기 위한 데이터 채널로 동작한다. 그리고, 대기 메모리 스위치(160, 161)간에 형성되는 데이터 채널은 장애 감지 및 채널 제어 장치(170, 171)에 의해 활성 메모리 스위치(150, 151)의 고장이 발생하여 데이터 채널로써 기능을 상실하였음을 감지할 경우 이를 대체하기 위한 리던던시용 데이터 채널이다.As in FIG. 2A, the data channel formed between the active memory switches 150 and 151 has a function similar to that of the data channel formed between the memory switches used in the prior art, and is used to maintain data consistency between the active and standby processor modules. Act as a channel In addition, the data channel formed between the standby memory switches 160 and 161 has failed due to a failure of the active memory switches 150 and 151 by the failure detection and channel control devices 170 and 171, and thus has lost its function as a data channel. If detected, it is a redundancy data channel to replace it.

상기한 실시 예들에서 장애 감지 및 채널 제어 장치는 데이터 채널의 장애를 감지 및 수집하여 이를 CPU에게 보고하는 기능과 전원 인가 및 초기 동작시 두 데이터 채널의 동작 모드를 결정하고 장애가 발생하였을 경우 데이터 채널의 절체 및 기타 동작을 제어하는 채널 제어 기능으로 구성된다.In the above embodiments, the failure detection and channel control device detects and collects a failure of a data channel and reports it to the CPU, and determines an operation mode of two data channels during power-up and initial operation. It consists of a channel control function that controls switching and other operations.

각 데이터 채널은 점대점으로 연결되는 것이 아니라 각 채널이 버스 형태로 서로 연결되는 구조를 가진다. 점대점으로 연결될 경우 한 프로세서 모듈의 데이터채널 고장은 상대방 프로세서 모듈의 동일 데이터 채널에 대해 고장이 발생하지 않았음에도 사용하지 못하는 문제점을 가진다. 즉, 두 프로세서 모듈에서 한쪽인 A 데이터 채널의 고장나고 나머지 한쪽은 B 데이터 채널이 고장날 경우 데이터 채널 전체가 연결되지 못하는 문제점이 있다. 본 발명에서는 이러한 문제점을 해결하기 위하여 각 데이터 채널을 버스 형태로 연결하였다. 버스 형태로 연결하기 위하여 데이터 채널은 기본적으로 Wired-OR 형태로 구성된다.Each data channel is not connected point-to-point, but each channel is connected to each other in a bus form. When connected in a point-to-point, a data channel failure of one processor module may not be used even if a failure does not occur with respect to the same data channel of the other processor module. That is, in the two processor modules, if one A data channel fails and the other B data channel fails, the entire data channel cannot be connected. In the present invention, each data channel is connected in the form of a bus to solve this problem. To connect in the form of a bus, the data channel is basically configured in the form of Wired-OR.

도 3은 도 2a 및 도 2b의 장애 감지 및 채널 제어 장치에 있어서 장애 감지 기능을 수행하는 장애 감지 장치에 관한 것이다.FIG. 3 relates to a failure detecting apparatus for performing a failure detecting function in the failure detecting and channel control apparatus of FIGS. 2A and 2B.

도면에서 보듯이, 장애 감지 장치는 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 시험 패턴 발생부(210); 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 상기 시험 패턴 발생부(210)에서 발생시킨 시험 패턴을 통과시키는 데이터 채널 제어부(220); 데이터 채널에 의해 소요되는 시간동안 시험 패턴을 지연시키는 시험 패턴 지연부(230); 및 자신의 데이터 채널을 구성하는 전자적인 장치들의 장애 발생 유무를 감지하는 셀프 사이드 패턴 검사부(232)와, 상대방 프로세서 모듈에서 수신한 데이터 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하는 데이터 채널 패턴 검사부(242)로 이루어지는 패턴 검사부(240)로 구성된다.As shown in the figure, the failure detecting apparatus includes: a test pattern generator 210 generating a test pattern generated by a protocol prescribed between two processes for checking whether a failure occurs on a path of a data channel; A data channel controller 220 for controlling the data channel during the idle period of the data channel and passing the test pattern generated by the test pattern generator 210; A test pattern delay unit 230 for delaying a test pattern for a time required by the data channel; And a self-side pattern checker 232 for detecting a failure of electronic devices constituting its own data channel, and a data pattern received from the counterpart processor module by checking the data pattern received from the counterpart processor module. It consists of a pattern inspection unit 240 consisting of a data channel pattern inspection unit 242 for monitoring the presence of a failure.

여기서, 시험 패턴 발생부(210)는 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 기능을 수행한다. 본 발명에서 사용된 프로토콜은 통신 장치에서 흔히 사용되는 PN 127 코드를 이용한다. PN127 코드는 0에서 127까지의 수를 무한 순열로 정열하여 발생하는 코드를 말한다. PN127 코드는 시험 패턴 발생부에서 사용된다.Here, the test pattern generator 210 performs a function of generating a test pattern generated by a protocol prescribed between two processes for checking whether a failure occurs on a path of a data channel. The protocol used in the present invention uses the PN 127 code commonly used in communication devices. The PN127 code refers to a code generated by arranging a number from 0 to 127 in an infinite permutation. The PN127 code is used in the test pattern generator.

시험 패턴 발생부(210)에서 발생한 PN127 코드에 따른 시험 패턴은 데이터 채널 제어부(220)와 시험 패턴 지연부(230)로 전송된다. 데이터 채널 제어부(220)는 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 데이터 채널의 장애 여부를 감지하기 위한 시험 패턴을 통과시킨다.The test pattern according to the PN127 code generated by the test pattern generator 210 is transmitted to the data channel controller 220 and the test pattern delay unit 230. The data channel controller 220 controls the data channel during the idle period of the data channel to pass a test pattern for detecting whether the data channel is a failure.

시험 패턴 지연부(230)는 데이터 채널 제어부(220)에서 활성 프로세서 모듈에서 대기 프로세서 모듈로 데이터 일관성을 유지하기 위해 발생하는 일련의 동작에서 발생하는 지연 시간동안 시험 패턴을 지연 시켜주는 기능을 수행한다. 만일 시험 패턴을 데이터 채널을 통한 시험 패턴과 지연 없이 검사하게 되면 서로 상이한 지연 시간의 패턴 검사로 인한 데이터 불일치로 인하여 항상 장애가 발생한 것으로 간주되어 정상적인 동작이 불가능하다.The test pattern delay unit 230 delays the test pattern for a delay time occurring in a series of operations occurring in the data channel controller 220 to maintain data consistency from the active processor module to the standby processor module. . If the test pattern is examined without delay with the test pattern through the data channel, it is assumed that a failure has always occurred due to data inconsistency due to a pattern check of different delay times, and thus normal operation is impossible.

시험 패턴 지연부(230)는 일반적인 쉬프트 레지스터를 이용하여 쉽게 구현 가능하다. 시험 패턴은 시험 패턴 지연부(230)를 거치면서 데이터 채널에 의해 소요되는 시간동안 지연된다. 예를 들어 데이터 채널에서 5클럭의 지연이 발생하게 되면, 시험 패턴 지연부(230)에서도 5클럭동안 지연 시켜 동일한 지연 시간을 유지하도록 한다. 시험 패턴 지연부(230)를 거친 지연 패턴과 데이터 채널을 통한 채널 출력 패턴은 각기 셀프 사이드(Self Side)패턴 검사부(241)와 데이터 채널 패턴 검사부(242)로 송신하게 된다. 셀프 사이드 패턴 검사부(241)는 자신의 데이터 채널을 이루는 전자적인 장치들의 장애 발생 유무를 감지하는 기능을 수행한다.The test pattern delay unit 230 may be easily implemented using a general shift register. The test pattern is delayed for the time required by the data channel while passing through the test pattern delay unit 230. For example, if five clock delays occur in the data channel, the test pattern delay unit 230 also delays five clocks to maintain the same delay time. The delay pattern passed through the test pattern delay unit 230 and the channel output pattern through the data channel are transmitted to the self side pattern inspector 241 and the data channel pattern inspector 242, respectively. The self-side pattern checker 241 detects the occurrence of a failure of the electronic devices forming its data channel.

자신의 프로세서 모듈에서 수신한 채널 출력 패턴과 지연 패턴은 셀프 사이드 패턴 검사부(241)에서 동일한 패턴을 가지고 수신되는지를 확인한다. 만일 패턴이 서로 상이할 경우 셀프 사이드 패턴 감시부(241)는 자신의 데이터 채널에서 이상이 발생하였음을 CPU로 통보하기 위하여 셀프 장애 감지 신호를 인에이블 한다.The channel output pattern and the delay pattern received by the own processor module are checked by the self-side pattern checker 241 with the same pattern. If the patterns are different from each other, the self-side pattern monitoring unit 241 enables the self-failure detection signal to notify the CPU that an abnormality has occurred in its data channel.

데이터 채널 패턴 검사부(242)는 상대방 프로세서 모듈에서 수신한 시험 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하기 위한 기능을 수행한다. 데이터 채널 패턴 검사부(242)는 백보드를 통하여 수신한 상대방 보드의 다른 채널 출력 패턴과 다른 지연 패턴간의 동일 패턴 유무를 검사하게 된다. 만일 해당 패턴이 서로 상이할 경우 데이터 채널 상에 장애가 발생하였음을 CPU로 통보하기 위하여 데이터 채널 장애 감지 신호를 인에이블 한다.The data channel pattern checker 242 inspects a test pattern received from the counterpart processor module and monitors a failure on a data channel between two processor modules connected to the backboard. The data channel pattern checker 242 checks whether there is an identical pattern between another channel output pattern and another delay pattern of the counterpart board received through the backboard. If the patterns differ from each other, enable the data channel failure detection signal to notify the CPU that a failure has occurred on the data channel.

이 데이터 채널 장애 감지 신호는 자신의 CPU 뿐 아니라, 상대방 프로세서 모듈의 CPU에게도 통보한다. 만일 셀프 장애 감지 신호와 데이터 채널 장애 감지 신호를 동시에 수신할 경우는 자신의 데이터 채널에 장애가 발생한 것이며, 데이터 채널 장애 감지 신호만을 수신한 경우는 상대 프로세서 모듈의 데이터 채널에 장애가 발생한 것이다. 이러한 채널 장애 감지 신호들은 장애 감지 및 채널 제어 장치의 채널 제어 장치로 전송되어 데이터 채널 절체 등이 이루어지도록 한다.This data channel failure detection signal not only informs the own CPU but also the CPU of the counterpart processor module. If the self failure detection signal and the data channel failure detection signal are received at the same time, a failure occurs in its own data channel. If only the data channel failure detection signal is received, a failure occurs in the data channel of the other processor module. These channel failure detection signals are transmitted to the failure detection and channel control device of the channel control device so that data channel switching is performed.

이러한 장애 감지 장치는 두 개의 데이터 채널을 각각 감시하기 위하여 두개의 동일한 장치로 구성되며, 각각의 데이터 채널을 감시하도록 되어 있다.The failure detection device is composed of two identical devices for monitoring two data channels, respectively, and is configured to monitor each data channel.

도 4는 장애 감지 및 채널 제어 장치에서 데이터 채널을 관리하는 채널 제어 장치에 관한 것이다.4 is a channel control apparatus for managing a data channel in a failure detection and channel control apparatus.

채널 제어 장치는 앞서 설명한 장애 감지 장치에서 데이터 채널의 장애 발생 유무를 감지하여 이를 통보하여 주면, 상태에 따라 적절하게 데이터 채널을 관리하여 주는 기능을 수행한다. 또한 채널 제어 장치는 초기 전원 인가 및 부팅시 두 프로세서 모듈간의 데이터 일관성을 위한 활성 채널을 두 데이터 채널 중 어떤 채널로 설정할 것인지를 결정하는 기능도 아울러 수행하게 된다.The channel control apparatus detects the presence or absence of a failure of the data channel in the above-described failure detecting apparatus and notifies it of the failure, and performs the function of managing the data channel according to the state. In addition, the channel controller performs a function of determining which of two data channels is set as an active channel for data consistency between two processor modules at initial power-up and booting.

이러한 기능을 수행하는 채널 제어 장치는, 도면에서 보듯이 장애 감지 장치에서 입력 신호에 근거하여 장애 발생 유무를 CPU와 채널 제어부(320)로 통보하는 장애 발생 통보부(310); 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하고 데이터 채널의 상태를 결정하는 채널 상태 취합부(330); 상기 장애 발생 통보부(310), 채널 상태 취합부(330)에서 입력되는 신호와 시스템의 내부 레지스터(340)의 채널 절체/연결 정보에 근거하여 데이터 채널을 제어하는 채널 제어부(320)를 포함하여 구성된다.The channel control apparatus for performing such a function includes, as shown in the drawing, a failure occurrence notification unit 310 for notifying the CPU and the channel controller 320 of the occurrence of a failure based on an input signal in the failure detection apparatus; A channel state collecting unit 330 for checking a state of the data channel and determining a state of the data channel in order to set each data channel as an active and standby data channel during initial power-up and operation; Including a channel controller 320 for controlling the data channel based on the signal input from the failure occurrence notification unit 310, the channel state collecting unit 330 and the channel switching / connection information of the internal register 340 of the system; It is composed.

이러한 구성을 갖는 채널 제어 장치는 장애 감지 장치로부터 수신한 데이터채널 장애 발생 상태 신호인 데이터 채널 장애 감지 신호와 셀프 장애 감지 신호를 수신하여 해당 프로세서 모듈의 데이터 채널의 장애 발생을 CPU로 통보한다.The channel control apparatus having such a configuration receives a data channel failure detection signal and a self failure detection signal, which are data channel failure occurrence status signals received from the failure detection device, to notify the CPU of a failure of the data channel of the corresponding processor module.

데이터 채널 장애 감지 신호 레벨이 H로 수신되고 셀프 장애 감지 신호가 L로 감지되면 이것은 자신의 데이터 채널은 현재 정상이며, 상대편 프로세서 모듈의 데이터 채널에서 장애가 발생한 것으로 인식하게 된다. 반대로 데이터 채널 장애 감지의 신호 레벨이 L이고 셀프 장애 감지의 신호 레벨이 H로 감지되면 자신의 데이터 채널은 정상이나, 상대편 프로세서 모듈의 데이터 채널에서 장애가 발생한 것으로 인식하게 된다.When the data channel fault detection signal level is received as H and the self fault detection signal is detected as L, it recognizes that its data channel is now normal and that a failure has occurred in the data channel of the opposite processor module. On the contrary, if the signal level of the data channel failure detection is L and the signal level of the self failure detection is detected as H, the own data channel is normal, but the data channel of the opposite processor module is recognized as a failure.

여기서 데이터 채널 장애 감지 신호와 셀프 장애 감지 신호는 두 데이터 채널의 상태를 인지하기 위하여 각각 A 데이터 채널 장애 감지, B 데이터 채널 장애 감지, A Ch 셀프 장애 감지 및 B Ch 셀프 장애 감지로 구성된다.Here, the data channel failure detection signal and the self failure detection signal are composed of A data channel failure detection, B data channel failure detection, A Ch self failure detection, and B Ch self failure detection, respectively, in order to recognize the state of the two data channels.

또한 장애 발생 통보부(310)는 상기 과정에 따라 장애가 발생한 해당 데이터 채널이 어떤 것인지를 채널 제어부(320)로 통보하기 위하여 Self A Ch Err, Self B Ch Err, Other A Ch Err, Other B Ch Err의 신호 레벨을 적절하게 H로 인에이블 한다. 이때 발생하는 신호들은 CPU를 통하여 상위 관리 프로그램에 채널 상태를 통보하기 위하여 내부 레지스터(340)에 저장된다.In addition, the failure occurrence notification unit 310 is a Self A Ch Err, Self B Ch Err, Other A Ch Err, Other B Ch Err in order to notify the channel controller 320 of the corresponding data channel having a failure according to the above process Enable the signal level of H as appropriate. The signals generated at this time are stored in the internal register 340 to notify the host management program of the channel status through the CPU.

또한 장애 발생 통보부(310)는 데이터 채널에서 장애가 발생하였음을 상기 과정을 통하여 인지하게 되면 장애 발생 신호 레벨을 H로 인에블하여 현재 두 프로세서 모듈간에 연결된 데이터 채널상에 장애가 발생하였음을 인터럽트 처리기(350)를 통하여 CPU로 알려주게 된다. 이때 사용되는 신호는 인터럽트 신호로서 신호 레벨은 액티브 하이(Active-High)이다. 인터럽트 신호는 데이터 채널 장애에 관련된 장애 감지 신호 외에 프로세서 모듈에서 발생할 수 있는 모든 인터럽트 소스(Source)를 취합하여 발생한다. 이러한 인터럽트 처리는 일반적인 프로세서 모듈의 인터럽트 처리 방법과 동일하며, 본 발명에서 사용되는 인터럽트 처리기(350) 또한 일반적인 프로세서 모듈에서 사용되는 상용 인터럽트 처리기를 이용한다.In addition, when the failure occurrence notification unit 310 recognizes that a failure has occurred in the data channel through the above process, the failure signal level is enabled by H to indicate that a failure has occurred on the data channel currently connected between the two processor modules. The CPU 350 informs the CPU. The signal used at this time is an interrupt signal and the signal level is active high. The interrupt signal is generated by collecting all interrupt sources that may occur in the processor module in addition to the fault detection signal related to the data channel failure. This interrupt processing is the same as the interrupt processing method of the general processor module, the interrupt handler 350 used in the present invention also uses a commercial interrupt handler used in the general processor module.

채널 제어부(320)는 장애 발생 유무 혹은 초기 동작 모드 설정에 따른 데이터 채널의 상태를 관리 및 제어하는 기능을 수행하게 된다. 채널 제어부(320)는 장애 발생 통보부(310)로부터 수신한 자신 및 상대방 채널들의 장애 상태 신호를 수신하면 인터럽트 처리기(350)를 통하여 CPU로 알려주며, 인터럽트를 수신한 CPU - 상위 관리 프로그램이라고 간주하여도 됨 - 에 의해 내부 레지스터(340)를 통하여 절체하여도 좋다는 해당 비트가 셋됨에 따라 신호 채널 절체의 신호 레벨이 H가 될 때까지 기다리게 된다. 만일 이러한 형태로 채널을 절체하지 않고 그냥 하드웨어 단독으로 절체할 경우 하드웨어 신호들의 순간적인 불안정 원인 - 잡음, 지터, 글리치, 순간적인 전원 불안정 등 - 에 의해 채널을 무작위로 절체하게 될 가능성을 가지고 있다. 데이터 채널을 통하여 활성 프로세서 모듈로부터 대기 프로세서 모듈로 데이터 일관성을 위한 작업을 수행하고 있는 도중 채널이 절체되어 대기 프로세서 모듈에서 순간적인 장애를 발생시킬 수 있다. 본 발명에서 이러한 문제점을 해결하기 위해서 상기 과정에 의해 데이터 채널을 절체 하게 된다.The channel controller 320 manages and controls the state of the data channel according to the presence of a failure or the initial operation mode setting. The channel controller 320 notifies the CPU through the interrupt handler 350 when receiving the failure status signals of its own and counterpart channels received from the failure occurrence notification unit 310, and considers the CPU to receive the interrupt as a higher-level management program. As the corresponding bit to be transferred through the internal register 340 is set, it waits until the signal level of the signal channel switching becomes H. If you do not switch channels in this way, but only by hardware alone, there is a possibility of random switching of channels due to instantaneous instability of the hardware signals-noise, jitter, glitch, instantaneous power supply instability. While performing work for data consistency from the active processor module to the standby processor module through the data channel, the channel may be switched to cause a momentary failure in the standby processor module. In order to solve this problem in the present invention, the data channel is switched by the above procedure.

채널 상태 취합부(330)는 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하는 기능을 수행한다. 채널 상태 취합부(330)는 상대편 프로세서 모듈로부터 수신한 각 채널의 상태 신호인 Other A Ch On와 Other B Ch On신호를 수신하고 자신의 장애 감지 장치에서 수신하는 A Ch Self 장애 감지 와 B Ch Self 장애 감지 신호를 수신하여 각 데이터 채널의 상태를 감지하여 연결 가능한 채널을 찾게 된다.The channel state collecting unit 330 performs a function of checking a state of a data channel to set each data channel as an active and standby data channel during initial power-up and operation. The channel state collecting unit 330 receives Other A Ch On and Other B Ch On signals, which are status signals of each channel, received from the opposite processor module, and receives the A Ch Self failure detection and the B Ch Self received from the failure detection device. The failure detection signal is received to detect the state of each data channel to find a connectable channel.

초기 전원 인가시 두 개의 데이터 채널중 연결 가능한 채널을 찾는 방법은 우선 순위 방법을 이용하였다. 우선 순위 방법은 각 소스들을 수행 가능한 순서대로 우선순위를 부여하는 방법이다. 본 발명에서는 A 데이터 채널이 항상 B 데이터 채널 보다 우선 순위를 가지도록 하였다. 즉 A 데이터 채널에서 장애가 발생하지 않았다면 항상 A 데이터 채널이 상대방 데이터 채널과 연결되도록 한다. 채널 상태 취합부(330)는 자신의 데이터 채널 중 어떤 채널을 활성화시키고 대기시키는지를 알려 주기 위하여 Self A Ch On과 Self B Ch On을 사용한다. 만일 현재 A 데이터 채널을 활성화 시켰다면 Self A Ch On을 H로 신호 레벨을 변경하고 B 데이터 채널을 활성화 하였다면 Self B Ch On을 H로 신호 레벨을 변경한다. 또한 자신의 데이터 채널을 활성화 하기 위하여 채널 제어부(320)로 각 채널 연결 신호인 A Ch Con과 B Ch Con 신호를 인에이블 한다.The priority method used to find a connectable channel among two data channels at initial power-up. The priority method is a method of giving priority to each source in the order in which they can be executed. In the present invention, the A data channel always has priority over the B data channel. That is, if a failure does not occur in the A data channel, the A data channel is always connected to the counterpart data channel. The channel state collecting unit 330 uses Self A Ch On and Self B Ch On to inform which channel of its data channel to activate and wait. If the current A data channel is active, change the signal level of Self A Ch On to H. If you activate the B data channel, change the signal level of Self B Ch On to H. In addition, in order to activate its own data channel, the channel controller 320 enables the A Ch Con and B Ch Con signals of each channel connection signal.

A Ch Con과 B Ch Con 신호를 수신한 채널 제어부(320)는 프로세서 모듈이 정상화되어 데이터 채널이 연결될 상태에 이르기 이전에 데이터 채널이 연결되면 상대 프로세서 모듈에 영향을 미칠 우려가 있으므로 이러한 문제점을 해결하기 위하여 프로세서 모듈이 정상화되었음을 알려주는 채널 연결 신호를 수신할 때까지 데이터 채널을 연결하지 않는다. 채널 연결의 신호 레벨을 H로 수신하고 A Ch Con 신호 레벨을 H로 수신하면 A 데이터 채널 연결 신호인 A Ch On을 H로 신호 레벨을 변경하며, B Ch Con 신호 레벨을 H로 수신하면 B 데이터 채널 연결 신호인 B Ch On을 H로 신호 레벨을 변경한다.The channel controller 320 receiving the A Ch Con and B Ch Con signals solves this problem because the channel controller 320 may affect the other processor module when the data channel is connected before the processor module is normalized and the data channel is connected. To do this, the data channel is not connected until the processor module receives a channel connection signal indicating that the processor module has normalized. When the signal level of channel connection is received as H and the A Ch Con signal level is received as H, the signal level is changed from A Ch On, the A data channel connection signal, to H. If the B Ch Con signal level is received as H, the B data is received. Change the signal level of B Ch On, the channel link signal, to H.

만일 채널 제어부(320)가 채널 동작 모드 결정부로부터 A Ch Con과 B Ch Con을 동시에 H로 수신한다면 이것을 두 데이터 채널을 모두 인에이블하는 것을 의미하므로 이것을 채널 결정 과정에 문제가 있음을 의미한다. 이러한 경우 채널 제어부(320)는 채널 결정 장애 신호를 H로 신호 레벨을 변경하여 채널 결정 과정에 문제점이 있다는 것을 장애 발생 통보부(310)에 알려 주게 된다. 장애 발생 통보부(310)는 이것을 장애 감지 신호를 통하여 인터럽트 형태로 인터럽트 처리기(350)를 통해 CPU에 알려주게 된다.If the channel controller 320 receives A Ch Con and B Ch Con simultaneously from the channel operation mode determiner, this means enabling both data channels, which means that there is a problem in the channel determination process. In this case, the channel controller 320 notifies the failure occurrence notifying unit 310 that there is a problem in the channel determination process by changing the signal level of the channel determination failure signal to H. The failure occurrence notification unit 310 notifies this to the CPU through the interrupt processor 350 in the form of an interrupt through the failure detection signal.

또한 채널 제어부(320)는 채널 결정 장애 신호를 내부 레지스터(340)로 송신한다. 내부 레지스터(340)는 채널의 장애 발생 원인 및 상태를 저장하여 CPU에게 관련 정보를 제공하기 위한 것으로 채널 결정 장애 신호, 각 채널의 장애 감지 신호 및 채널 정보를 저장하고 있다. 채널 상태 취합부(330)로부터 수신되는 채널 정보[1:0]는 현재 두 프로세서 모듈간 연결된 채널을 표시한다. 채널 정보[1]은 자신의 데이터 채널을 의미하며 채널 정보[0]은 상대방 데이터 채널을 의미한다. 여기서 채널 정보[1:0]의 비트 값이 0일 경우는 A 데이터 채널을 의미하면 반대의 경우는 B 데이터 채널을 의미한다. 예를 들면 채널 정보[1:0]의 값이 00일 경우 두 프로세서 모듈은 각각 A 데이터 채널로 연결되었음을 표시하는 것이다.In addition, the channel controller 320 transmits a channel determination failure signal to the internal register 340. The internal register 340 stores a cause and state of a failure of a channel and provides the CPU with relevant information. The internal register 340 stores a channel determination failure signal, a failure detection signal of each channel, and channel information. The channel information [1: 0] received from the channel state collecting unit 330 indicates a channel currently connected between two processor modules. Channel information [1] means its own data channel and channel information [0] means its counterpart data channel. In this case, when the bit value of the channel information [1: 0] is 0, it means an A data channel, and vice versa, it means a B data channel. For example, if the value of the channel information [1: 0] is 00, it indicates that the two processor modules are connected to the A data channel.

본 발명은 이중화된 데이터 채널을 이용하여 한 개의 데이터 채널이 장애 및 고장에 의한 데이터 채널 단절 문제를 해결하기 위한 것으로 서로 상이한 데이터 채널의 고장의 경우에도 데이터 채널 단절 현상을 해결하기 위하여 Wired-OR를 이용한 버스 형태로 구성하였다. 또한 데이터 채널의 장애 및 고장 발생 유무를 확인하기 위한 방법을 고안하였으며, 장애 발생시 이를 극복하는 방법을 고안하였다. 본 발명은 교환 제어 시스템에만 국한되어 적용되는 것이 아니라, 동시 쓰기 방식을 적용하는 모든 결함 허용 기능을 가지는 제어 시스템에 적용이 가능할 뿐 아니라 저렴한 비용으로 고 신뢰도 및 가용성을 요구하는 결함 허용 제어 시스템 등 많은 분야에 적용이 가능하다.The present invention is to solve the problem of data channel disconnection caused by failure and failure of one data channel by using a redundant data channel. Wired-OR is used to solve the data channel disconnection even in the case of failure of different data channels. It was configured in the form of bus used. In addition, we devised a method to identify the failure and failure of the data channel, and devised a method to overcome it when a failure occurs. The present invention is not limited to the switching control system, but can be applied to a control system having all the fault-tolerant functions applying the simultaneous write method, and many other defect-tolerant control systems requiring high reliability and availability at low cost. Applicable to the field.

상술한 바와 같이 본 발명은 이중화된 데이터 채널을 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템을 구성함으로써 종래의 동시 쓰기 방식을 적용하는 결함 허용 제어 시스템에서 구조적인 문제점으로 지적되어온 활성 프로세서 모듈의 데이터 채널 장애 및 고장으로 인한 데이터 채널 단절 문제를 해결할 수 있다. 또한 본 발명은 이중화된 데이터 채널을 Wired-OR를 이용한 버스 형태로 구성함으로써 활성/대기 프로세서 모듈의 상이한 데이터 채널의 고장의 경우에도 데이터 채널 단절 현상을 해결할 수 있다.As described above, the present invention is a data channel of an active processor module which has been pointed out as a structural problem in a fault-tolerant control system applying a conventional simultaneous write method by constructing a fault-tolerant control system applying a simultaneous write method having a redundant data channel. The problem of data channel disconnection due to failures and failures can be solved. In addition, the present invention can solve the data channel disconnection phenomenon in the case of failure of different data channels of the active / standby processor module by configuring the redundant data channel in the form of a bus using Wired-OR.

그리고, 데이터 채널의 장애 유무를 하드웨어로 감지하므로 빠른 장애 극복이 가능하다.In addition, since hardware detects the presence or absence of a data channel, it is possible to quickly overcome the failure.

본 발명은 교환 제어 시스템에만 국한되어 적용되는 것이 아니라, 동시 쓰기 방식을 적용하는 모든 결함 허용 기능을 가지는 제어 시스템에 적용이 가능할 뿐 아니라 저렴한 비용으로 고가의 결함 허용 기능을 가지는 결함 허용 제어 시스템을 구성할 수 있어, 고 가용성을 고려하여 설계된 HA(High Availability)에 저렴한 비용을 들여 신뢰도를 향상 시킬수 있으며, TA(Terminal Adapter)와 같은 통신 단말 장치들에 적용하여 고 신뢰도를 보장할 수 있는 제어시스템으로 구현이 가능하다.The present invention is not limited to the switching control system, but can be applied to a control system having all the fault-tolerant functions applying the simultaneous write method, and also constitutes a fault-tolerant control system having an expensive fault-tolerant function at a low cost. It is possible to improve reliability at low cost to HA (High Availability) designed in consideration of high availability, and it is a control system that can be applied to communication terminal devices such as TA (Terminal Adapter) to guarantee high reliability. Implementation is possible.

아울러 현재 많이 사용하고 있는 PC 서버 및 Workstation 서버에 결함 허용 기능을 부여하여 시스템 다운 없이 운용이 가능한 시스템에 적용 및 구현이 가능하다. 앞으로도 저가의 비용으로 결함 허용 시스템 기능을 요구하는 많은 시스템에 응용될 수 있다.In addition, it can be applied to and implemented in systems that can be operated without system down by granting fault-tolerance functions to PC servers and workstation servers that are currently used a lot. It will continue to be applicable to many systems that require fault-tolerant system functionality at low cost.

이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.Although the technical spirit of the present invention has been described above with reference to the accompanying drawings, this is intended to describe exemplary embodiments of the present invention by way of example and not to limit the present invention. In addition, it is obvious that any person skilled in the art can make various modifications and imitations without departing from the scope of the technical idea of the present invention.

Claims (10)

활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서 모듈은 각각 시스템을 전반적으로 제어하는 CPU(10, 11)와, 시스템에 데이터의 입출력을 제공하는 입출력장치(20, 21)와, 시스템의 동작에 필요한 프로그램, 동작상태정보 및 데이터 등을 저장하는 메모리(30, 31)와, 동시 쓰기를 위한 데이터 채널을 형성하는 활성 데이터 채널(40, 41)을 구비하며, 상기 CPU(10,11), 입출력장치(20, 21), 메모리(30, 31) 및 데이터 채널들(40, 41)은 시스템 버스를 통해 데이터를 송수신하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서,It consists of an active processor module and a standby processor module, the active / standby processor module is a CPU (10, 11) for overall control of the system, input and output devices (20, 21) for providing input and output of data to the system, Memory 30 and 31 for storing programs, operation state information and data necessary for the operation of the system, and active data channels 40 and 41 for forming data channels for simultaneous writing. 11), the input and output devices 20 and 21, the memory 30 and 31, and the data channels 40 and 41 are in a fault-tolerant control system applying a simultaneous write method of transmitting and receiving data through a system bus, 상기 활성 데이터 채널(40, 41)에 의해 형성되는 데이터 채널의 결함 발생시 동시 쓰기를 위한 대기 데이터 채널(50, 51)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Fault-tolerant control using a simultaneous write method having a redundant data channel, comprising standby data channels 50 and 51 for simultaneous writing when a defect occurs in the data channel formed by the active data channels 40 and 41. system. 제1항에 있어서,The method of claim 1, 상기 활성/대기 데이터 채널들(40, 41, 50, 51)은 Wired-OR를 이용한 버스 형태로 구성되는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.And the active / standby data channels (40, 41, 50, 51) are configured in the form of a bus using Wired-OR. 제1항에 있어서,The method of claim 1, 상기 활성/대기 데이터 채널(40, 41, 50, 51)에 의해 형성되는 데이터 채널의 장애를 감지하고, 채널을 제어하는 장애감지 및 채널 제어장치(60, 61)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Redundancy characterized in that it comprises a failure detection and channel control device (60, 61) for detecting a failure of the data channel formed by the active / standby data channel (40, 41, 50, 51), and control the channel Fault-tolerant control system adopting a simultaneous write method with a data channel. 제3항에 있어서,The method of claim 3, 상기 장애감지 및 채널 제어장치(60, 61)는,The fault detection and channel control device (60, 61), 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 시험 패턴 발생부(210);A test pattern generator 210 for generating a test pattern generated by a protocol regulated between two processes for checking whether a failure occurs in a path of a data channel; 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 상기 시험 패턴 발생부(210)에서 발생시킨 시험 패턴을 통과시키는 데이터 채널 제어부(220);A data channel controller 220 for controlling the data channel during the idle period of the data channel and passing the test pattern generated by the test pattern generator 210; 데이터 채널에 의해 소요되는 시간동안 시험 패턴을 지연시키는 시험 패턴 지연부(230); 및A test pattern delay unit 230 for delaying a test pattern for a time required by the data channel; And 자신의 데이터 채널을 구성하는 전자적인 장치들의 장애 발생 유무를 감지하는 셀프 사이드 패턴 검사부(232)와, 상대방 프로세서 모듈에서 수신한 데이터 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하는 데이터 채널 패턴 검사부(242)로 이루어지는 패턴 검사부(240)를 포함하여 구성되어, 데이터 채널의 장애 유무를 감지하는 장애감지 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Self-side pattern check unit 232 for detecting the occurrence of failure of the electronic devices constituting its own data channel, and checks the data pattern received from the other processor module failure on the data channel between the two processor modules connected to the back board The pattern checker 240 is configured to include a data channel pattern checker 242 for monitoring the presence and absence of a duplicate data channel, characterized in that it comprises a fault detection device for detecting the presence or absence of a data channel failure. Fault Tolerance Control System. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 장애감지 및 채널 제어장치(60, 61)는,The fault detection and channel control device (60, 61), 장애 감지 입력 신호에 근거하여 장애 발생 유무를 CPU와 채널 제어부(320)로 통보하는 장애 발생 통보부(310);A failure occurrence notifying unit 310 which notifies the CPU and the channel controller 320 of a failure occurrence based on the failure detection input signal; 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하고 데이터 채널의 상태를 결정하는 채널 상태 취합부(330); 및A channel state collecting unit 330 for checking a state of the data channel and determining a state of the data channel in order to set each data channel as an active and standby data channel during initial power-up and operation; And 상기 장애 발생 통보부(310), 채널 상태 취합부(330)에서 입력되는 신호와 시스템의 내부 레지스터의 채널 절체/연결 정보에 근거하여 데이터 채널을 제어하는 채널 제어부(320)를 포함하여 구성되어, 데이터 채널을 제어하는 채널 제어 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.And a channel controller 320 for controlling a data channel based on a signal input from the failure occurrence notification unit 310 and a channel state collecting unit 330 and channel switching / connection information of an internal register of the system. And a channel control device for controlling a data channel. 활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서는 각각 시스템을 전반적으로 제어하는 CPU(110, 111)와, 시스템에 데이터의 입출력을 제공하는 입출력장치(120, 121)와, 시스템의 동작에 필요한 프로그램, 동작상태 정보 및 데이터 등을 저장하는 메모리(130, 131)와, 데이터의 일관성을 유지하기 위해 동시 쓰기 수행시에 활성 메모리 스위치(150, 151)를 제어하는 메모리 제어기(140, 141) 및 상기 메모리 제어기(140)에 의해 제어되어 데이터 채널을 형성하는 활성 메모리 스위치(150, 151)를 구비하며, 상기 CPU(110, 111), 입출력장치(120, 121) 및 메모리 제어기 (140, 141)는 상호 시스템 버스를 통해 데이터를 전송하고, 상기 메모리 제어기(140, 141), 활성 메모리 스위치(150, 151) 및 메모리(130, 131)는 상호 메모리 버스를 통해 데이터를 전송하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서,It consists of an active processor module and a standby processor module, the active / standby processor is a CPU (110, 111) for controlling the overall system, the input and output devices (120, 121) for providing data input and output to the system, and the system Memory 130 and 131 for storing programs, operation state information, and data necessary for the operation of the memory controller 140, and a memory controller 140 for controlling the active memory switches 150 and 151 during simultaneous writing to maintain data consistency. 141 and active memory switches 150 and 151 controlled by the memory controller 140 to form a data channel, the CPU 110 and 111, input / output devices 120 and 121 and a memory controller ( 140 and 141 transmit data through a mutual system bus, and the memory controllers 140 and 141, active memory switches 150 and 151, and memories 130 and 131 transmit data through a mutual memory bus. In applying the on-write scheme, fault-tolerant control system, 상기 활성 메모리 스위치(150, 151)를 통해 형성되는 데이터 채널의 결함 발생시 동시 쓰기를 위한 대기 메모리 스위치(160, 161)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Fault-tolerant control using a simultaneous write method having a redundant data channel, comprising: standby memory switches 160 and 161 for simultaneous writing when a defect occurs in a data channel formed through the active memory switches 150 and 151. system. 제6항에 있어서,The method of claim 6, 상기 활성/대기 메모리 스위치들(150, 151, 160, 161)은 Wired-OR를 이용한 버스 형태로 구성되는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.The active / standby memory switches (150, 151, 160, 161) is configured in the form of a bus using a wired-OR, fault-tolerant control system applying a simultaneous write method having a redundant data channel. 제6항에 있어서,The method of claim 6, 상기 활성/대기 메모리 스위치(160, 161)를 통해 형성되는 데이터 채널의 장애를 감지하고 채널을 제어하는 장애감지 및 채널 제어장치(170, 171)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Simultaneous detection of a failure of a data channel formed through the active / standby memory switch (160, 161) and a failure detection and channel control device (170, 171) for controlling the channel at the same time Fault-tolerant control system with write method. 제8항에 있어서,The method of claim 8, 상기 장애감지 및 채널 제어장치(170, 171)는,The failure detection and channel control device (170, 171), 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 시험 패턴 발생부(210);A test pattern generator 210 for generating a test pattern generated by a protocol regulated between two processes for checking whether a failure occurs in a path of a data channel; 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 상기 시험 패턴 발생부(210)에서 발생시킨 시험 패턴을 통과시키는 데이터 채널 제어부(220);A data channel controller 220 for controlling the data channel during the idle period of the data channel and passing the test pattern generated by the test pattern generator 210; 데이터 채널에 의해 소요되는 시간동안 시험 패턴을 지연시키는 시험 패턴 지연부(230); 및A test pattern delay unit 230 for delaying a test pattern for a time required by the data channel; And 자신의 데이터 채널을 구성하는 전자적인 장치들의 장애 발생 유무를 감지하는 셀프 사이드 패턴 검사부(232)와, 상대방 프로세서 모듈에서 수신한 데이터 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하는 데이터 채널 패턴 검사부(242)로 이루어지는 패턴 검사부(240)를 포함하여 구성되어, 데이터 채널의 장애 유무를 감지하는 장애감지 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.Self-side pattern check unit 232 for detecting the occurrence of failure of the electronic devices constituting its own data channel, and checks the data pattern received from the other processor module failure on the data channel between the two processor modules connected to the back board The pattern checker 240 is configured to include a data channel pattern checker 242 for monitoring the presence and absence of a duplicate data channel, characterized in that it comprises a fault detection device for detecting the presence or absence of a data channel failure. Fault Tolerance Control System. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 장애감지 및 채널 제어장치(170, 171)는,The failure detection and channel control device (170, 171), 장애 감지 입력 신호에 근거하여 장애 발생 유무를 CPU와 채널 제어부(320)로 통보하는 장애 발생 통보부(310);A failure occurrence notifying unit 310 which notifies the CPU and the channel controller 320 of a failure occurrence based on the failure detection input signal; 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하고 데이터 채널의 상태를 결정하는 채널 상태 취합부(330); 및A channel state collecting unit 330 for checking a state of the data channel and determining a state of the data channel in order to set each data channel as an active and standby data channel during initial power-up and operation; And 상기 장애 발생 통보부(310), 채널 상태 취합부(330)에서 입력되는 신호와 시스템의 내부 레지스터의 채널 절체/연결 정보에 근거하여 데이터 채널을 제어하는 채널 제어부(320)를 포함하여 구성되어, 데이터 채널을 제어하는 채널 제어 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템.And a channel controller 320 for controlling a data channel based on a signal input from the failure occurrence notification unit 310 and a channel state collecting unit 330 and channel switching / connection information of an internal register of the system. 18. A fault-tolerant control system employing a simultaneous write method with a redundant data channel, comprising a channel control device for controlling a data channel.
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