JPS642305B2 - - Google Patents
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- JPS642305B2 JPS642305B2 JP57016627A JP1662782A JPS642305B2 JP S642305 B2 JPS642305 B2 JP S642305B2 JP 57016627 A JP57016627 A JP 57016627A JP 1662782 A JP1662782 A JP 1662782A JP S642305 B2 JPS642305 B2 JP S642305B2
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- 238000001514 detection method Methods 0.000 claims description 26
- 238000005070 sampling Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 6
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 5
- 230000002123 temporal effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1566—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using synchronous sampling
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Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、非同期の２値信号データ、例えば
FSK（Frequency Shift Keying）変調された非
同期信号を一定時間間隔でサンプリングした離散
的信号から原信号を検出する非同期信号検出方式
に関するものである。[Detailed Description of the Invention] (A) Technical Field of the Invention The present invention relates to asynchronous binary signal data, e.g.
This relates to an asynchronous signal detection method that detects an original signal from a discrete signal obtained by sampling an FSK (Frequency Shift Keying) modulated asynchronous signal at regular time intervals.
(B) 従来技術と問題点
従来、時間的に連続する非同期２値信号から原
信号列、信号値を検出する復調装置は、入力信号
値を一定時間間隔で読取り、信号順位、信号値を
検出していた。即ち、第１図に示すごとく開始信
号２の時間的中心位置７を起点とし、一定時間間
隔ｔで入力信号１を読取ることにより、第１順位
の信号３の時間的中心位置８での信号値から第ｎ
順位の信号５の時間的中心位置１０での信号値ま
でを検出している。この方式では、入力信号が離
散的でなく連続であることからサンプリング・ク
ロツクを十分高く設定することにより信号の継続
時間の中間点７，８，９，１０と信号値読取り時
点１３，１４，１５，１６の時間差である読取り
誤差を所望の規定範囲に設定することができる。
この誤差の規定範囲は一般的には信号の継続時間
の５％以内とされており、例えば300b／ｓ非同
期信号の場合には1b当りの信号の継続時間が
3333μsであることから、誤差は167μs以下に抑え
る必要がある。しかし、読取り時点で読取られる
入力信号は、対応するサンプリング周期に従つた
離散時点で読取つた入力信号となるため、サンプ
リング周期が大きくなるにつれ、読取り誤差が大
きくなる。例えば、300b／ｓ非同期信号の場合
には、信号の読取り時点が該信号の継続時間の中
間点である信号の先頭から1667μsのタイミングで
あれば読取り誤差は零である。しかし、該非同期
信号が8KHzサンプリング（サンプリング周期：
125μs）された場合には、信号の読取りを125μs間
隔でしか行えないため、13回目のサンプリング
（信号の先頭から1625μs）で読取つても該非同期
信号の中心より42μs早く、14回目のサンプリング
（信号の先頭から1750μs）で読取つても非同期信
号の中心より83μs遅くなる。すなわち、300b／
ｓ非同期信号の１ビツトについて、該信号の先頭
を誤差なしで読取つても（サンプリングしても）、
信号値の読取りには42μs早いかまたは83μs遅い誤
差が生じる。さらに、信号が連続する場合には、
第１図に示した開始信号２の時間的中心に最も近
い位置７を読取つても、８信号（８ビツト）の読
取りでは最大664μs（83μs×８信号）、最小336μs
（42μs×８信号）の誤差が生じることになる。(B) Prior art and problems Conventionally, demodulators that detect original signal sequences and signal values from temporally continuous asynchronous binary signals read input signal values at regular time intervals and detect the signal order and signal value. Was. That is, as shown in FIG. 1, by reading the input signal 1 at a constant time interval t starting from the temporal center position 7 of the start signal 2, the signal value at the temporal center position 8 of the first order signal 3 is determined. to the nth
The signal value up to the temporal center position 10 of the ranking signal 5 is detected. In this method, since the input signal is not discrete but continuous, by setting the sampling clock sufficiently high, the midpoints 7, 8, 9, 10 of the signal duration and the signal value reading points 13, 14, 15 , 16 can be set within a desired specified range.
The specified range of this error is generally within 5% of the signal duration. For example, in the case of a 300b/s asynchronous signal, the signal duration per 1b is
Since it is 3333μs, the error needs to be suppressed to 167μs or less. However, since the input signal read at the reading time becomes the input signal read at discrete points in time according to the corresponding sampling period, the reading error increases as the sampling period increases. For example, in the case of a 300 b/s asynchronous signal, the reading error is zero if the signal is read at a timing of 1667 μs from the beginning of the signal, which is the midpoint of the signal's duration. However, the asynchronous signal is sampled at 8KHz (sampling period:
125 μs), the signal can only be read at 125 μs intervals, so even if it is read at the 13th sampling (1625 μs from the beginning of the signal), it will be 42 μs earlier than the center of the asynchronous signal, and the signal will be read at the 14th sampling (signal Even if it is read at 1750 μs from the beginning of the signal, it will be 83 μs slower than the center of the asynchronous signal. i.e. 300b/
s Regarding one bit of an asynchronous signal, even if the beginning of the signal is read without error (even if sampled),
Reading the signal value will have an error of 42 μs early or 83 μs late. Furthermore, if the signal is continuous,
Even when reading the position 7 closest to the temporal center of the start signal 2 shown in Figure 1, when reading 8 signals (8 bits), the maximum time is 664 μs (83 μs × 8 signals) and the minimum time is 336 μs.
An error of (42 μs×8 signals) will occur.
このため、誤差値を規定範囲以内にするために
は、サンプリング周期を十分小さくしなければな
らず、復調装置を高いサンプリング周波数に追従
できる装置とする必要が生じ、不経済であつた。 Therefore, in order to keep the error value within a specified range, the sampling period must be made sufficiently small, and the demodulator must be able to follow a high sampling frequency, which is uneconomical.
(C) 発明の目的
本発明はこれらの欠点を解決しようとするもの
であつて、その目的は、入力信号読取周期を信号
順位に対応してサンプリング周期単位で変化させ
て入力信号を読取ることによつて、読取り誤差を
一定値以内に保つことができる方式を提供するこ
とにある。(C) Purpose of the Invention The present invention aims to solve these drawbacks, and its purpose is to read input signals by changing the input signal reading period in units of sampling periods in accordance with the signal priority. Therefore, it is an object of the present invention to provide a method that can keep the reading error within a certain value.
(D) 発明の実施例
第２図は本発明の一実施例における動作を示す
ものであつて、１は入力信号（離散的な２値信
号）、２は開始信号、３は第１順位の信号、４は
第２順位の信号、５は第ｎ順位の信号、６は終了
信号、７は開始信号の時間的中心位置、８は第１
順位の信号の時間的中心位置、９は第２順位の信
号の時間的中心位置、１０は第ｎ順位の信号の時
間的中心位置、１１は終了信号の時間的中心位
置、１２は開始信号の先頭の検出時期、１３は開
始信号値の読取り時期、１４は第１順位の信号値
読取り時期、１５は第２順位の信号値読取り時
期、１６は第ｎ順位の信号値読取り時期、１７は
終了信号値読取り時期、１８は開始信号の先頭の
検出誤差、１９は開始信号値読取り誤差、２０は
第１順位の信号値読取り誤差、２１は第２順位の
信号値読取り誤差、２２は誤差限界値を越える読
取り誤差、２３は誤差限界内の読取り誤差、２４
は第ｎ順位の信号値読取り誤差、２５は終了信号
の読取り誤差である。(D) Embodiment of the invention FIG. 2 shows the operation of an embodiment of the invention, in which 1 is an input signal (discrete binary signal), 2 is a start signal, and 3 is a first order signal. 4 is the second order signal, 5 is the nth order signal, 6 is the end signal, 7 is the temporal center position of the start signal, 8 is the first order signal
9 is the temporal center position of the second order signal, 10 is the temporal center position of the nth order signal, 11 is the temporal center position of the end signal, and 12 is the time center position of the start signal. The first detection time, 13 is the start signal value reading time, 14 is the first order signal value reading time, 15 is the second order signal value reading time, 16 is the nth order signal value reading time, 17 is the end Signal value reading timing, 18 is the detection error at the beginning of the start signal, 19 is the start signal value reading error, 20 is the first order signal value reading error, 21 is the second order signal value reading error, 22 is the error limit value reading error exceeding 23, reading error within the error limit, 24
is the signal value reading error of the nth rank, and 25 is the reading error of the end signal.
第３図は、本発明の一実施例の構成を示す機能
ブロツク図であり、２６はFSK復調されたデイ
ジタル信号、２７は信号の読取り値、２８は復調
部、２９は検出部、３０は信号値読取り部、３１
は信号受信回数計数部、３２は信号順位検出およ
び表示部である。 FIG. 3 is a functional block diagram showing the configuration of an embodiment of the present invention, in which 26 is an FSK demodulated digital signal, 27 is a read value of the signal, 28 is a demodulator, 29 is a detector, and 30 is a signal Value reading section, 31
3 is a signal reception frequency counting section, and 32 is a signal rank detection and display section.
なお、復調部２８、信号値読取り部３０、信号
受信回数計数部３１、信号順位検出および表示部
３２、にはクロツク発生回路（図示されていな
い）からサンプリング周期ごとにサンプリングパ
ルスが送られている。 Note that a sampling pulse is sent from a clock generation circuit (not shown) to the demodulation section 28, signal value reading section 30, signal reception frequency counting section 31, and signal rank detection and display section 32 every sampling period. .
第３図において、復調部２８は、入力された上
記のFSK変調信号をFSK復調して２値信号とし
た後、さらに２値信号をサンプリング周期に従つ
てサンプリングした“１”または“０”のデイジ
タル信号２６を検出部２９へ出力する。検出部２
９はデイジタル信号２６から原信号列の信号値を
検出し、これを出力する。 In FIG. 3, the demodulator 28 performs FSK demodulation on the above-mentioned inputted FSK modulated signal to produce a binary signal, and then further converts the binary signal into "1" or "0" sampled according to the sampling period. The digital signal 26 is output to the detection section 29. Detection part 2
9 detects the signal value of the original signal string from the digital signal 26 and outputs it.
検出部２９は、信号値読取り部３０と、信号受
信回数計数部３１と、アンド回路と、信号順位検
出および表示部３２とから成つている。信号値読
取り部３０はサンプリング周期ごとに入力信号が
“１”か“０”かを読取りアンド回路に出力して
いる。また、信号値読取り部３０は、開始信号の
到着の検出及び読取り時点の判定を行い、これら
の時点で信号受信回数計数部３１にリセツト信号
あるいは読取り指示信号を送出する。信号値読取
り部３０における読取り時点の判定は予め求めら
れた読取り時点間のサンプリングパルス数に基づ
き行われる。信号受信回数計数部３１は、クロツ
クパルスが到着する毎に計数値を１づつ更新する
と同時に計数値を信号値読取り部３０に知らせて
いる。信号受信回数計数部３１は、信号値読取り
部３０からのリセツト信号を受信した時点で計数
値を０に設定すると同時にアンド回路への出力を
“０”とする。また信号受信回数計数部３１は、
信号値読取り部３０からの読取り指示信号を受信
した時点で計数値を０に設定すると同時にアンド
回路への出力を“１”とする。信号順位検出およ
び表示部３２は、アンド回路の出力値として得ら
れる各順位に対応した信号値の表示を行い、信号
値読取り部３０が終了信号を検出するまで各順位
の信号値を保持する。 The detection section 29 includes a signal value reading section 30, a signal reception frequency counting section 31, an AND circuit, and a signal rank detection and display section 32. The signal value reading section 30 reads whether the input signal is "1" or "0" at each sampling period and outputs it to the AND circuit. Further, the signal value reading section 30 detects the arrival of the start signal and determines the reading time, and sends a reset signal or a reading instruction signal to the signal reception frequency counting section 31 at these times. The reading time point in the signal value reading section 30 is determined based on the predetermined number of sampling pulses between the reading time points. The signal reception frequency counting section 31 updates the count value by 1 each time a clock pulse arrives, and at the same time notifies the signal value reading section 30 of the count value. When the signal reception number counting section 31 receives the reset signal from the signal value reading section 30, it sets the count value to 0 and at the same time sets the output to the AND circuit to "0". Further, the signal reception frequency counting section 31
At the time of receiving the read instruction signal from the signal value reading section 30, the count value is set to 0 and at the same time, the output to the AND circuit is set to "1". The signal rank detection and display unit 32 displays the signal value corresponding to each rank obtained as the output value of the AND circuit, and holds the signal value of each rank until the signal value reading unit 30 detects the end signal.
以下に検出部２９の動作の詳細について示す。
まず、信号値読取り部３０は、入力信号が信号未
受信状態（第２図１に示す“１”の連続）から開
始信号（信号値が“０”）に変化したとき、これ
を検出することによつて開始信号の到着を判定
し、この時点を開始信号の先頭とみなしている
（第２図１２）。これを判定した時点で信号値読取
り部３０は、信号受信回数計数部３１にリセツト
信号を送出する。リセツト信号を受信した信号受
信回数計数部３１は、計数値を０にすると同時に
アンド回路への出力として“０”を設定する。従
つて、開始信号の先頭検出誤差（第２図１８）の
範囲δsh（＝先頭検出時刻）−（信号値変化時刻））
は、入力信号受信間隔をＴとすると、次の(1)の通
りとなる。 Details of the operation of the detection unit 29 will be described below.
First, the signal value reading section 30 detects when the input signal changes from a signal not received state (a series of "1"s shown in FIG. 2) to a start signal (signal value is "0"). The arrival of the start signal is determined by , and this time point is regarded as the beginning of the start signal (FIG. 2, 12). At the time when this is determined, the signal value reading section 30 sends a reset signal to the signal reception frequency counting section 31. The signal reception frequency counting section 31 that has received the reset signal sets the count value to 0 and simultaneously sets "0" as an output to the AND circuit. Therefore, the range of the start signal head detection error (Fig. 2, 18) is δ sh (=head detection time) - (signal value change time))
is as shown in (1) below, where T is the input signal reception interval.
０≦δsh＜Ｔ (1)
その後、信号受信回数計数部３１は、クロツク
パルスを受信するごとに計数値に１を加算し、計
数部３１の計数値が次の(2)式で示される値msに
なつたとき、信号値読取り部３０は入力信号の値
が“０”であれば、開始信号を検出したと判断し
て信号受信回数計数部３１にリセツト信号を送出
する。 0≦δ sh <T (1) After that, the signal reception frequency counting section 31 adds 1 to the count value every time a clock pulse is received, and the count value of the counting section 31 becomes the value shown by the following equation (2). When the time reaches m s , if the value of the input signal is "0", the signal value reading section 30 determines that a start signal has been detected and sends a reset signal to the signal reception count section 31.
ms＝〔（１信号の時間幅）／２×Ｔ〕 (2) ここで〔 〕は小数点以下切捨てとする。 m s = [(time width of one signal)/2×T] (2) Here, [ ] is rounded down to the decimal point.
信号受信回数計数部３１は、信号値読取り部３
０からリセツト信号を受信した時点で計数値を０
とする。なお、信号読取り部３０は開始信号が検
出される以前には、アンド回路へ“０”を出力し
ており、開始信号を検出した後には、サンプリン
グ周期ごとに、入力信号の値をアンド回路へ出力
する。 The signal reception number counting section 31 is connected to the signal value reading section 3.
When a reset signal is received from 0, the count value is set to 0.
shall be. Note that the signal reading section 30 outputs "0" to the AND circuit before the start signal is detected, and after detecting the start signal, it outputs the value of the input signal to the AND circuit at every sampling period. Output.
このとき、開始信号値の読取り誤差（第２図１
９）の範囲δs（＝（信号値読取り時刻）−（信号の時
間的中心位置））は、範囲δshに比しＴ・〔（１信号
の時間幅）／２×（信号受信間隔）〕*（〔 〕*は小
数部）だけ小さくなり、(3)式の通りとなる。 At this time, the reading error of the start signal value (Fig. 2
9) The range δ s (=(signal value reading time) - (temporal center position of the signal)) is compared to the range δ sh by T・[(time width of one signal)/2×(signal reception interval) 〕 * (〔 〕 * is the decimal part) becomes smaller, as shown in equation (3).
−Ｔ・〔（１信号の時間幅）／２×Ｔ〕*≦δs＜Ｔ・｛
１−〔（１信号の時間幅）／２×Ｔ〕*｝(3)
ここで〔 〕*は小数部とする。−T・[(time width of one signal)/2×T] * ≦δ s <T・{
1-[(time width of one signal)/2×T] * }(3) Here, [ ] * is the decimal part.
その後さらに、信号受信回数計数部３１は、ク
ロツクパルスを受信するごとに計数値に１を加算
する。信号受信回数計数部３１の計数値が次の(4)
式で示される値mDになつたとき、信号値読取り
部３０は読取り指示信号を信号受信回数計数部３
１へ送出する。 Thereafter, the signal reception frequency counting unit 31 adds 1 to the count value each time it receives a clock pulse. The count value of the signal reception count counter 31 is as follows (4)
When the value m D shown by the formula is reached, the signal value reading section 30 transmits the reading instruction signal to the signal reception frequency counting section 3.
Send to 1.
mD＝〔（１信号の時間幅）／Ｔ〕 (4) ここで〔 〕は小数点以下切捨てとする。 m D = [(time width of one signal)/T] (4) Here, [ ] is rounded down to the decimal point.
信号受信回数計数部３１は、読取り指示信号を
受信した時点で計数値mDを０に変更すると同時
に“０”に設定されたいたアンド回路への出力値
を“１”に設定する。なお、信号受信回数計数部
３１は、アンド回路への出力値を“１”と設定し
た後、１クロツク間この出力値を保持し、アンド
回路への出力値を“０”に戻す。信号値読取り部
３０は、開始信号を検出してから常にサンプリン
グ周期ごとに入力信号を読取りアンド回路に出力
している。従つて、信号受信回数計数部３１の計
数値がmDとなつた時点で、入力信号の値がアン
ド回路から出力され、第１順位の信号値読取時刻
（第２図１４）に第１順位の信号値出力を生じる。
信号順位検出および表示部３２は信号受信回数計
数部３１から送られてくる信号値出力の出力回数
を計数することによつて、第１順位の信号出力端
子に第１順位の信号値を表示する。この表示は全
順位の信号値が表示されるまで保持される。 When the signal reception number counting section 31 receives the read instruction signal, it changes the count value m D to 0, and at the same time sets the output value to the AND circuit, which had been set to "0", to "1". After setting the output value to the AND circuit as "1", the signal reception frequency counting section 31 holds this output value for one clock and returns the output value to the AND circuit to "0". After detecting the start signal, the signal value reading section 30 always reads the input signal every sampling period and outputs it to the AND circuit. Therefore, when the count value of the signal reception frequency counting unit 31 reaches m D , the value of the input signal is output from the AND circuit, and at the time when the signal value of the first rank is read (FIG. 2, 14), the value of the input signal is outputted from the AND circuit. produces a signal value output of
The signal rank detection and display unit 32 displays the first rank signal value on the first rank signal output terminal by counting the number of outputs of the signal value output sent from the signal reception frequency counting unit 31. . This display is maintained until the signal values of all ranks are displayed.
この場合、第１順位の信号値読取り誤差（第２
図２０）の周囲δ1（＝（信号値読取り時刻）−（信号
の時間的中心位置））は、開始信号値の読取り誤
差範囲δsに比し、Ｔ〔（１信号の時間幅）／（信号
受信間隔）〕*（〔 〕*は小数部）だけ小さくなり、
(5)式の通りとなる。 In this case, the first order signal value reading error (the second
The surrounding δ 1 (=(signal value reading time) - (temporal center position of the signal)) of Fig. 20) is compared to the reading error range δ s of the start signal value, (Signal reception interval) * ([ ] * is the decimal part) becomes smaller,
Equation (5) is obtained.
−Ｔ・｛〔（１信号の時間幅）／２×Ｔ〕*
＋〔１信号の時間幅）／Ｔ〕*｝
≦δ1＜Ｔ・｛１−〔（１信号の時間幅）／
２×（信号受信間隔）〕*
−〔１信号の時間幅）／（信号受信間隔）〕
*｝(5)
その後同様の動作を繰り返えすことによつて、
第２順位以降の信号値が信号順位検出および表示
部３２のそれぞれの順位の出力端子に順次得られ
るが、繰り返えしの回数が次の(6)式を満たす最大
のｌ（ｌは整数）回になると、読取り誤差は誤差
限界に非常に接近し（第２図２１）、さらに同様
の動作を繰り返えすと、読取り誤差が誤差限界を
超えることとなる（第２図２２）。 −T・{[(time width of 1 signal)/2×T] *
+ [Time width of one signal)/T] * } ≦δ 1 <T・{1-[(Time width of one signal)/
2 x (signal reception interval) * - [time width of one signal) / (signal reception interval)]
* }(5) By repeating the same operation,
Signal values from the second rank onward are obtained sequentially to the output terminals of the respective ranks of the signal rank detection and display unit 32, and the number of repetitions is the maximum l (l is an integer) that satisfies the following equation (6). ) times, the reading error approaches the error limit (FIG. 2, 21), and if the same operation is repeated, the reading error exceeds the error limit (FIG. 2, 22).
l・T・〔(1信号の時間幅)/T〕*≦誤差限界値 (6)
読取り誤差が誤差限界を超えることを防ぐため
には、(6)式のｌが入力信号受信間隔Ｔ、１信号の
時間幅および誤差限界値、すなわち非同期信号の
信号速度とデイジタル信号のサンプリング速度で
定まることから、ｌ回の読取りを行つた後は信号
値読取り部３０が以前と比べて１だけ増加した計
数値mD+1で信号値の読取りを行うように、予め
信号値読取り部３０を構成して置けばよい。計数
値mD+1で信号値を読取ることによつて、読取り
誤差はＴ・｛１−（１信号の時間幅）／Ｔ〕*｝だけ
回復する。 l T Since it is determined by the signal time width and error limit value, that is, the signal speed of the asynchronous signal and the sampling speed of the digital signal, after reading l times, the signal value reading section 30 has a total value increased by 1 compared to before. The signal value reading unit 30 may be configured in advance so as to read the signal value using the numerical value m D+1 . By reading the signal value with the count value m D+1 , the reading error is recovered by T·{1-(time width of one signal)/T] * }.
計数値mD+1による動作の繰り返えしが、次の
(7)式を満たす最大のｍ（ｍは整数）回になると、
読取り誤差は再び誤差限界に非常に接近する。 The repetition of the operation with the count value m D+1 results in the next
When the maximum number of m (m is an integer) satisfies formula (7),
The reading error is again very close to the error limit.
ｍ・Ｔ・｛１−〔（１信号の時間幅）／Ｔ〕*｝≦誤差
限界値 (7)
ここで〔 〕*は小数部とする。m・T・{1−[(time width of one signal)/T] * }≦error limit value (7) Here, [ ] * is the decimal part.
そこで以後、信号値読取り部３０において、再
び計数値mDでの信号値読取りを(7)式を満たす最
大のｍ（ｍは整数）回繰り返えす。 Thereafter, the signal value reading unit 30 repeats the signal value reading using the count value m D again a maximum of m times (m is an integer) that satisfies equation (7).
以上のような動作を繰り返えすことによつて、
信号順位検出および表示部３２において第ｎ順位
までの信号値が表示される。これらの信号値は読
取値２７として読取らることによつて、原信号
列、信号値が検出される。次に信号値読取り部３
０において終了信号（信号値が“１”の連続）が
検出されると（第２図１７）、信号順位検出およ
び表示部３２では各順位の信号値および信号順位
の計数値をリセツトして、初めの状態に戻る。こ
れとともに信号値読取り部３０は信号受信回数計
数部３１の計数動作を停止して、次の開始信号の
検出を待つ。 By repeating the above actions,
In the signal rank detection and display section 32, signal values up to the nth rank are displayed. By reading these signal values as read values 27, the original signal sequence and signal values are detected. Next, the signal value reading section 3
When the end signal (consecutive signal values of "1") is detected at 0 (FIG. 2, 17), the signal rank detection and display unit 32 resets the signal value of each rank and the count value of the signal rank. Return to the initial state. At the same time, the signal value reading section 30 stops the counting operation of the signal reception frequency counting section 31 and waits for detection of the next start signal.
300b／ｓの非同期２値信号、8KHzサンプリン
グの入力信号の場合、前述の(1)〜(7)式に示す各パ
ラメータの値は、以下の(8)〜(14)式の通りとな
り、読取り誤差を５％以内とすることができる。
すなわち、
０≦δsh＜125μs (8)
ms＝13 (9)
−41.5μs≦δs＜83.5μs (10)
mD＝26 (11)
−125μs≦δ1＜0.5μs (12)
ｌ＝１ (13)
ｍ＝２ (14)
読取り誤差＝（誤差の最大値）／（１信号の時間幅）
×100＝3.8(%)
(15)
(E) 発明の効果
以上説明したように、本発明の方式は信号値の
読取り時間間隔をサンプリング周期単位に変化さ
せて検出を行うため、読取り誤差を信号受信間隔
以下に小さくすることができる利点がある。ま
た、本方式の動作論理は、集積回路を使用するハ
ードウエア論理で実現することもできるが、デイ
ジタル信号処理用の信号処理回路を使用すれば、
動作論理をプログラムとして規定できるため、よ
り容易に実現できる。 In the case of a 300b/s asynchronous binary signal and an 8KHz sampling input signal, the values of each parameter shown in equations (1) to (7) above are as shown in equations (8) to (14) below, and the reading The error can be kept within 5%.
That is, 0≦δ sh <125μs (8) m s =13 (9) −41.5μs≦δ s <83.5μs (10) m D =26 (11) −125μs≦δ 1 <0.5μs (12) l= 1 (13) m=2 (14) Reading error = (maximum error) / (time width of one signal)
×100=3.8(%) (15) (E) Effects of the Invention As explained above, the method of the present invention performs detection by changing the reading time interval of signal values in units of sampling periods. It has the advantage that it can be made smaller than the reception interval. The operational logic of this method can also be realized with hardware logic using integrated circuits, but if a signal processing circuit for digital signal processing is used,
Since the operational logic can be defined as a program, it can be realized more easily.
本発明の方式による信号値検出機能を有する信
号処理装置をデイジタル交換機に付加することに
より、データ端末等からのFSK変調された非同
期信号をアナログ信号に変換することなく受信す
ることができる。 By adding a signal processing device having a signal value detection function according to the method of the present invention to a digital exchange, it is possible to receive an FSK-modulated asynchronous signal from a data terminal or the like without converting it into an analog signal.
第１図は従来の連続非同期２値信号の信号検出
回路動作図、第２図は本発明の一実施例における
動作を示す説明図、第３図は本発明の一実施例の
構成を示す機能ブロツク図である。
１…入力信号、２…開始信号、３…第１順位の
信号、４…第２順位の信号、５…第ｎ順位の信
号、６…終了信号、７…開始信号の時間的中心位
置、８…第１順位の信号の時間的中心位置、９…
第２順位の信号の時間的中心位置、１０…第ｎ順
位の信号の時間的中心位置、１１…終了信号の時
間的中心位置、１２…開始信号の先頭の検出時
期、１３…開始信号値の読取り時期、１４…第１
順位の信号値読取り時期、１５…第２順位の信号
値読取り時期、１６…第ｎ順位の信号値読取り時
期、１７…終了信号値読取り時期、１８…開始信
号の先頭の検出誤差、１９…開始信号値読取り誤
差、２０…第１順位の信号値読取り誤差、２１…
第２順位の信号値読取り誤差、２２…誤差限界を
越える読取り誤差、２３…誤差限界内の読取り誤
差、２４…第ｎ順位の信号値読取り誤差、２５…
終了信号の読取り誤差、２６…FSK復調された
デイジタル信号、２７…信号の読取り値、２８…
復調部、２９…検出部、３０…信号値読取り部、
３１…信号受信回数計数部、３２…信号順位検出
および表示部。
Fig. 1 is an operational diagram of a conventional signal detection circuit for continuous asynchronous binary signals, Fig. 2 is an explanatory diagram showing the operation in an embodiment of the present invention, and Fig. 3 is a functional diagram showing the configuration of an embodiment of the present invention. It is a block diagram. 1... Input signal, 2... Start signal, 3... Signal of first order, 4... Signal of second order, 5... Signal of nth order, 6... End signal, 7... Temporal center position of start signal, 8 ...Temporal center position of the first order signal, 9...
10... Temporal center position of the n-th order signal, 11... Temporal center position of the end signal, 12... Detection timing of the beginning of the start signal, 13... Start signal value. Reading time, 14...1st
Rank signal value reading timing, 15...Second rank signal value reading time, 16...Nth rank signal value reading time, 17...End signal value reading time, 18...Detection error at the beginning of the start signal, 19...Start Signal value reading error, 20... Signal value reading error of the first rank, 21...
Second rank signal value reading error, 22...Reading error exceeding error limit, 23...Reading error within error limit, 24...Nth rank signal value reading error, 25...
Reading error of end signal, 26...FSK demodulated digital signal, 27... Signal reading value, 28...
demodulation section, 29... detection section, 30... signal value reading section,
31... Signal reception frequency counting section, 32... Signal ranking detection and display section.
Claims (1)
にそれぞれ信号列の開始および終了を示す２値信
号が付加され先頭から順次直列に送出される信号
列を一定のサンプリング周期でサンプリングした
離散的な信号値を１信号に対して１回だけ信号値
読取り時間間隔に従い読取ることにより信号値を
検出する方式において、１信号の継続期間の中間
点と信号値読取り時間の時間差である誤差が限界
値以内になるように、予め信号列の各信号ごとの
読取り時間間隔を少なくとも一部異ならせて記憶
する手段と、該読取り時間間隔に従い信号値を読
取る手段を備えることを特徴とする非同期信号検
出方式。1 A discrete signal in which binary signals indicating the start and end of a signal sequence are added to the beginning and end of a significant plurality of binary signal sequences, respectively, and the signal sequence is sent out serially from the beginning at a constant sampling period. In a method that detects a signal value by reading the signal value once per signal according to the signal value reading time interval, the error that is the time difference between the midpoint of the duration of one signal and the signal value reading time is the limit value. an asynchronous signal detection method characterized by comprising means for storing in advance at least some different reading time intervals for each signal of a signal string so that the reading time intervals are within the same range; and means for reading signal values according to the reading time intervals. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016627A JPS58134560A (en) | 1982-02-04 | 1982-02-04 | Asynchronous signal detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016627A JPS58134560A (en) | 1982-02-04 | 1982-02-04 | Asynchronous signal detection system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58134560A JPS58134560A (en) | 1983-08-10 |
| JPS642305B2 true JPS642305B2 (en) | 1989-01-17 |
Family
ID=11921587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016627A Granted JPS58134560A (en) | 1982-02-04 | 1982-02-04 | Asynchronous signal detection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134560A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5127342B2 (en) * | 2007-07-26 | 2013-01-23 | 株式会社東芝 | Receiving apparatus and method |
-
1982
- 1982-02-04 JP JP57016627A patent/JPS58134560A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58134560A (en) | 1983-08-10 |
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