JPS6367083A - 映像縮小表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、所謂ピクチャ・イン・ピクチャに採用さハる
映像縮小表示回路に関する。

（ロ）従来の技術 所謂ピクチャ・イン・ピクチャと称される映像再生シス
テムは、第１映像をｎライン葦きに低速で（粗く）サン
プリング記憶し乍ら第２映像の所定範囲眞高速で読出す
ことにより、第１映像を第２映像中に縮小表示している
。

従って、例えば第１映像信号の奇数フィールドで記憶し
た画面体）〜（６）を第２映像信号の奇数ラインに表示
し、偶数フィールドで記憶した画面（ａ）〜に）を第２
映像信号の偶数ラインに表示する様に構成すれば第２図
に図示する様に斜めのラインは正しく表示さする。尚、
第１映像信号の奇数フィールドで記憶し九画面を第２映
像信号の偶数ラインに表示すると共に、偶数フィールド
で記憶した画面を第２映像信号の奇数ラインに表示する
場合には、奇数ラインの表示を１ライン分遅らせる必要
がある。

従って、表示期間中に表示される第１映像のフィールド
が第２映像の一方のラインに対応する場合には上述する
様に正しい表示が可能となる。

しかし、ピクチャ・イン・ピクチャを形成する第１映像
と第２映像とは特定の位相関係にはなく、例えば第６図
に示す様に、第１映像に対し第２映像が図示する様な位
相関係にあるとき、第１映像を第２映像中に縮小表示し
ようとする場合には、読出速度が記憶速度より速いため
、読出の途中で１フイールド前の映像を読出すことにな
る。その結果第２映像の偶数ライン（又は奇数ライン）
Ｋ奇数フィールドと偶数フィールドの両方の画面が表示
されることになり、第３図に図示する様に縮小表示され
た画面中の斜めのラインは途中よりジグザグ状態となる
ことが知られている。

そこで、例えば特開昭５５−３９４７２号公報では、こ
のジグザグ状態を解消するため読出アドレスを巧に変更
し第４図に図示する様にジグザグ状態を解消している。

即ち、図示する状態は、（ト）〜ρ）のライン以外のラ
インを１ラインづつ遅らせて読出していることを示して
いる。

るための複雑な回路構成が必要となるばかりか画面が途
中で不連続とならざるを得ない。

に）問題点を解決するための手段 そこで、本発明は映像メモリへの書込を１フィールド置
きに１フイールドづつ記憶することを特徴とする。

（ホ）作　用 よって、本発明によれば第１映像の一方のフィールドの
みを記憶しているため、第２映像の奇数ラインと偶数ラ
インに共通の映像が映出されることになる。

（へ）実施例 以下、本発明を図示せる一実施例に従い説明するＯ 本実施例は、第７図に図示する様に第１映像を第２映像
の右下に届に縮小して表示するものである。まず第１映
像信号はＡＤ変換回路（１）に入力されマスククロック
に同期してディジタル信号に変換される。このディジタ
ル信号は第１映像信号の第１水平垂直同期信号（ＶＬ　
’）　（Ｈｌ　’）に同期して３ライン毎にカラーサブ
キャリア周期で書込−０する。

この書込アドレスは、カラーサブキャリア周波数の４倍
のマスタクロックを計数入力とし第１水平同期信号（Ｈ
ｌ）を騒分周回路（１φに入力して得られるイ分周出力
と第２垂直同期信号（ｖｌ）とをリセット入力とする書
込アドレス発生回路（５）より導出され、アドレス切換
回路（４）を経て映像メモリ（２）に入力される。この
アドレス切換回路（４）及び映像メモリ（２）はタイミ
ングパルス発生回路（８）によりコントロールされる。

このタイミングパルス発生回路（８）は、アドレス切換
回路（４）がマスタクロックの４周期に１回の割合で書
込アドレスを映像メモリ（２）イミングパルスを供給し
ている。

本実施例の特徴とするところは、映像メモリ（２）が１
フィールド置きに上述する書込を為す点に特徴があり、
映像メモ１月２）に供給されるタイミングパルスの内書
込読出制御パルスは、１フィールド置きにし力・書込出
力を導出しない。この書込読出制御パルスを導出するた
め、タイミングパルス発生回路（８）には、書込期間設
定回路（９）の出力が入力される。この書込期間設定回
路（９）ｌｌ−１：、第１垂直同期信号（ｖｌ）を入力
するＡ分周回路０１）の出力と、第１水平同期信号（Ｈ
ｌ）を入力する％分周回路（１０）の出力との論理積出
力を導出しておシ、１フィールド置きに３ラインに１回
の割合で書込期間設定出力を導出している。尚アドレス
切換回路（４）に入力されるタイミングパルスは、との
書込期間設定出力に拘束されることのない書込読出制御
パルスである。

一方第２映像信号の第２水平垂直同期信号（Ｈ２）（ｖ
２）をリセット入力とする読出アドレス発生回路（６）
はマスタクロックを計数入力としてマスタクロック４周
期当り３回の割合で読出アドレスを変更する０但し、こ
の読出アドレスは、第１映像信号を縮小表示する期間で
のみ導出される。そのため読出アドレス発生回路（６）
には読出期間設定回路（７）の出力が制御入力として供
給される。この読出期間設定回路（７）は第２水平垂直
同期信号（Ｈ２工ｖ２）をリセット入力としてマスタク
ロックを計数し、第１映像の表示期間にのみ読出期間設
定出力を導出している。

従って、映像メモ１月２）からは、マスタクロック４周
期当９３回の割合で所望のディジタル信号が書込時の３
倍の速度で導出される。しかし導出されるディジタル信
号の内マスタクロック４周期当シ１回の割合で書込アド
レスに対応する不所望なディジタル信号が導出される。

そこで、後段のＤＡ変換回路（３）は、マスタクロック
４周期当り３周期連続して導出される所望のディジタル
信号を、カラーサブキャリアの３倍の周波数を呈しその
位相を調整し九一定周期のＤＡ変換パルスによって９人
変換している。従って、Ｄ人変換出力は第１映像信号を
ムラなく％に時間軸圧縮した信号となる。

Ｄム変換出力は、読出期間設定出力を制御入力とするス
イッチ（Ｓｌによって選択され、第２映像信号中に時分
割挿入さｈる。その結果第７図に図示する様な映像が得
られる。この第７図に示される第１映像は、偶数フィー
ルド又は奇数フィールドの内一方のフィールドのみを映
出するため、第５図に図示する様に画面がフィールド再
生画面となりその解像度は腫に劣化するものの、従来の
様に画面の途中で像が不連続となることもない。

（ト）発明の効果 よって、本発明によれば、簡単な構成を追加するだけで
、縮少表示さハる画面が不連続となることもカ＜、その
効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路ブロック図、第２
図、第３図及び第４図は、従来の再生画面の拡大説明図
、第５図は本発明の再生画面の拡大説明図、第６図は従
来の読出書込タイミングの説明図、第７図は本発明の再
生画面の説明図をそれぞれ顕わす。 （２）・・・映像メモリ、（１）・・・ＡＤ変換回路、
（３）・・・ＤＡ変換回路、（Ｅｌ）・・・スイッチ。

Claims (1)

【特許請求の範囲】
1. （１）第１映像を第２映像の所定範囲１／ｎの大きさで
   縮小表示すべく、第１映像信号をｎライン毎に１ライン
   づつ低速で映像メモリにサンプリング記憶し第２映像信
   号の所定期間に該映像メモリより記憶出力を高速で読出
   す映像再生システムに於て、 サンプリング記憶を１フィールド置きに１フィールド期
   間づつ実行することを特徴とする映像縮小表示回路。