JPS63150944A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPS63150944A
JPS63150944A JP29923286A JP29923286A JPS63150944A JP S63150944 A JPS63150944 A JP S63150944A JP 29923286 A JP29923286 A JP 29923286A JP 29923286 A JP29923286 A JP 29923286A JP S63150944 A JPS63150944 A JP S63150944A
Authority
JP
Japan
Prior art keywords
film
wiring
insulating film
aluminum
silicon film
Prior art date
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Pending
Application number
JP29923286A
Other languages
Japanese (ja)
Inventor
Keiichiro Tonai
東内 圭一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63150944A publication Critical patent/JPS63150944A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To increase the adhesion of an insulating film grown onto a wiring and the wiring, and to improve reliability by attaching an silicon film onto at least the upper surface of an aluminum film used as the wiring and etching the aluminum film and the silicon film in the same pattern. CONSTITUTION:An insulating film 2 is applied onto an silicon substrate 1. A contact hole 10 is bored to the insulating film 2 on the predetermined position of a semiconductor element formed to the surface of the substrate 1. A polycrystalline silicon film 3 is grown in prescribed thickness, and an aluminum film 4 is attached onto the polycrystalline silicon film 3. An silicon film 5 is fast stuck onto the film 4. The polycrystalline silicon film 3, the aluminum film 4 and the silicon film 5 are patterned, thus shaping a lower layer wiring 11A. An insulating film 6 is applied onto the lower layer, wiring 11A, and a contact hole 10A is bored at a specified position. Accordingly, the silicon film 5 and the polycrystalline silicon film 3 are formed in the upper surface and lower surface of the lower layer wiring 11A, thus increasing the adhesion of the lower layer wiring 11A and the insulating film 6 as an upper layer.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体素子
間の配線の形成方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming wiring between semiconductor elements.

〔従来の技術〕[Conventional technology]

従来の半導体装置に用いられる配線の形成方法を、第3
図を用いて説明する。まず、第3図(a>に示す様に、
シリコン基板1を絶縁膜2で被覆したのち、半導体素子
の所定の位置上の絶縁膜2にコンタクトホール10を開
孔する。
The third method of forming wiring used in conventional semiconductor devices
This will be explained using figures. First, as shown in Figure 3 (a),
After covering a silicon substrate 1 with an insulating film 2, a contact hole 10 is formed in the insulating film 2 at a predetermined position of a semiconductor element.

次に、第3図(b)に示す様に、コンタクトホール10
を含む絶縁膜2上に多結晶シリコン膜3を成長させ、さ
らにアルミニウム膜4を付着する。
Next, as shown in FIG. 3(b), the contact hole 10
A polycrystalline silicon film 3 is grown on the insulating film 2, and an aluminum film 4 is further deposited thereon.

次に、第3図(c)に示す様に、多結晶シリコンII!
3、及びアルミニウム膜4をパターニングし配線11を
形成する。
Next, as shown in FIG. 3(c), polycrystalline silicon II!
3 and the aluminum film 4 are patterned to form interconnections 11.

また、多層配線を形成する場合には、次に第3図(d)
に示す様に、全面に絶縁膜6(例えば窒化珪素膜)を被
膜し、絶縁膜6の所定の位置にコンタクトホールIOA
を開孔する。次に、第3図(e)に示す様に、シリコン
を含有するアルミニウム膜7を付着し、パターニングし
て2層目の配線を形成する。
In addition, when forming multilayer wiring, next
As shown in , an insulating film 6 (for example, a silicon nitride film) is coated on the entire surface, and a contact hole IOA is formed at a predetermined position of the insulating film 6.
Drill a hole. Next, as shown in FIG. 3(e), an aluminum film 7 containing silicon is deposited and patterned to form a second layer of wiring.

多結晶シリコンlI!3、及びこの上に付着したアルミ
ニウム膜4の代りに、シリコンを含有するアルミニウム
膜を用いて配線を形成する方法もある。
Polycrystalline silicon II! 3 and in place of the aluminum film 4 deposited thereon, there is also a method of forming wiring using an aluminum film containing silicon.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の半導体装置の配線方法では、第3図(e
)に示した様に、多層配線を形成する場合、下層のアル
ミニウム配線上に、直接窒化珪素からなる絶縁膜6を成
長させているが、絶縁膜6とアルミニウム膜4との付着
力が弱く、絶縁膜が剥れやすいという欠点がある。また
、下層のアルミニウム膜4にヒロックが多数発生するた
め、絶縁膜6のパターニングの際に、ヒロック部分では
レジストの膜厚が薄くなるため、ヒロック部分の絶縁膜
にピンホールが発生しやすいという欠点もある。さらに
、絶縁膜6のコンタクトホールを通して下層アルミニウ
ム配線上に上層アルミニウム配線を配線する場合、下層
アルミニウム配線と上層のアルミニウム配線のコンタク
ト抵抗が大きくなるという欠点もあり、半導体装置の信
頼性が低下するという問題点がある。
In the conventional semiconductor device wiring method described above, the wiring method shown in FIG.
), when forming a multilayer wiring, the insulating film 6 made of silicon nitride is grown directly on the lower layer aluminum wiring, but the adhesion between the insulating film 6 and the aluminum film 4 is weak. The disadvantage is that the insulating film easily peels off. In addition, since many hillocks occur in the lower aluminum film 4, when patterning the insulating film 6, the thickness of the resist becomes thinner in the hillock parts, so pinholes are likely to occur in the insulating film in the hillock parts. There is also. Furthermore, when wiring the upper layer aluminum wiring on the lower layer aluminum wiring through the contact hole of the insulating film 6, there is a drawback that the contact resistance between the lower layer aluminum wiring and the upper layer aluminum wiring increases, which reduces the reliability of the semiconductor device. There is a problem.

本発明の目的は、上記欠点を除去し信頼性の向上した半
導体装置の製造方法を提供することにある。
An object of the present invention is to provide a method for manufacturing a semiconductor device that eliminates the above-mentioned drawbacks and improves reliability.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の半導体装置の製造方法は、半導体基板上に金属
層からなる配線を形成する半導体装置の製造方法であっ
て、前記配線の少くとも上面にシリコン膜を形成するも
のであり、特に金属層としてアルミニウム層又はシリコ
ンを含むアルミ層を用いるものである。
The method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device in which wiring made of a metal layer is formed on a semiconductor substrate, and a silicon film is formed at least on the upper surface of the wiring, and in particular, a silicon film is formed on at least the upper surface of the wiring. An aluminum layer or an aluminum layer containing silicon is used as the material.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
Next, embodiments of the present invention will be described with reference to the drawings.

第1図(a)〜(e)は本発明の第1の実施例を説明す
るための工、程順に示した半導体チップの断面図である
FIGS. 1(a) to 1(e) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a first embodiment of the present invention.

まず、第1図(a>に示す様に、シリコン基板1の上に
5i02等からなる絶縁膜2を被膜する。続いてシリコ
ン基板1表面に形成した半導体素子の所定の位置上−の
絶縁膜2にコンタクトホール10を開孔する。
First, as shown in FIG. 1 (a), an insulating film 2 made of 5i02 or the like is coated on a silicon substrate 1. Subsequently, an insulating film 2 is formed on a predetermined position of a semiconductor element formed on the surface of the silicon substrate 1. A contact hole 10 is opened in 2.

次に、第1図(b)に示す様に、多結晶シリコン膜3を
約500人の厚さに成長させたのち、多結晶シリコン膜
3上にアルミニウム膜4を約0.5μmの厚さに付着し
、さらに、この上にシリコン膜5を約300人の厚さに
付着する。
Next, as shown in FIG. 1(b), after growing a polycrystalline silicon film 3 to a thickness of approximately 500 μm, an aluminum film 4 is grown on the polycrystalline silicon film 3 to a thickness of approximately 0.5 μm. Further, a silicon film 5 is deposited thereon to a thickness of about 300 nm.

次に、第1図(c)に示すように、多結晶シリコン膜3
、アルミニウム膜4及びシリコン膜5をパターニングし
、下層配線11Aを形成する。
Next, as shown in FIG. 1(c), a polycrystalline silicon film 3
, the aluminum film 4 and the silicon film 5 are patterned to form a lower wiring 11A.

次に、第1図(d)に示す様に、下層配線11A上に窒
化珪素等からなる絶縁膜6を約1μmの厚さで被膜し、
所定の位置にコンタクトホール10Aを開孔する。
Next, as shown in FIG. 1(d), an insulating film 6 made of silicon nitride or the like is coated on the lower wiring 11A to a thickness of about 1 μm.
A contact hole 10A is opened at a predetermined position.

次に、第1図(e)に示す様に、シリコンを含有するア
ルミニウム膜7を約1μmの厚さに付着し、パターニン
グすることにより、上層配線を形成する。このようにし
て形成された下層配線11Aは、その上面及び下面にシ
リコンryA5A及び多結晶シリコン膜3が形成されて
いるため、上層の絶縁膜6との付着力は強くなり、更に
上層配線とのコンタクト抵抗は小さくなる。
Next, as shown in FIG. 1(e), an aluminum film 7 containing silicon is deposited to a thickness of about 1 μm and patterned to form an upper layer wiring. Since the lower layer wiring 11A formed in this way has the silicon ryA 5A and the polycrystalline silicon film 3 formed on its upper and lower surfaces, the adhesion with the upper layer insulating film 6 is strong, and the bond with the upper layer wiring is also strong. Contact resistance becomes smaller.

第2図<a)、(b)は、本発明の第2の実施例を説明
するための工程順に示した半導体チップの断面図である
FIGS. 2A and 2B are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a second embodiment of the present invention.

第1の実施例と同様の方法により、まず、第2図(a)
に示すように、シリコン基板1上に絶縁11!A2を被
膜し、絶縁膜2の所定の位置にコンタクトホールを開孔
する。次に、シリコンを含有するアルミニウム膜8を約
0.5μmの厚さに付着し、さらにこの上にシリコン膜
5を約300人の厚さに付着する。続いてシリコンを含
有するアルミニウム膜8、及びシリコン膜5をパターニ
ングし下層配線11Bを形成する。
By the same method as in the first embodiment, first, as shown in FIG.
As shown in the figure, an insulation 11! A2 is coated, and a contact hole is opened at a predetermined position in the insulating film 2. Next, an aluminum film 8 containing silicon is deposited to a thickness of about 0.5 μm, and a silicon film 5 is further deposited thereon to a thickness of about 300 μm. Subsequently, the aluminum film 8 containing silicon and the silicon film 5 are patterned to form a lower wiring 11B.

次に、第2図(b)に示すように、下層配線11B上を
絶縁膜6で被膜し、コンタクトホールを開孔して、この
上から、シリコンを含有するアルミニウム膜7を約1μ
m付着し、これをパターニングすることにより上層の配
線を形成する。
Next, as shown in FIG. 2(b), the lower wiring 11B is coated with an insulating film 6, a contact hole is opened, and an aluminum film 7 containing silicon is coated over the insulating film 6 by about 1 μm.
m is deposited and patterned to form upper layer wiring.

この第2の実施例においては配線材料にシリコンを含有
する′アルミニウムを用いているため、下層配線の下面
にシリコン膜を形成しなくても、シリコン基板1との接
触抵抗は低いものとなる。そして上層の絶縁膜6との付
着力は第1の実施例の場合と同様に強いものとなる。
In this second embodiment, since aluminum containing silicon is used as the wiring material, the contact resistance with the silicon substrate 1 is low even without forming a silicon film on the lower surface of the lower wiring. The adhesion force with the upper insulating film 6 is strong as in the first embodiment.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、配線に用いるアルミニウ
ム膜の少くとも上面にシリコン膜を付着し、アルミニウ
ム膜と、シリコン膜を同一のパターンにエツチングする
ことにより、この配線上に成長する絶縁膜と配線の付着
力を強くし、剥れにくくする効果がある。
As explained above, in the present invention, a silicon film is attached to at least the upper surface of an aluminum film used for wiring, and the aluminum film and the silicon film are etched in the same pattern, thereby forming an insulating film grown on the wiring. It has the effect of strengthening the adhesion of wiring and making it less likely to peel off.

また、アルミニウム膜上に被膜した絶縁膜をパターニン
グする際に、アルミニウム膜に発生したヒロック部分で
は絶縁膜も隆起するためヒロック部ではレジストが薄く
なり、エツチングの際レジストに穴が開きやすく、この
部分の絶縁膜にピンホールが発生する危険があるが、ア
ルミニウム膜上にシリコン膜を付着した構造の配線を用
いることにより、ヒロックの発生が減少し、絶縁膜のエ
ツチングの際にピンホールが発生する危険が減少する効
果がある。
Furthermore, when patterning an insulating film coated on an aluminum film, the insulating film also bulges in the hillock parts that occur on the aluminum film, so the resist becomes thinner in the hillock parts, and holes are easily formed in the resist during etching. There is a risk of pinholes occurring in the insulating film, but by using a wiring structure in which a silicon film is adhered to an aluminum film, the occurrence of hillocks is reduced, and pinholes occur when the insulating film is etched. It has the effect of reducing danger.

更に、本発明による配線を下層配線として使用し、この
上のシリコンを含有するアルミニウム膜から成る上層配
線とコンタクトホール部で接続した場合、下層配線と上
層配線のコンタクト抵抗が、シリコン膜がない場合より
も小さくなる効果がある。従って、信頼性の向上した半
導体装置が得られる。
Furthermore, when the wiring according to the present invention is used as a lower layer wiring and is connected to an upper layer wiring made of an aluminum film containing silicon at the contact hole portion, the contact resistance between the lower layer wiring and the upper layer wiring is the same as that in the case where there is no silicon film. It has the effect of becoming smaller. Therefore, a semiconductor device with improved reliability can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)〜(e)及び第2図(a)、(b)は、本
発明の第1及び第2の実施例を説明するための工程順に
示した半導体チップの断面図、第3図(a)〜(e)は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 1・・・シリコン基板、2・・・絶縁膜、3・・・多結
晶シリコン膜、4・・・アルミニウム膜、5・・・シリ
コン膜、6・・・絶縁膜、7・・・シリコンを含有する
アルミニウム膜、8、−8 A・・・シリコンを含有す
るアルミ膜、10.IOA・・・コンタクトホール、1
1・・・配線、11A、11B・・・下層配線。 /θプ〉7りLホール $ l 図 gA 茅 2 回 茅 3 図
FIGS. 1(a) to (e) and FIGS. 2(a) and 2(b) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining the first and second embodiments of the present invention. 3(a) to 3(e) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a conventional method of manufacturing a semiconductor device. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2... Insulating film, 3... Polycrystalline silicon film, 4... Aluminum film, 5... Silicon film, 6... Insulating film, 7... Silicon Aluminum film containing 8, -8 A... Aluminum film containing silicon, 10. IOA...contact hole, 1
1... Wiring, 11A, 11B... Lower layer wiring. /θpu〉7ri L hole $ l Figure gA 2 times 3 Figures

Claims (2)

【特許請求の範囲】[Claims] (1)半導体基板上に金属層からなる配線を形成する半
導体装置の製造方法において、前記配線の少くとも上面
にシリコン膜を形成することを特徴とする半導体装置の
製造方法。
(1) A method for manufacturing a semiconductor device in which a wiring made of a metal layer is formed on a semiconductor substrate, the method comprising forming a silicon film on at least the upper surface of the wiring.
(2)金属層はアルミニウム層又はシリコンを含むアル
ミ層である特許請求の範囲第(1)項記載の半導体装置
の製造方法。
(2) The method for manufacturing a semiconductor device according to claim (1), wherein the metal layer is an aluminum layer or an aluminum layer containing silicon.
JP29923286A 1986-12-15 1986-12-15 Manufacture of semiconductor device Pending JPS63150944A (en)

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JP29923286A JPS63150944A (en) 1986-12-15 1986-12-15 Manufacture of semiconductor device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170433A (en) * 1988-12-22 1990-07-02 Sony Corp Semiconductor device
US6815077B1 (en) * 2003-05-20 2004-11-09 Matrix Semiconductor, Inc. Low temperature, low-resistivity heavily doped p-type polysilicon deposition

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