JP2002313692A - Alignment mark - Google Patents

Alignment mark

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JP2002313692A
JP2002313692A JP2001111820A JP2001111820A JP2002313692A JP 2002313692 A JP2002313692 A JP 2002313692A JP 2001111820 A JP2001111820 A JP 2001111820A JP 2001111820 A JP2001111820 A JP 2001111820A JP 2002313692 A JP2002313692 A JP 2002313692A
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JP
Japan
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alignment mark
scribe line
alignment
substrate
insulating film
Prior art date
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JP2001111820A
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Japanese (ja)
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Koji Matsumoto
浩司 松本
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Sharp Corp
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Sharp Corp
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Abstract

PROBLEM TO BE SOLVED: To improve the adhesive strength of an alignment mark. SOLUTION: The alignment mark is positioned on a scribe line formed on a semiconductor wafer in order to arrange chips in matrix, and the mark is longer in the extending direction of the scribe line than the widthwise direction.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、アライメントマー
クに関する。更に詳しくは、本発明は、ステッパを用い
て複数のチップをスクライブラインを介してマトリック
ス状に配置した半導体ウエハに形成されるアライメント
マークに関する。
[0001] The present invention relates to an alignment mark. More specifically, the present invention relates to an alignment mark formed on a semiconductor wafer in which a plurality of chips are arranged in a matrix through scribe lines using a stepper.

【0002】[0002]

【従来の技術】図3(a)〜(d)に従来の技術による
アライメントマークの概略図を示す。図3(a)及び
(c)は、Si基板1上、あるいはSi基板1上の酸化
膜2又はポリイミド膜からなる絶縁膜5上に形成された
アライメントマーク3及び4を上から見た図である。図
3(b)及び(d)は、図3(a)及び(c)のA−A
線の概略断面図である。
2. Description of the Related Art FIGS. 3A to 3D are schematic views of alignment marks according to the prior art. FIGS. 3A and 3C are views of the alignment marks 3 and 4 formed on the Si substrate 1 or on the insulating film 5 made of the oxide film 2 or the polyimide film on the Si substrate 1 as viewed from above. is there. FIGS. 3B and 3D are AA in FIGS. 3A and 3C.
It is a schematic sectional drawing of a line.

【0003】従来の技術では、図3(a)及び(b)に
示すように、80〜100μm幅のスクライブライン6
上に、それまでの拡散及び酸化工程で形成された酸化膜
をフォトリソ工程でパターニングすることで、幅5〜1
0μm、長さ約60μmのアライメントマーク3を形成
している。または、図3(c)及び(d)に示すよう
に、酸化膜2上やポリイミド膜からなる絶縁膜5上に、
メタルにより図3(a)と同様の形状のアライメントマ
ーク4を形成している。
In the prior art, as shown in FIGS. 3A and 3B, a scribe line 6 having a width of 80 to 100 μm is formed.
The oxide film formed in the diffusion and oxidation steps is patterned by a photolithography step to form a width of 5-1.
An alignment mark 3 having a length of about 0 μm and a length of about 60 μm is formed. Alternatively, as shown in FIGS. 3C and 3D, on the oxide film 2 or the insulating film 5 made of a polyimide film,
An alignment mark 4 having the same shape as that of FIG. 3A is formed by metal.

【0004】[0004]

【発明が解決しようとする課題】上記従来の技術の内、
スクライブライン上に酸化膜でアライメントマークを形
成する場合、アライメントマーク形成以降の工程で、ア
ライメントマークがダメージを受けることがあった。例
えば、電極形成工程では、一度メタル層を形成し、それ
をエッチングすることにより電極が形成されるが、その
際にアライメントマークがエッチングされて剥がれた
り、メタル(例えば、AlSi等)が残渣としてアライ
メントマークに付着したりするというダメージが生じる
ことがあった。特に、多層メタルプロセスでは、2回メ
タル層が形成され、2回エッチングされるため、ダメー
ジを受ける回数が多くなる。そのため、カバー膜形成等
の最終工程のフォトリソ工程で、アライメントができな
くなるという問題があった。また、酸化膜2上や絶縁膜
5上に、メタルによりアライメントマークを形成する場
合でも、メタル層のエッチング時にアライメントマーク
の密着性が悪くなり、剥がれてしまうという問題があっ
た。
SUMMARY OF THE INVENTION Among the above prior arts,
When forming an alignment mark with an oxide film on a scribe line, the alignment mark may be damaged in a process after the formation of the alignment mark. For example, in the electrode forming step, an electrode is formed by forming a metal layer once and etching it. At this time, the alignment mark is etched and peeled off, or the metal (for example, AlSi or the like) is aligned as a residue. In some cases, damage such as sticking to marks occurred. Particularly, in the multi-layer metal process, the metal layer is formed twice and etched twice, so that the number of times of damage is increased. Therefore, there has been a problem that alignment cannot be performed in a photolithography process as a final process such as formation of a cover film. Further, even when the alignment mark is formed of metal on the oxide film 2 or the insulating film 5, there is a problem that the adhesion of the alignment mark is deteriorated at the time of etching the metal layer and the alignment mark is peeled off.

【0005】[0005]

【課題を解決するための手段】かくして本発明によれ
ば、複数のチップをマトリックス状に配置するために半
導体ウエハに形成されるスクライブライン上に位置し、
スクライブラインの幅方向より、スクライブラインの延
びる方向に長いことからなるアライメントマークが提供
される。
Thus, according to the present invention, a plurality of chips are arranged on a scribe line formed on a semiconductor wafer for arranging a plurality of chips in a matrix,
An alignment mark is provided that is longer in the direction in which the scribe line extends than in the width direction of the scribe line.

【0006】[0006]

【発明の実施の形態】以下本発明を実施の形態に基づき
説明する。 実施の形態1 図1(a)は、最も基本的なアライメントマークの概略
平面図である。図1(a)中、4はアライメントマー
ク、6はスクライブラインを意味する。スクライブライ
ン6は、左右方向に延びており、アライメントマーク4
はその方向に長くなっている。ここで、アライメントマ
ークは、スクライブラインの幅方向より、スクライブラ
インの延びる方向に長ければ、その程度は特に限定され
ない。例えば、幅方向と延びる方向との割合は、幅方向
を1とすると、1.5〜3の範囲であることが好まし
い。また、図1(a)では「+」型のアライメントマー
クを例示しているが、この形状に限定されず、上記長さ
の関係を有していさえすれば、楕円、不定型等のどのよ
うな形状であってもよい。なお、形状が「+」型の場
合、スクライブラインの延びる方向の長さは、一般的に
80〜100μmであるが、本発明では、150〜30
0μm更に延ばすことが好ましい。また、幅は、5〜1
0μm程度である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on embodiments. Embodiment 1 FIG. 1A is a schematic plan view of the most basic alignment mark. In FIG. 1A, reference numeral 4 denotes an alignment mark, and reference numeral 6 denotes a scribe line. The scribe line 6 extends in the left-right direction, and the alignment mark 4
Is longer in that direction. Here, the extent of the alignment mark is not particularly limited as long as it is longer in the direction in which the scribe line extends than in the width direction of the scribe line. For example, the ratio between the width direction and the extending direction is preferably in the range of 1.5 to 3, where 1 is the width direction. Although FIG. 1A illustrates an example of a “+” type alignment mark, the present invention is not limited to this shape, and any shape such as an ellipse or an irregular shape may be used as long as it has the above-described length relationship. Shape may be used. When the shape is “+” type, the length of the scribe line in the extending direction is generally 80 to 100 μm, but in the present invention, it is 150 to 30 μm.
It is preferable to further extend the thickness by 0 μm. The width is 5 to 1
It is about 0 μm.

【0007】アライメントマークは、アライメントに使
用できさえすれば、メタル(例えば、電極と同じ材
料)、絶縁物(例えば、酸化物)等のいずれの材料から
なっていてもよい。アライメントマークの形成方法は、
使用する材料に応じて条件が選択される積層工程、フォ
トリソ工程及びエッチング工程とからなる。積層工程
は、アライメントマークが絶縁物からなる場合、熱酸
化、蒸着、CVD工程等からなり、メタルの場合は蒸着
工程等からなる。また、アライメントマークの厚さは、
特に限定されないが、通常1〜3μm程度である。スク
ライブラインは、基板上、あるいは基板上の酸化膜又は
樹脂膜(例えば、ポリイミド膜)上に形成される。ここ
で、基板としては、Si基板、GaAs基板等の半導体
基板、ガラス基板、樹脂基板等の絶縁性基板等が挙げら
れる。なお、図1(a)のA−A線の概略断面図を図1
(b)に示す。図1(b)では、アライメントマーク4
が基板1上に形成された酸化膜2上に形成されている。
The alignment mark may be made of any material such as a metal (for example, the same material as the electrode) or an insulator (for example, oxide) as long as it can be used for alignment. The method of forming the alignment mark
It comprises a laminating step, a photolithographic step, and an etching step in which conditions are selected according to the material used. The laminating step includes a thermal oxidation, vapor deposition, CVD step or the like when the alignment mark is made of an insulating material, and a vapor deposition step or the like when the alignment mark is made of metal. The thickness of the alignment mark is
Although not particularly limited, it is usually about 1 to 3 μm. The scribe line is formed on the substrate or on an oxide film or a resin film (for example, a polyimide film) on the substrate. Here, examples of the substrate include a semiconductor substrate such as a Si substrate and a GaAs substrate, and an insulating substrate such as a glass substrate and a resin substrate. FIG. 1A is a schematic sectional view taken along line AA of FIG.
(B). In FIG. 1B, the alignment mark 4
Are formed on an oxide film 2 formed on a substrate 1.

【0008】上記のように、スクライブラインの延びる
方向にアライメントマークを延ばすことで、アライメン
トマークがその下部の層と密着する面積を増やすことが
できるので、アライメントマークが剥がれることを防ぐ
ことができる。上記アライメントマークは、画像認識に
よるアライメント装置の位置決めターゲットとして使用
することができる。
As described above, by extending the alignment mark in the direction in which the scribe line extends, the area in which the alignment mark is in close contact with the layer below the alignment mark can be increased, so that peeling of the alignment mark can be prevented. The alignment mark can be used as a positioning target of an alignment device based on image recognition.

【0009】実施の形態2 実施の形態2は、図1(c)に示すように、実施の形態
1のアライメントマークのスクライブラインの延びる方
向端部に、一対の抑えパターン2aを設けている。この
ように、抑えパターンを設けることで、アライメントマ
ークが剥がれることを防ぐことができる。抑えパターン
の形状は、特に限定されず、図1(c)の四角以外に、
丸、三角、不定型等のどのような形状であってもよい。
また、抑えパターンは、アライメントマークと同一の材
料からなっていてもよく、異なる材料からなっていても
よい。具体的には、メタル(例えば、電極と同じ材
料)、絶縁物(例えば、酸化物)等が挙げられる。その
形成方法は、使用する材料に応じて適宜選択することが
できる。上記抑えパターンは、単独で又はアライメント
マークと共に、画像認識によるアライメント装置の位置
決めターゲットとして使用することができる。
Second Embodiment In a second embodiment, as shown in FIG. 1C, a pair of restraining patterns 2a are provided at the ends of the alignment marks of the first embodiment in the direction in which the scribe lines extend. Thus, by providing the suppression pattern, it is possible to prevent the alignment mark from peeling off. The shape of the suppression pattern is not particularly limited, and other than the square in FIG.
Any shape such as a circle, a triangle, and an irregular shape may be used.
Further, the suppression pattern may be made of the same material as the alignment mark, or may be made of a different material. Specifically, a metal (for example, the same material as the electrode), an insulator (for example, an oxide), and the like are given. The formation method can be appropriately selected depending on the material to be used. The above-mentioned suppression pattern can be used alone or together with the alignment mark as a positioning target of an alignment apparatus by image recognition.

【0010】実施の形態3 図1(d)及び(e)は、実施の形態3の概略平面図及
びそのA−A線断面図である。参照番号1は基板、4は
アライメントマーク、5はポリイミド膜のような絶縁
膜、7はスルーホール、8はベース層をそれぞれ意味し
ている。この実施の形態において、アライメントマーク
4は、スルーホール7において、ベース層8と接してお
り、このような構造を、スルーホールチェーン構造と称
する。ここで、ベース層8の材料として、メタル(例え
ば、電極と同じ材料)、絶縁物(例えば、酸化物)等を
使用することができる。更に、ベース層8とアライメン
トマーク4の材質が同じであれば、より両者の密着性が
高まり、アライメントマークが剥がれることを防ぐこと
ができる。
Third Embodiment FIGS. 1D and 1E are a schematic plan view and a cross-sectional view taken along the line AA of a third embodiment. Reference numeral 1 denotes a substrate, 4 denotes an alignment mark, 5 denotes an insulating film such as a polyimide film, 7 denotes a through hole, and 8 denotes a base layer. In this embodiment, the alignment mark 4 is in contact with the base layer 8 at the through hole 7, and such a structure is referred to as a through hole chain structure. Here, as a material of the base layer 8, a metal (for example, the same material as the electrode), an insulator (for example, an oxide), or the like can be used. Further, if the base layer 8 and the alignment mark 4 are made of the same material, the adhesion between the base layer 8 and the alignment mark 4 is further improved, and the alignment mark can be prevented from peeling off.

【0011】スルーホールの大きさは、アライメントマ
ークの剥がれを防ぐことができさえすれば、特に限定さ
れないが、アライメントマークの表面積に対して、20
〜80%程度であることが好ましい。スルーホールの数
は、上記大きさの範囲となるように適宜設定することが
できる。上記アライメントマークに実施の形態2のよう
な抑えパターンを形成してもよい。以下に、図2(e)
〜(f)を用いて、スルーホールチェーン構造のアライ
メントマークの形成方法の一例を説明する。なお、この
形成例では、基板1にSi基板、絶縁膜5にポリイミド
膜、アライメントマーク4及びベース層8にメタル層
(例えば、AiSi)を使用している。まず、図2
(a)に示すように、Si基板1上に酸化膜2を形成
し、スパッタ法等によりベース層8を形成する。次に、
図2(b)に示すように、ベース層8をフォトリソ技術
を用いてパターニングする。次いで、図2(c)に示す
ように、ベース層8を覆う絶縁膜5を公知の方法により
形成する。
[0011] The size of the through hole is not particularly limited as long as the alignment mark can be prevented from being peeled off.
It is preferably about 80%. The number of through holes can be appropriately set so as to be within the above-mentioned size range. A suppression pattern as in Embodiment 2 may be formed on the alignment mark. FIG. 2 (e)
An example of a method for forming an alignment mark having a through-hole chain structure will be described with reference to FIGS. In this example, a Si substrate is used for the substrate 1, a polyimide film is used for the insulating film 5, and a metal layer (for example, AiSi) is used for the alignment marks 4 and the base layer 8. First, FIG.
1A, an oxide film 2 is formed on a Si substrate 1 and a base layer 8 is formed by a sputtering method or the like. next,
As shown in FIG. 2B, the base layer 8 is patterned by using a photolithography technique. Next, as shown in FIG. 2C, an insulating film 5 covering the base layer 8 is formed by a known method.

【0012】更に、図2(d)に示すように、絶縁膜5
をフォトリソ技術を用いてパターニングする。このパタ
ーニングにより、スルーホール7が形成される。次に、
図2(e)に示すように、全面にアライメントマーク4
形成用の材料層を形成する。次いで、図2(f)に示す
ように、アライメントマーク4形成用の材料層をフォト
リソ技術を用いてパターニングすることで、アライメン
トマーク4を形成する。上記工程で得られたアライメン
トマーク4は、同じ材料からなるベース層と接触してい
るため、優れた密着性を有する。なお、上記各工程は、
半導体ウエハ上に形成される半導体装置の製造工程を利
用して行えば、半導体装置の製造工程を増加させること
なく、アライメントマークを形成することができる。
Further, as shown in FIG.
Is patterned using a photolithography technique. Through this patterning, a through hole 7 is formed. next,
As shown in FIG. 2E, an alignment mark 4 is formed on the entire surface.
A material layer for formation is formed. Next, as shown in FIG. 2F, the alignment mark 4 is formed by patterning the material layer for forming the alignment mark 4 using a photolithography technique. Since the alignment marks 4 obtained in the above steps are in contact with the base layer made of the same material, they have excellent adhesion. In addition, each of the above steps is
By using the manufacturing process of the semiconductor device formed on the semiconductor wafer, the alignment mark can be formed without increasing the manufacturing process of the semiconductor device.

【0013】[0013]

【発明の効果】本発明によれば、アライメントマークの
密着性が改善されるため、種々の工程でのアライメント
を安定して行うことができる。
According to the present invention, since the adhesion of the alignment mark is improved, the alignment in various steps can be stably performed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のアライメントマークの概略図である。FIG. 1 is a schematic view of an alignment mark of the present invention.

【図2】本発明のアライメントマークの製造方法の一例
である。
FIG. 2 is an example of a method for manufacturing an alignment mark according to the present invention.

【図3】従来のアライメントマークの概略図である。FIG. 3 is a schematic view of a conventional alignment mark.

【符号の説明】[Explanation of symbols]

1 基板 2 酸化膜 2a 抑えパターン 3、4 アライメントマーク 5 絶縁膜 6 スクライブライン 7 スルーホール 8 ベース層 DESCRIPTION OF SYMBOLS 1 Substrate 2 Oxide film 2a Suppression pattern 3, 4 Alignment mark 5 Insulating film 6 Scribe line 7 Through hole 8 Base layer

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 複数のチップをマトリックス状に配置す
るために半導体ウエハに形成されるスクライブライン上
に位置し、スクライブラインの幅方向より、スクライブ
ラインの延びる方向に長いことからなるアライメントマ
ーク。
1. An alignment mark which is located on a scribe line formed on a semiconductor wafer for arranging a plurality of chips in a matrix and is longer than a width direction of the scribe line in a direction in which the scribe line extends.
【請求項2】 アライメントマークの密着性を改善する
ための抑えパターンが更に形成されている請求項1に記
載のアライメントマーク。
2. The alignment mark according to claim 1, wherein a suppression pattern for improving the adhesion of the alignment mark is further formed.
【請求項3】 アライメントマークが、スクライブライ
ン上の絶縁膜上に形成されており、アライメントマーク
が絶縁膜に形成された1層目メタルとスルーホールを介
して接続されている請求項1又は2に記載のアライメン
トマーク。
3. The alignment mark is formed on an insulating film on a scribe line, and the alignment mark is connected to a first-layer metal formed on the insulating film via a through hole. Alignment mark described in.
【請求項4】 スルーホールが、メッシュ状のパターン
を有する請求項3に記載のアライメントマーク。
4. The alignment mark according to claim 3, wherein the through hole has a mesh pattern.
【請求項5】 アライメントマークが、画像認識による
アライメント装置の位置決めターゲットとして使用され
る請求項1〜4のいずれか1つに記載のアライメントマ
ーク。
5. The alignment mark according to claim 1, wherein the alignment mark is used as a positioning target of an alignment apparatus based on image recognition.
【請求項6】 抑えパターンが、画像認識によるアライ
メント装置の位置決めターゲットとして使用される請求
項2〜5のいずれか1つに記載のアライメントマーク。
6. The alignment mark according to claim 2, wherein the suppression pattern is used as a positioning target of an alignment device based on image recognition.
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2019101357A (en) * 2017-12-07 2019-06-24 エイブリック株式会社 Semiconductor device, position detection method of semiconductor device, and manufacturing method of semiconductor device
US11145601B2 (en) 2018-10-23 2021-10-12 Samsung Electronics Co., Ltd. Semiconductor chip including alignment pattern

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019101357A (en) * 2017-12-07 2019-06-24 エイブリック株式会社 Semiconductor device, position detection method of semiconductor device, and manufacturing method of semiconductor device
JP7016684B2 (en) 2017-12-07 2022-02-07 エイブリック株式会社 Semiconductor device, position detection method for semiconductor device, and manufacturing method for semiconductor device
US11145601B2 (en) 2018-10-23 2021-10-12 Samsung Electronics Co., Ltd. Semiconductor chip including alignment pattern

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