JPS62150977A - 同期ずれ画面消去回路 - Google Patents
同期ずれ画面消去回路Info
- Publication number
- JPS62150977A JPS62150977A JP60296483A JP29648385A JPS62150977A JP S62150977 A JPS62150977 A JP S62150977A JP 60296483 A JP60296483 A JP 60296483A JP 29648385 A JP29648385 A JP 29648385A JP S62150977 A JPS62150977 A JP S62150977A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- screen
- internal
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、スーパーインポーズ回路特に同期ずれが起き
た場合スーパーインポーズ画面の乱れを消去する回路に
関する。
た場合スーパーインポーズ画面の乱れを消去する回路に
関する。
パーソナルコンピュータ（パソコン）ではＣＲＴディス
プレイに内部画面（パソコン）画面と、オンエア又はＶ
ＴＲのテレビ画面を重ねて表示する（スーパーインポー
ズする）ことが行なわれている。この場合両画面の同期
をとる必要があるが、これは、テレビ画面の方はパソコ
ンに同期させることはできないので、テレビ画面にパソ
コン画面を同期させるという方法で行なう。
プレイに内部画面（パソコン）画面と、オンエア又はＶ
ＴＲのテレビ画面を重ねて表示する（スーパーインポー
ズする）ことが行なわれている。この場合両画面の同期
をとる必要があるが、これは、テレビ画面の方はパソコ
ンに同期させることはできないので、テレビ画面にパソ
コン画面を同期させるという方法で行なう。
第３図で説明すると、１０はテレビ受像機又はビデオテ
ープレコーダのビデオ信号出力端子で、該端子からのビ
デオ（テレビ）信号はパソコン画面側の同期分離回路１
２及び選択ゲート１４へ入力される。回路１２で水平同
期信号ＥＨ及び垂直同期信号ＥＶが分離され、位相比較
回路１６．１８へ入力される。２０はクロック発振器で
、該発振器が出力するクロックＣＬＫはＣＲＴディスプ
レイ画面のドントクロックになり、またこれを計数して
テレビ信号の水平同期信号Ｈ３及び垂直信号ＥＶとはソ
′同じ周期（や＼短い）の水平同期信号Ｈ３及び垂直同
期信号ＶＳが作られる。２２はゲート２４を介して該ク
ロックＣＬＫを受け、該水平、垂直同期信号Ｈ３，ＶＳ
を出力すると共に、画面メモリ （ＶＲＡＭ、 ビデオ
ラム）３０をアクセスするアドレスを発生するカウンタ
である。メモリ３０はモニタ（ＣＲＴディスプレイ）に
表示すべきパソコン画面データを格納しており、カウン
タ２２が発生するアドレスで読出されると複数ドツト分
のデータを同時に出力し、これはシフトレジスタ２８に
格納され、クロックＣＬＫで逐次出力されて（並列／直
列変換されて）画像信号になる（詳しくはこれにＨ３，
ＶＳが加えられて）。クロックＣＬＫはまた中央処理装
置ＣＰＵなどへも供給され、該ＣＰＵはメモリ３０への
画像データ書込みなどを行なう。
ープレコーダのビデオ信号出力端子で、該端子からのビ
デオ（テレビ）信号はパソコン画面側の同期分離回路１
２及び選択ゲート１４へ入力される。回路１２で水平同
期信号ＥＨ及び垂直同期信号ＥＶが分離され、位相比較
回路１６．１８へ入力される。２０はクロック発振器で
、該発振器が出力するクロックＣＬＫはＣＲＴディスプ
レイ画面のドントクロックになり、またこれを計数して
テレビ信号の水平同期信号Ｈ３及び垂直信号ＥＶとはソ
′同じ周期（や＼短い）の水平同期信号Ｈ３及び垂直同
期信号ＶＳが作られる。２２はゲート２４を介して該ク
ロックＣＬＫを受け、該水平、垂直同期信号Ｈ３，ＶＳ
を出力すると共に、画面メモリ （ＶＲＡＭ、 ビデオ
ラム）３０をアクセスするアドレスを発生するカウンタ
である。メモリ３０はモニタ（ＣＲＴディスプレイ）に
表示すべきパソコン画面データを格納しており、カウン
タ２２が発生するアドレスで読出されると複数ドツト分
のデータを同時に出力し、これはシフトレジスタ２８に
格納され、クロックＣＬＫで逐次出力されて（並列／直
列変換されて）画像信号になる（詳しくはこれにＨ３，
ＶＳが加えられて）。クロックＣＬＫはまた中央処理装
置ＣＰＵなどへも供給され、該ＣＰＵはメモリ３０への
画像データ書込みなどを行なう。
ゲート１４は図示しない制御信号により、端子１０から
のビデオ信号、シフトレジスタ２８からのビデオ信号の
いずれかを選択し、出力する。例えば第４図に示すよう
にテレビ画面３２にパソコン画面３４をスーパーインポ
ーズするには、水平、走査線ｌについては、始端Ｓから
点Ｐ！までばテレビ信号、点ＰＩから点Ｐ２まではパソ
コン信号、点Ｐ２から終端Ｅまではテレビ信号にすれば
よいが、ゲート１４はこの切換を行なう。
のビデオ信号、シフトレジスタ２８からのビデオ信号の
いずれかを選択し、出力する。例えば第４図に示すよう
にテレビ画面３２にパソコン画面３４をスーパーインポ
ーズするには、水平、走査線ｌについては、始端Ｓから
点Ｐ！までばテレビ信号、点ＰＩから点Ｐ２まではパソ
コン信号、点Ｐ２から終端Ｅまではテレビ信号にすれば
よいが、ゲート１４はこの切換を行なう。
テレビ画面とパソコン画面の同期化は、次のようにして
行なわれる。即ちパソコン側で発生ずる内部水平同期信
号Ｈ３がテレビ信号から分離した外部水平同期信号ＥＨ
より早く発生したとすると位相比較回路１６は出力を生
じ、これはオアゲート２６を通してクロック停止ゲート
（アンドゲート）２４に入り、クロックＣＬＫのカウン
タ２２・ への入力を禁止する。外部水平同期信号ＥＨ
が入力すると位相比較回路１６はクロック停止を解除し
、これによりカウンタ２２はクロックＣＬＫの計数を開
始する。パソコン側で発生ずる内部水平同期信号Ｈ３の
周期は外部水平同期信号ＥＨの周期より若干短いので、
該信号Ｈ３はＥＨより若干率（到来し、従ってクロック
停止が行なわれ、信号ＥＨが到来するときクロック停止
が解除される。
行なわれる。即ちパソコン側で発生ずる内部水平同期信
号Ｈ３がテレビ信号から分離した外部水平同期信号ＥＨ
より早く発生したとすると位相比較回路１６は出力を生
じ、これはオアゲート２６を通してクロック停止ゲート
（アンドゲート）２４に入り、クロックＣＬＫのカウン
タ２２・ への入力を禁止する。外部水平同期信号ＥＨ
が入力すると位相比較回路１６はクロック停止を解除し
、これによりカウンタ２２はクロックＣＬＫの計数を開
始する。パソコン側で発生ずる内部水平同期信号Ｈ３の
周期は外部水平同期信号ＥＨの周期より若干短いので、
該信号Ｈ３はＥＨより若干率（到来し、従ってクロック
停止が行なわれ、信号ＥＨが到来するときクロック停止
が解除される。
以下同様であり、こうして内部水平同期信号Ｈ３は外部
水平同期信号ＥＨに同期化される。内部垂直同期信号Ｖ
Ｓも同様にして外部垂直同期信号Ｅ■に同期化される。
水平同期信号ＥＨに同期化される。内部垂直同期信号Ｖ
Ｓも同様にして外部垂直同期信号Ｅ■に同期化される。
ところでテレビ受像機ではチャネルを切換えたりするが
、各局の水平／垂直同期信号の周期は同じであるものの
、位相は異なっているから、チャネル切換時に水平／垂
直同期信号の周期が異常に長（なったり短かくなったり
する。この場合も同期信号Ｈ３，ＶＳは上記態様で同期
化するが、それまでは非同期であり、パソコン画面が乱
れる。
、各局の水平／垂直同期信号の周期は同じであるものの
、位相は異なっているから、チャネル切換時に水平／垂
直同期信号の周期が異常に長（なったり短かくなったり
する。この場合も同期信号Ｈ３，ＶＳは上記態様で同期
化するが、それまでは非同期であり、パソコン画面が乱
れる。
この画面が乱れている時間は通常０．５〜１．０秒で、
人間の眼で充分認識できる時間である。画面の乱れは、
背景となっているテレビ画面上のマイコン画面が上下に
流れる（パソコン側の垂直同期が速いときは下に流れる
）という形で生じ、短時間とはいえ、見苦しい。なお水
平同期はすぐ同期化するが、垂直同期が、同期化するの
に前記時間が要する。
人間の眼で充分認識できる時間である。画面の乱れは、
背景となっているテレビ画面上のマイコン画面が上下に
流れる（パソコン側の垂直同期が速いときは下に流れる
）という形で生じ、短時間とはいえ、見苦しい。なお水
平同期はすぐ同期化するが、垂直同期が、同期化するの
に前記時間が要する。
本発明はか−る点を改善し、乱れた画面が表示されるこ
とがないようにしようとするものである。
とがないようにしようとするものである。
本発明は、テレビ信号より同期信号を分離し、内部で発
生させた同期信号を前記分離した外部同期信号に同期さ
せ、画面メモリ読出し出力と該内部同期信号で内部画面
信号を作り、これとテレビ信号とを選択ゲートにより切
換えてディスプレイに入力して、テレビ画面と内部画面
とを重ねた画面を表示する回路における同期ずれ画面消
去回路において、前記選択ゲートに入力してテレビ信号
と内部画面信号との切換えを行なう選択信号の回路に挿
入された制御ゲートと、内部同期信号と外部同期信号を
入力されて、これらが同期ずれしたとき前記制御ゲート
を閉じて該ゲートの出力をテレビ信号選択信号にするフ
リップフロップ回路とを備えることを特徴とするもので
ある。
生させた同期信号を前記分離した外部同期信号に同期さ
せ、画面メモリ読出し出力と該内部同期信号で内部画面
信号を作り、これとテレビ信号とを選択ゲートにより切
換えてディスプレイに入力して、テレビ画面と内部画面
とを重ねた画面を表示する回路における同期ずれ画面消
去回路において、前記選択ゲートに入力してテレビ信号
と内部画面信号との切換えを行なう選択信号の回路に挿
入された制御ゲートと、内部同期信号と外部同期信号を
入力されて、これらが同期ずれしたとき前記制御ゲート
を閉じて該ゲートの出力をテレビ信号選択信号にするフ
リップフロップ回路とを備えることを特徴とするもので
ある。
内部同期信号と外部同期信号との同期が大きくずれたと
き内部画面信号の出力は禁止してテレビ信号のみ出力す
れば、スーパーインポーズ画面はテレビ画面のみになり
、該画面が乱れる即ちテレビ画面上で内部画面が流れる
ことはなくなる。
き内部画面信号の出力は禁止してテレビ信号のみ出力す
れば、スーパーインポーズ画面はテレビ画面のみになり
、該画面が乱れる即ちテレビ画面上で内部画面が流れる
ことはなくなる。
第１図は本発明の実施例を示し、ｙｓはスーパーインポ
ーズを選択する信号で、第３図の選択ゲ−１−１４へ加
えられ、Ｈ（ハイ）レベルのとき該ゲート１４にパソコ
ン信号を選択させ、Ｌ（ロー）レベルのときテレビ信号
を選択させる。従来回路では選択信号ＹＳはゲート１４
へ直接加えられているが、本発明では制御ゲートＧを介
して加えるようにし、該ゲートＧをフリップフロップ回
路Ｆ Ｆで制御する。
ーズを選択する信号で、第３図の選択ゲ−１−１４へ加
えられ、Ｈ（ハイ）レベルのとき該ゲート１４にパソコ
ン信号を選択させ、Ｌ（ロー）レベルのときテレビ信号
を選択させる。従来回路では選択信号ＹＳはゲート１４
へ直接加えられているが、本発明では制御ゲートＧを介
して加えるようにし、該ゲートＧをフリップフロップ回
路Ｆ Ｆで制御する。
第２図のタイムチャートを参照しながら動作を説明する
と、フリップフロップ回路ＦＦのデータ入力端りにはパ
ソコン内部で発生した垂直同期信号■Ｓが入力され、ま
た該ＦＦのクロック入力端には外部垂直同期信号ＥＶが
入力され、該信号Ｅ■の立下りで信号ＶＳのＨ，Ｌをと
り込む。従って第２図（ｂ）に示すように両信号ＶＳ、
ＥＶの同期が合っているときはフリップフロップＦＦに
番よＬレベルが取込まれ、該ＦＦのＱ出力はり、Ｑ出力
はＨになる。従ってゲートＧは開き、選択信％ ｙＳを
通す（ＹＳがＨならＹＳ′もＨ，ＹＳがＬならＹＳ’
もＬ）。これに対して内部垂直同期信号ＶＳと外部垂直
同期信号ＥＶの同期が大き（ずれると第２図（ａｌに示
すように信号ＥＶの立下り時の信号■ＳはＨレベルにな
り、フリップフロップばこれを取込んでＱ出力をＨ，Ｑ
出力をＬにする。
と、フリップフロップ回路ＦＦのデータ入力端りにはパ
ソコン内部で発生した垂直同期信号■Ｓが入力され、ま
た該ＦＦのクロック入力端には外部垂直同期信号ＥＶが
入力され、該信号Ｅ■の立下りで信号ＶＳのＨ，Ｌをと
り込む。従って第２図（ｂ）に示すように両信号ＶＳ、
ＥＶの同期が合っているときはフリップフロップＦＦに
番よＬレベルが取込まれ、該ＦＦのＱ出力はり、Ｑ出力
はＨになる。従ってゲートＧは開き、選択信％ ｙＳを
通す（ＹＳがＨならＹＳ′もＨ，ＹＳがＬならＹＳ’
もＬ）。これに対して内部垂直同期信号ＶＳと外部垂直
同期信号ＥＶの同期が大き（ずれると第２図（ａｌに示
すように信号ＥＶの立下り時の信号■ＳはＨレベルにな
り、フリップフロップばこれを取込んでＱ出力をＨ，Ｑ
出力をＬにする。
従ってゲートＧは閉じ、信号ＹＳのＨ，Ｌに無関係に出
力ＹＳ’をＬにする。出力ＹＳ’ は第３図のゲート１
４に入力し、該ゲートにテレビ信汗を選択させる。こう
して本回路により、大幅な同期外れ時はテレビ信号のみ
にされ、パソコン信号は禁止されるので画面の乱れはな
くなる。
力ＹＳ’をＬにする。出力ＹＳ’ は第３図のゲート１
４に入力し、該ゲートにテレビ信汗を選択させる。こう
して本回路により、大幅な同期外れ時はテレビ信号のみ
にされ、パソコン信号は禁止されるので画面の乱れはな
くなる。
以上説明したように本発明によれば、テレビ受像機でチ
ャネル切換えがあり又はＶＴＲで早送りなどがあって同
期信号に乱れが生じことき、パソコン画面はカットして
テレビ画面のみにするので、テレビ画面上のパソコン画
面が流れて見ずらいスーパーインポーズ画面を表示する
ことがなくなり、甚だ有効である。
ャネル切換えがあり又はＶＴＲで早送りなどがあって同
期信号に乱れが生じことき、パソコン画面はカットして
テレビ画面のみにするので、テレビ画面上のパソコン画
面が流れて見ずらいスーパーインポーズ画面を表示する
ことがなくなり、甚だ有効である。
【図面の簡単な説明】
第１図は本発明の実施例を示す回路図、第２図は動作説
明用の波形図、第３図はスーパーインポーズの要部回路
図、第４図はスーパーインポーズ画面の説明図である。 図面でＥＨ，ＥＶは外部水平、垂直同期信号、Ｈ３，Ｖ
Ｓは内部水平、垂直同期信号、３０は画面メモリ、１４
はゲート回路、Ｇは制御ゲート、ＦＦはフリップフロッ
プ回路である。
明用の波形図、第３図はスーパーインポーズの要部回路
図、第４図はスーパーインポーズ画面の説明図である。 図面でＥＨ，ＥＶは外部水平、垂直同期信号、Ｈ３，Ｖ
Ｓは内部水平、垂直同期信号、３０は画面メモリ、１４
はゲート回路、Ｇは制御ゲート、ＦＦはフリップフロッ
プ回路である。
Claims (1)
- 【特許請求の範囲】 テレビ信号より同期信号を分離し、内部で発生させた同
期信号を前記分離した外部同期信号に同期させ、画面メ
モリ読出し出力と該内部同期信号で内部画面信号を作り
、これとテレビ信号とを選択ゲートにより切換えてディ
スプレイに入力して、テレビ画面と内部画面とを重ねた
画面を表示する回路における同期ずれ画面消去回路にお
いて、前記選択ゲートに入力してテレビ信号と内部画面
信号との切換えを行なう選択信号の回路に挿入された制
御ゲートと、 内部同期信号と外部同期信号を入力されて、これらが同
期ずれしたとき前記制御ゲートを閉じて該ゲートの出力
をテレビ信号選択信号にするフリップフロップ回路とを
備えることを特徴とする同期ずれ画面消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296483A JPS62150977A (ja) | 1985-12-24 | 1985-12-24 | 同期ずれ画面消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296483A JPS62150977A (ja) | 1985-12-24 | 1985-12-24 | 同期ずれ画面消去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150977A true JPS62150977A (ja) | 1987-07-04 |
| JPH0434349B2 JPH0434349B2 (ja) | 1992-06-05 |
Family
ID=17834139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296483A Granted JPS62150977A (ja) | 1985-12-24 | 1985-12-24 | 同期ずれ画面消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155389A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 同期制御システム |
| EP0497377A2 (en) * | 1991-01-31 | 1992-08-05 | Lsi Logic Corporation | Genlock frequency generator |
-
1985
- 1985-12-24 JP JP60296483A patent/JPS62150977A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155389A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 同期制御システム |
| EP0497377A2 (en) * | 1991-01-31 | 1992-08-05 | Lsi Logic Corporation | Genlock frequency generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434349B2 (ja) | 1992-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |