JPS61114682A - Image processing circuit - Google Patents

Image processing circuit

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Publication number
JPS61114682A
JPS61114682A JP23613584A JP23613584A JPS61114682A JP S61114682 A JPS61114682 A JP S61114682A JP 23613584 A JP23613584 A JP 23613584A JP 23613584 A JP23613584 A JP 23613584A JP S61114682 A JPS61114682 A JP S61114682A
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JP
Japan
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image information
scanning
digital image
image
frame memory
Prior art date
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Pending
Application number
JP23613584A
Other languages
Japanese (ja)
Inventor
Shigeru Nishimura
茂 西村
Toshihisa Kuroda
黒田 俊久
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Pending legal-status Critical Current

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  • Studio Circuits (AREA)
  • Closed-Circuit Television Systems (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

PURPOSE:To realize a multi-image regenerating system at low cost in an optional composition of camera work by establishing the 1st and 3rd frame memory system to memorize the 1st and 2nd digital image information in the scanning period (2n-1) and the 2nd and 4th frame memory system to memorize the 1st and 2nd digital image information in the 2n scanning period. CONSTITUTION:Each image A, B line scanning signal is varied into a digital signal individually by A/D convertor 12. The image information A2 an odd- number signal is memorized in the line memory 5 in each pixel during the period of opening of the 1st scanning up to the end. In synchronization with the image information A2 the image information B2 of the 1st scanning 1' is memorized by line memory 7, likewise. Next, in the 2nd scanning period, the 2nd scanning line signal 2' of the image A and the scanning signal of the image B2' turn into the image information A2, B2 to be memorized every picture element as image information A4, B4 in the line memory 6, 8 through switch circuit 3, 4. On one hand, the digital image information A2 & B2 are read in succession in the 2nd scanning period to be memorized in each line memory 6, 8 and the image information A3, B3s are outputted through the adding machine 9, 11.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数のテレビカメラにより得られた画像を一台
のブラウン管に同時再生させる画像処理回路に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an image processing circuit that simultaneously reproduces images obtained by a plurality of television cameras on a single cathode ray tube.

従来の技術 最近テレビカメラを用いた再生像は防犯防災システム、
計測制御システム、交通監視など多くのシステムに採用
されてきた。その画像は複数台のカメラによって得られ
た画像を一台のブラウン管に同時再生できるマルチ再生
方式を用い、同時監視できる再生法が望まれている。
Conventional technology Recently, reconstructed images using television cameras are used as crime prevention and disaster prevention systems.
It has been adopted in many systems such as measurement control systems and traffic monitoring. There is a desire for a reproduction method that can simultaneously monitor images using a multi-reproduction method in which images obtained by multiple cameras can be reproduced simultaneously on a single cathode ray tube.

例えば日本標檗方式に基つ〈従来のカメラは水平走査期
間が63.5μsで約525本/2走査である。2画面
を一台の再生表示装置にマルチ再生するには、カメラの
撮像管ビーム偏向を倍速にすればよい。
For example, a conventional camera based on the Nippon Shibo system has a horizontal scanning period of 63.5 μs and approximately 525 lines/2 scans. In order to perform multiple reproduction of two screens on one reproduction display device, it is sufficient to double the beam deflection speed of the camera's image pickup tube.

またカメラを改良しない方法としては、各画像を一度フ
レームメモリに記憶させた後、2画面構成に合せて読み
出し再生すればよい。
Moreover, as a method without improving the camera, each image may be once stored in a frame memory, and then read out and reproduced in accordance with the two-screen configuration.

発明が解決しようとする問題点 しかし上述した前者の場合はカメラの撮像管ビーム偏向
を倍速にするため、カメラの撮像管ビーム偏向回路を大
幅変更する必要がある。また、そのためにそのカメラは
特殊カメラとなるので、システム構成の自由度が失なわ
れるだけでなく、カメラの互換性の点でも不都合である
Problems to be Solved by the Invention However, in the former case described above, in order to double the speed of the camera's image pickup tube beam deflection, it is necessary to significantly change the camera's image pickup tube beam deflection circuit. Furthermore, since the camera is a special camera, not only is there a loss of freedom in system configuration, but there are also disadvantages in terms of camera compatibility.

一方、後者の場合はフレームメモリ等、コスト高をまね
き不利である。
On the other hand, the latter case is disadvantageous because it increases the cost of frame memory and the like.

本発明は上記欠点に鑑み、例えば従来の3:4画角像を
3:8画角再生表示装置に、標準規格のカメラを改良せ
ず、一方フレームメモリ等を用いずに、任意のカメラ構
成で、ローコストにマルチ画像再生システムを実現可能
とすることのできる画像処理回路を提供するものである
In view of the above-mentioned drawbacks, the present invention has been developed to convert a conventional 3:4 view angle image into a 3:8 view angle display device without improving a standard camera, and without using a frame memory or the like, and with an arbitrary camera configuration. The present invention provides an image processing circuit that can realize a multi-image reproduction system at low cost.

問題点を解決するための手段 本発明は(2n−1)走査期間に第1のデジタル画像情
報を記憶する第1のフレームメモリド、2n走査期間に
前記第1のデジタル画像情報を記憶する第2のフレーム
メモリと、(2n−1,)走査期間に第2のデジタル画
像情報を記憶する第3のフレームメモリと、2n走査期
間に前記第2のデジタル画像情報を記憶する第4のフレ
ームメモリとを設けることlこより、上記目的を達成す
るものである。
Means for Solving the Problems The present invention provides a first frame memory for storing first digital image information in (2n-1) scanning periods; a first frame memory storing said first digital image information in 2n scanning periods; a third frame memory that stores the second digital image information during the (2n-1,) scanning period; and a fourth frame memory that stores the second digital image information during the 2n scanning period. By providing this, the above object is achieved.

作用                       
    へ本発明は上記構成により、2n走査期間に前
記第1のフレームメモリに記憶されている画像情報を読
み出した後、前記第3のフレームメモリに記憶さnてい
る画像情報を読み出して、画像再生装置の(2n−1)
走査線情報し、一方(2n−1−1)走査期間lζ前記
第2のフレームメモリに記憶されている画像情報を読み
出した後、前記第4フレームメモリに記憶されている画
像情報を読み出して、前記画像再生装置の2n走査線情
報とするので、前記画像再生装置は交互に走査線情報を
得られるためマルチ画像の再生ができる。
action
According to the above configuration, the present invention reads out the image information stored in the first frame memory during the 2n scanning period, then reads out the image information stored in the third frame memory, and reproduces the image. (2n-1) of the device
scanning line information, while (2n-1-1) scanning period lζ After reading out the image information stored in the second frame memory, reading out the image information stored in the fourth frame memory, Since the image reproducing apparatus uses 2n scanning line information, the image reproducing apparatus can obtain scanning line information alternately, so that multi-image reproduction is possible.

実施例 以下、図面を参照しながら本発明の一実施例(こついて
説明する。
Embodiment Hereinafter, an embodiment of the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例における画像処理回路のブロ
ック構成を示すものである。
FIG. 1 shows a block configuration of an image processing circuit in an embodiment of the present invention.

第1図において、1は第1のテレビカメラ(図示せず)
から送出されてくるアナログの画像情報人1を8ビツト
のデジタル画像情報A2に変換するアナログ/デジタル
変換器(以下、ム/D変換器1と略記する)、2は第2
のテレビカメラ(図示せず)から送出されてくるアナロ
グの画像情報B1を8ビツトのデジタル画像情報B2に
変換するアナログ/デジタル変換器(以下、A/D変換
器2と略記する)である。3はム/D変換器1から送出
されるデジモ情報像情報人2を入力するスイッチ回路で
、内部の論理和回路はタイミング制御回路12の制御信
号T□、T2により交互にオン、オフを繰り返す。4は
ム/D変換器2から送出されるデジタル画像B2を入力
するスイッチ回路で、内部の論理和回路はタイミング制
御回路12の制御信号T3 r T4により交互にオン
、オフを繰り返す。6及び6はスイッチ回路3を介して
A/D変換器1から送出されるデジモ情報像情報ム3.
A、を記憶するラインメモリで、それぞれタイミング制
御回路12が送出する制御信号T5.T6により制御さ
れ、書き込み時の2倍の速度で出力を行なう。7及び8
はスイッチ回路4を介して人/D変換器2から送出され
るデジタル画像情報B3.B4を記憶するラインメモリ
で、それぞれタイミング制御回路12が送出する制御信
号T7.T、により制御され、書き込み時の2倍の速度
で出力を行なう。9はラインメモリ5が送出するデジモ
情報像情報人、の後にラインメモリフが送出するデジタ
ル画像情報B3を出力する加算器、10はラインメモリ
6が送出するデジタル画像情報人。の後にラインメモリ
8が送出するデジタル画像情報B4を出力する加算器、
11は加算器9の出力の次に加算器10の出力を出力す
る加算器である。
In FIG. 1, 1 is a first television camera (not shown)
An analog/digital converter (hereinafter abbreviated as M/D converter 1) converts the analog image information 1 sent from the 8-bit digital image information A2, 2 is a second
This is an analog/digital converter (hereinafter abbreviated as A/D converter 2) that converts analog image information B1 sent from a television camera (not shown) into 8-bit digital image information B2. Reference numeral 3 denotes a switch circuit that inputs the digital information image information person 2 sent from the MU/D converter 1, and the internal OR circuit is alternately turned on and off by the control signals T□ and T2 of the timing control circuit 12. . 4 is a switch circuit which inputs the digital image B2 sent from the MU/D converter 2, and an internal OR circuit is alternately turned on and off by the control signals T3 r T4 of the timing control circuit 12. 6 and 6 are digital information image information signals 3.6 and 6 sent from the A/D converter 1 via the switch circuit 3;
A, and control signals T5.A and T5.A, which are respectively sent by the timing control circuit 12. It is controlled by T6 and outputs at twice the writing speed. 7 and 8
is the digital image information B3. that is sent from the human/D converter 2 via the switch circuit 4. B4 is a line memory that stores control signals T7 . T, and outputs at twice the writing speed. 9 is an adder that outputs digital image information B3 sent out by the line memory 5 after the digital image information sent out by the line memory 5; and 10 is a digital image information sent out by the line memory 6. an adder that outputs digital image information B4 sent out by the line memory 8 after
11 is an adder that outputs the output of adder 10 next to the output of adder 9;

以上のような構成において、以下その動作を第2図を参
照しながら説明する。
The operation of the above configuration will be explained below with reference to FIG. 2.

第2図は本実施例による信号処理で3:8画角像再生表
示装置に3:4画角像を2画面分横方向に同時表示する
場合の説明図である。
FIG. 2 is an explanatory diagram when two 3:4 view angle images are displayed simultaneously in the horizontal direction on a 3:8 view angle image reproducing display device using the signal processing according to the present embodiment.

同図において、ム/D変換器1.2により人/D変換さ
れる画像人、Bは、すべて日本標準方式のテレビカメラ
によって発生した走査線画像信号で構成されているもの
とする。
In the same figure, it is assumed that the images B and B which are converted into person/D by the M/D converter 1.2 are all composed of scanning line image signals generated by a Japanese standard television camera.

同図(2L)の画像人は、第1番目走査線1′より始ま
り2’、3’・・・・・・と順次偶数または奇数フィー
ルドにおいて走査し約旦且旦本で一画面を構成する。
The image shown in FIG. 2L starts from the first scanning line 1' and scans sequentially in even or odd fields, starting from the first scanning line 1', 2', 3', .

同様に同図(blの画像Bも第1番目走査線1“より始
まり71 、3LL−・・・・と順次走査する。
Similarly, image B in the figure (bl) starts from the first scanning line 1'' and is sequentially scanned as 71, 3LL, . . . .

この場合、画像AとBは同一の同期信号パルスにより順
次走査を行い、両画面は同期性を保っ又いるものとする
In this case, images A and B are sequentially scanned using the same synchronizing signal pulse, and both screens are assumed to maintain synchronization.

まず、テレビカメラからの各画像A、Bの線走査信号は
個々にA/D変換器1,2で一度デジタル信号に変換さ
れる。
First, line scanning signals of each image A and B from a television camera are individually converted into digital signals by A/D converters 1 and 2.

そして画像ムの第1走査線1′はム/D変換器1により
8ビツトデジタル画像情報ム2に変換された後スイッチ
回路3を介して奇数番目走査8号である画1象情報人、
は第1走査の初めから終りまでの期間でラインメモリ6
に各画素ごとに記憶される。
The first scanning line 1' of the image frame is converted into an 8-bit digital image information frame 2 by the MU/D converter 1, and then passed through the switch circuit 3 to the odd-numbered scan line 8, which is the image information input line 1;
is the period from the beginning to the end of the first scan and the line memory 6
is stored for each pixel.

デジタル画像情報A3に同期して第1走査線1′のデジ
タル画像情報馬もスイッチ回路4を介して、第1走査が
終るまでにラインメモリ7に記憶される。
In synchronization with the digital image information A3, the digital image information of the first scanning line 1' is also stored in the line memory 7 via the switch circuit 4 until the first scanning ends.

次に第2走査期間に入る。この時画像人の第2走査線信
号2′と画像Bの2″走査線信号はA/D変換器1,2
により8ビツトデジタル画1像情報〜、B2’!となり
、デジタル画像情報ム2はスイッチ回路3を介シてライ
ンメモリ6にデジタル画像情報ム4としてまたデジタル
画像情報B2はスイッチ回路4を経てラインメモリ8V
cデジタル画像情報B4として各画素ごとに記憶される
Next, a second scanning period begins. At this time, the second scanning line signal 2' of the image person and the 2'' scanning line signal of the image B are sent to the A/D converters 1 and 2.
According to 8-bit digital image 1 image information ~, B2'! The digital image information B2 is transferred to the line memory 6 as the digital image information 4 via the switch circuit 3, and the digital image information B2 is transferred to the line memory 8V via the switch circuit 4.
c It is stored for each pixel as digital image information B4.

一方デジタル画像情報ム2とB2が各ラインメモリ6.
8に記憶される第2走査期間に順次読み出される。すな
わち画像ムに対応した第1ラインメモリ5から線走査の
デジタル画像情報ム3が第2走査期間の前半に読み出さ
れ、後半に画像Bのラインメモリ7からの線走査のデジ
タル画像情報ム3が読み出される。
On the other hand, digital image information M2 and B2 are stored in each line memory 6.
8 and are sequentially read out during the second scanning period. That is, the line-scanning digital image information 3 corresponding to the image B is read out from the first line memory 5 in the first half of the second scanning period, and the line-scanning digital image information 3 from the line memory 7 for the image B is read out in the second half. is read out.

以上2つのデジタル画像情報ム3.B3は加算器9.1
1を経て出力される。この出力信号は一度り/ム変換が
なされた後第2図(C)に示す3:8画像再生表示装置
の走査線画像信号工となる。これは第1番目走査線1#
に相当する。
Above two digital image information systems 3. B3 is adder 9.1
1 and then output. This output signal is subjected to one time/mu conversion and then becomes the scanning line image signal signal of the 3:8 image reproduction display device shown in FIG. 2(C). This is the first scanning line 1#
corresponds to

なお走査線1は15.75 KHz周期で走査し、ライ
ンメモリ5〜8からの読み出しクロック周波数は記憶時
のクロック周波数の2倍としているが、間欠的にライン
メモリ5〜8よりデータを読み出すようにして一走査期
間に2画面が並ぶように再生させてもよい。
Note that scanning line 1 scans at a cycle of 15.75 KHz, and the read clock frequency from line memories 5 to 8 is twice the clock frequency during storage, but data is read out from line memories 5 to 8 intermittently. The images may be reproduced so that two screens are lined up in one scanning period.

次にテレビカメラよりの画像人およびBの第3走企信号
は、人/D変換器1.2により人/D変換を行ない、デ
ジタル画像情報ム2とB2となり、ラインメモリ5.7
に記憶される。
Next, the third running signal of the image person and B from the television camera is subjected to person/D conversion by the person/D converter 1.2, and becomes digital image information M2 and B2, and the line memory 5.7
is memorized.

同時にラインメモリ6.8より、−走査期間の前半にラ
インメモリ6のデータが、また後半にラインメモリ8の
データが順次読み出され、加算器10.11を経て出力
される。
At the same time, the data of the line memory 6 in the first half of the -scanning period and the data of the line memory 8 in the second half of the -scanning period are sequentially read out from the line memory 6.8, and are outputted via the adder 10.11.

この出力信号は前述の加算器9の出力と同様に一度り/
ム変換後、第2図の画像再生表示装置の第2走査線2″
′に相当した2画面像信号となる。
Similar to the output of the adder 9 mentioned above, this output signal is
After image conversion, the second scanning line 2'' of the image reproduction display device in FIG.
A two-screen image signal corresponding to ' is obtained.

以下同様の繰返しで、一画面分の走査が続き、画像再生
がなされる。
Thereafter, scanning for one screen continues in the same manner, and the image is reproduced.

この様に画像人、Bの2画面を横に同時再生する場合、
特に2画面分のフィールドメモリ回路を用いず、4組の
ラインメモリ5〜8のみでマルチ画像を実現できる。
In this way, when playing the two screens of image person and B at the same time horizontally,
In particular, multiple images can be realized using only four sets of line memories 5 to 8 without using field memory circuits for two screens.

発明の効果 以上のように本発明はn個画像に対して2n  のフレ
ームメモリを設け、−画像あたり2走査分のデジタル情
報を第1.第2のフレームメモリに記憶させ、それぞれ
の画像に対応した前記第1のフレームの画像情報を順次
読み出し、次にそ些ぞれの画像に対応した前記第2のフ
レームの画像情報を順次読み出すよう構成することによ
り、簡単な構成で複合画像を構成することができ、その
効果は大きい。
Effects of the Invention As described above, the present invention provides 2n frame memories for n images, and stores digital information for two scans per image in the first... The image information of the first frame corresponding to each image is sequentially read out, and then the image information of the second frame corresponding to each image is sequentially read out. By configuring this, it is possible to configure a composite image with a simple configuration, and the effect is great.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例における画像処理回路のブロ
ック結線図、第2図は同回路の動作を説明する走査線の
概念図である。 1.2・・・・・ム/D変換器、3.4・・・・・・ス
イッチQo路、ts、6.−r、a・・・・・・フレー
ムメモリ、9゜10.11・・・・・・加算器。
FIG. 1 is a block diagram of an image processing circuit according to an embodiment of the present invention, and FIG. 2 is a conceptual diagram of scanning lines for explaining the operation of the circuit. 1.2... Mu/D converter, 3.4... Switch Qo path, ts, 6. -r, a...Frame memory, 9°10.11...Adder.

Claims (1)

【特許請求の範囲】[Claims] 第1、第2のアナログ画像情報をそれぞれ第1、第2の
デジタル画像情報に変換するアナログ/デジタル変換手
段と、前記第1のデジタル画像情報の出力先を(2n−
1)走査期間と2n走査期間(但し、nは1以上の整数
)とで切換える第1のスイッチ手段と、前記第2のデジ
タル画像情報の出力先を(2n−1)走査期間と2n走
査期間とで切換える第2のスイッチ手段と、前記第1の
スイッチ手段を介して(2n−1)走査期間に前記第1
のデジタル画像情報を記憶する第1のフレームメモリと
、前記第1のスイッチ手段を介して2n走査期間に前記
第1のデジタル画像情報を記憶する第2のフレームメモ
リと、前記第2のスイッチ手段を介して(2n−1)走
査期間に前記第2のデジタル画像情報を記憶する第3の
フレームメモリと、前記第2のスイッチ手段を介して2
n走査期間に前記第2のデジタル画像情報を記憶する第
4のフレームメモリと、2n走査期間に前記第1のフレ
ームメモリのデジタル画像情報を読み出した後、前記第
3のフレームメモリのデジタル画像情報を読み出す第1
の加算手段と、(2n+1)走査期間に前記第2のフレ
ームメモリのデジタル画像情報を読み出した後、前記第
4のフレームメモリのデジタル画像情報を読み出す第2
の加算手段と、前記第1の加算手段の出力の後に前記第
2の加算手段の出力を出力する第3の加算手段とを具備
する画像処理回路。
Analog/digital conversion means for converting first and second analog image information into first and second digital image information, respectively, and an output destination of the first digital image information (2n-
1) A first switch means for switching between a scanning period and a 2n scanning period (where n is an integer of 1 or more), and a first switch means for switching the output destination of the second digital image information between a (2n-1) scanning period and a 2n scanning period. and a second switch means for switching between the first and second switches during (2n-1) scanning periods via the first switch means.
a first frame memory for storing digital image information of , a second frame memory for storing the first digital image information in a 2n scanning period via the first switch means, and the second switch means a third frame memory for storing the second digital image information during (2n-1) scanning periods via the second switch means;
a fourth frame memory that stores the second digital image information during n scanning periods; and after reading the digital image information from the first frame memory during 2n scanning periods, digital image information from the third frame memory; The first to read out
a second adding means for reading out the digital image information in the fourth frame memory after reading out the digital image information in the second frame memory during the (2n+1) scanning period;
an image processing circuit comprising: an adding means; and a third adding means that outputs the output of the second adding means after the output of the first adding means.
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JP23613584A JPS61114682A (en) 1984-11-09 1984-11-09 Image processing circuit
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161877A (en) * 1985-01-11 1986-07-22 Sony Corp Video signal processing device
JPH02500710A (en) * 1987-03-20 1990-03-08 ディジタル イクイプメント コーポレーション Apparatus and method for image processing of video signals under the control of a data processing system
JPH07154753A (en) * 1993-11-30 1995-06-16 Tsuhata Giken Kogyo Kk Image display controller
JP2011061438A (en) * 2009-09-09 2011-03-24 Toshiba Corp Image processor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242318A (en) * 1975-09-30 1977-04-01 Mitsubishi Electric Corp Television monitor set
JPS5730234A (en) * 1980-06-19 1982-02-18 Merlin Gerin Breaker

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242318A (en) * 1975-09-30 1977-04-01 Mitsubishi Electric Corp Television monitor set
JPS5730234A (en) * 1980-06-19 1982-02-18 Merlin Gerin Breaker

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161877A (en) * 1985-01-11 1986-07-22 Sony Corp Video signal processing device
JPH0693761B2 (en) * 1985-01-11 1994-11-16 ソニー株式会社 Video signal processor
JPH02500710A (en) * 1987-03-20 1990-03-08 ディジタル イクイプメント コーポレーション Apparatus and method for image processing of video signals under the control of a data processing system
JPH07154753A (en) * 1993-11-30 1995-06-16 Tsuhata Giken Kogyo Kk Image display controller
JP2011061438A (en) * 2009-09-09 2011-03-24 Toshiba Corp Image processor

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