JPS5930371A - Synchronizing signal processing circuit - Google Patents
Synchronizing signal processing circuitInfo
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- JPS5930371A JPS5930371A JP14062082A JP14062082A JPS5930371A JP S5930371 A JPS5930371 A JP S5930371A JP 14062082 A JP14062082 A JP 14062082A JP 14062082 A JP14062082 A JP 14062082A JP S5930371 A JPS5930371 A JP S5930371A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビジョンの複合同期信号から等化パルス期
間、垂直同期パルス期間を検出する手段に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to means for detecting an equalization pulse period and a vertical synchronization pulse period from a composite synchronization signal of a television.
従来例の構成とその問題点
等化パルス、垂直同期パルスの検出には従来から種々の
方法が考案され実用に供されている。これらは2つの方
法に大別できる。第1は積分回路を用いる方法であり、
第2は水平同期パルス、等化パルス、垂直同期パルスの
パルス幅の違いを判定する方法である。Conventional configuration and its problems Various methods have been devised and put into practical use for detecting equalization pulses and vertical synchronization pulses. These methods can be roughly divided into two methods. The first method is to use an integrating circuit,
The second method is to determine the difference in pulse width of the horizontal synchronization pulse, equalization pulse, and vertical synchronization pulse.
しかしながら第1の方法は原理的に時定数によって定す
る遅延を出力に生じ、かつ等化パルスの検出が困難であ
るといった欠点を有する。However, the first method has the disadvantage that in principle a delay determined by a time constant occurs in the output, and it is difficult to detect the equalization pulse.
また、第2の方法は、検出出力の遅延時間を小3べ一〕
デ
さくする事が可能であり、デジタル回路で構成する事が
でき、IC化にも適している。しかしながら、等化パル
スのパルス幅は水平同期パルスより狭く、その差は約2
.4μsecと小さいので、等化パルスのパルス幅が約
1.2μ気だけ広く々ったり、または、水平同期パルス
のパルス幅が約1.2μ渡だけ狭くなったりすれば、等
化パルスと水平同期パルスとの区別は困難どなり、誤判
定してし1う。In addition, the second method is to reduce the delay time of the detection output to 3.
It can be made compact, can be configured with digital circuits, and is suitable for IC implementation. However, the pulse width of the equalization pulse is narrower than that of the horizontal sync pulse, and the difference is approximately 2
.. Since the pulse width of the equalization pulse is as small as 4μsec, if the pulse width of the equalization pulse is widened by about 1.2μ, or if the pulse width of the horizontal synchronization pulse is narrowed by about 1.2μ, the equalization pulse and horizontal synchronization can be changed. It is difficult to distinguish it from pulses, resulting in erroneous judgments.
VTRを再生、特にダビングしたテープを再生して得ら
れる複合同期信号のようにテレビジョンの規格のパルス
幅より1〜2μ豊はずれたパルス幅をもつこともある複
合同期信号を入力すれば、等化パルスと水平同期パルス
との判定を誤するといった問題点を有する。If you input a composite sync signal that may have a pulse width 1 to 2 microns wider than the television standard pulse width, such as the composite sync signal obtained by playing a VTR, especially a dubbed tape, etc. This method has the problem of erroneously determining whether it is a horizontal synchronization pulse or a horizontal synchronization pulse.
発明の目的
複合同期信号の各同期パルスのパルス幅がテレビジョン
の規格からはずれていても、前記複合同期信号から等化
パルス、垂直同期パルスの期間を確実に検出することを
本発明の目的とする。OBJECT OF THE INVENTION An object of the present invention is to reliably detect the periods of equalization pulses and vertical synchronization pulses from the composite synchronization signal even if the pulse width of each synchronization pulse of the composite synchronization signal deviates from the television standard. do.
発明の構成
複合同期信号中、水平同期パルスは水平走査周期Hの間
隔で並んでおり、等化パルス及び垂nkPI期パルスは
0.6H間隔で並X、でいる。また、等化パルス、垂直
同期パルスのスタートタイミングは水平同期パルスのス
タートタイミングより0.5 Hの整数倍能れた位置に
ある。本発明はこの複合同期信号の性質にもとづき、複
合同期信号中の各同期パルスのスタートタイミングより
0.5H離れた位置に等化パルスまたは垂直同期パルス
があるがどうか判定することにより等化パルス、垂直同
期パルスの期間を検出している。垂直同期パルスのパル
ス幅は等化パルスより充分広いので、等化パルス及び垂
直同期パルスの有無の判定は、等化パルス幅をEとした
とき、複合同期信号中の各同期パルスのスタートタイミ
ングより次式(1)をW足する時間Ts だけ遅れたタ
イミングで複合同期信号をサンプリングすればよい。Structure of the Invention In the composite synchronization signal, horizontal synchronization pulses are arranged at intervals of horizontal scanning period H, and equalization pulses and vertical nkPI period pulses are arranged at intervals of 0.6H. Further, the start timing of the equalization pulse and the vertical synchronization pulse is located at a position that is an integral multiple of 0.5 H from the start timing of the horizontal synchronization pulse. Based on the properties of this composite synchronization signal, the present invention determines whether there is an equalization pulse or a vertical synchronization pulse at a position 0.5H away from the start timing of each synchronization pulse in the composite synchronization signal. Detecting the period of sync pulse. Since the pulse width of the vertical synchronization pulse is sufficiently wider than the equalization pulse, the presence or absence of the equalization pulse and vertical synchronization pulse can be determined at the start timing of each synchronization pulse in the composite synchronization signal, when the equalization pulse width is E. The composite synchronization signal may be sampled at a timing delayed by the time Ts obtained by adding W to Equation (1).
実施例の説明
6ページ
第1図に本発明の基本構成を示す。パルス発生回路1は
端子2に印加される複合同期信号中の各同期パルスのス
タートタイミングを検出し、時間TB後にサンプリング
パルスを出力する。サンプル・アンド・ホールド回路3
はパルス発生回路1の出力をサンプリングパルスとして
複合同期信号入力を読み込む。このサンプル・アンド・
ホールド回路3の出力が等化パルス、垂直同期パルスの
期間の検出出力である。DESCRIPTION OF THE EMBODIMENTS Page 6 FIG. 1 shows the basic configuration of the present invention. The pulse generating circuit 1 detects the start timing of each synchronizing pulse in the composite synchronizing signal applied to the terminal 2, and outputs a sampling pulse after a time TB. Sample and hold circuit 3
reads the composite synchronizing signal input using the output of the pulse generating circuit 1 as a sampling pulse. This sample and
The output of the hold circuit 3 is the detection output of the equalization pulse and vertical synchronization pulse periods.
第2図にその動作波形例を示す。Aは奇数フィールドの
、Dは偶数フィールドの複合同期信号の波形であり、4
は水平同期信号を、6は等化パルスを、6は垂直同期パ
ルスをそれぞれ示しているOB、Eはパルス発生回路1
の出力例であり、C2Fがサンプル・アンド・ホールド
回路3の出力である。第2図のり、Fを見れば、偶数フ
ィールドにおける等化パルス、垂直同期パルス検出の時
間遅れは小さいが、A、Cを見れば、奇数フィールドに
おける等化パルス、垂直同期パルス検出は0.5Hの時
間遅れを生じることがわかる。しかし、6ページ
0.5Hの時間遅れは実用上問題とならない。A。FIG. 2 shows an example of its operating waveforms. A is the waveform of the composite synchronization signal of the odd field, D is the waveform of the even field, and 4
indicates the horizontal synchronizing signal, 6 indicates the equalization pulse, and 6 indicates the vertical synchronizing pulse. OB and E indicate the pulse generation circuit 1.
In this example, C2F is the output of the sample-and-hold circuit 3. If you look at No. 2 and F in Figure 2, the time delay for equalization pulse and vertical synchronization pulse detection in even fields is small, but if you look at A and C, the equalization pulse and vertical synchronization pulse detection in odd fields is 0.5H. It can be seen that a time delay occurs. However, the time delay of 0.5H for 6 pages does not pose a practical problem. A.
DはNTSC方式の場合同期信号であるが、PAL方式
、SECAM方式についても適用できる。D is a synchronization signal in the case of the NTSC system, but it can also be applied to the PAL system and SECAM system.
第3図に本発明の具体的な一実施例を示す。パルス発生
回路1は、デジタル単安定マルチバイブレータと、前記
デジタル単安定マルチバイブレータのカウンタの状態を
デコードしてサンプリグパルス出力を発生するデコーダ
とからなる。また、サンプル・アンド・ホールド回路3
は、フリップフロップから成っている。デジタル単安定
マルチバイブレータは複合同期信号の各同期パルスのス
タートタイミングでトリガされ、次式(2)を満足する
時間1w0幅のパルスを出力する。FIG. 3 shows a specific embodiment of the present invention. The pulse generation circuit 1 includes a digital monostable multivibrator and a decoder that decodes the state of the counter of the digital monostable multivibrator and generates a sampled pulse output. In addition, sample and hold circuit 3
consists of flip-flops. The digital monostable multivibrator is triggered at the start timing of each synchronization pulse of the composite synchronization signal, and outputs a pulse with a time width of 1w0 that satisfies the following equation (2).
T8≦TWくH・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・(2)なぜなら、時間Ts
を検出するためにはT8≦Twでなければならないし
、時間TII以後、時間Hまで各同期パルスは来ないの
でTw〈Hであればよい。もちろん時間”wが必要なけ
れば、Tw=Tsとして良く、回路構成が一簡単になる
。T8≦TW H・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・(2) Because time Ts
In order to detect T8≦Tw, it is sufficient that Tw<H since each synchronization pulse does not come after time TII until time H. Of course, if the time "w" is not required, Tw=Ts may be used, which simplifies the circuit configuration.
第3図の動作を説明する。フリップフロップ77ページ
は、同期パルスのスタートタイミング、すなわち立ち」
二かりてセットされる。フリラフ“フロップ了の出力Q
によりANDゲート8が開いて発振器9(第3図ではo
SCと略記)からのクロックがカウンタ10へ入力され
はじめる。デコーダ11はカウンタの状態をデコードし
てタイミングパルスを発生する。デコーダの出力αは時
間TWの検出出力で、フリップフロップ7をリセットす
る。フリップフロップ7のQ出力によりANDゲート8
は閉じ、フリップフロップ7の0出力によりカウンタ1
0はリセットされてデジタル単安定マルチバイブレータ
の動作を完了する。デコーダ出力βは時間TS sすな
わちサンプリングタイミングの検出出力である。サンプ
ル・アンド・ホールド回路3、すなわちフリップ70ツ
ブ12はデコーダ出力βをサンプリングパルスとして複
合同期信号を読み込む。The operation shown in FIG. 3 will be explained. The flip-flop on page 77 is the start timing of the synchronization pulse, that is, the rising edge.
It will be set twice. Furi Ruff “Flop completion output Q”
, the AND gate 8 opens and the oscillator 9 (o in Fig. 3) opens.
A clock from the counter 10 (abbreviated as SC) begins to be input to the counter 10. Decoder 11 decodes the state of the counter and generates timing pulses. The output α of the decoder is the detection output at time TW and resets the flip-flop 7. AND gate 8 by the Q output of flip-flop 7
is closed, and the 0 output of flip-flop 7 causes counter 1
0 is reset to complete the operation of the digital monostable multivibrator. The decoder output β is a detection output of the time TSs, that is, the sampling timing. The sample-and-hold circuit 3, that is, the flip 70 tube 12 reads the composite synchronization signal using the decoder output β as a sampling pulse.
第3図に示した回路例の動作波形を、第4図に示す。第
4図Aに示すように複合同期信号中の各同期パルスの幅
が、破線で示すように狭くなっても、また、一点破線で
示すように広くなっても確実に等化パルス、垂直同期パ
ルスの期間を検出できることが容易に理解できる。FIG. 4 shows operating waveforms of the circuit example shown in FIG. 3. As shown in Figure 4A, even if the width of each synchronization pulse in the composite synchronization signal becomes narrow as shown by the broken line or wide as shown by the dotted line, the equalization pulse and vertical synchronization are reliably maintained. It is easy to see that the duration of the pulse can be detected.
なお、第4図のBは、フリップフロップ7のQ出力、C
はゲート8の出力、Dはデコーダ11の出力a、Eはデ
コーダ11の出力β、Fはノリ、ノブフロップ12の出
力をそれぞれ示し、このフリップフロップ12の出力に
より、等化パルス期間および垂直同期信号期間と水平同
期信号期間とを検出した出力となる。In addition, B in FIG. 4 is the Q output of the flip-flop 7, and C
is the output of the gate 8, D is the output a of the decoder 11, E is the output β of the decoder 11, F is the output of the knob flop 12, and the output of the flip-flop 12 determines the equalization pulse period and the vertical synchronization signal. This output is obtained by detecting the period and the horizontal synchronization signal period.
本実施例におけるパルス発生回路1は、第4図の動作波
形かられかるように等化パルスや垂直同期信号を除去す
る水平同期信号分離回路の動作をしている。逆にみれば
、水平同期信号分離回路にデコーダ1つと7リツプンロ
ツプ1つとを追加する事により簡単な構成で等化パルス
、垂直同期パルス期間検出回路を実現できる。また、本
構成ではディジタル回路のみで実現できるためIC化に
適しているといった利点をもつ。The pulse generation circuit 1 in this embodiment operates as a horizontal synchronization signal separation circuit that removes equalization pulses and vertical synchronization signals, as can be seen from the operating waveform in FIG. Conversely, by adding one decoder and one 7-trip loop to the horizontal synchronization signal separation circuit, an equalization pulse and vertical synchronization pulse period detection circuit can be realized with a simple configuration. Furthermore, this configuration has the advantage of being suitable for IC implementation because it can be realized using only digital circuits.
以上は、複合同期信号の位相変動がない場合で9ページ
あったが、位相変動のある複合同期信号であっても、第
3図中の発振器9の発振周波数を位相変動量で制御する
ことにより、確実に等化パルス、垂直パルスの期間を検
出できることがわかる。複合同期信号の位相変動により
発振器9の発振周波数を制御する構成例を第6図、第6
図に示す。第6図は、複合同期信号より分離した水平同
期信号と可変発振器9の発振周波数をカウンタ13で分
周して得た信号とを位相比較器14で位相比較し、この
位相比較器14の出力を低域ろ波器16を介して前記可
変発振器9を制御するAPC方式である。第6図は複合
同期信号の位相変動に比例した位相変動量をもち端子1
6に印加された再生カラーバーストとカラーバーストの
基準発振器17とを位相比較器14で位相比較し、その
位相比較器14の出力を低域ろ波器16を介して発振器
9を制御するAPC方式である。APC方式ではカラー
バーストを取り出すためのパルストゲートパルスが必要
であるが、バーストゲルト発生用フリップ70ツブとこ
の7リツプ70ツブのセット、す10ページ
セットタイミングを検出するデコーダを第3図の実施例
の回路に追加することにより容易に構成できる。The above was 9 pages for the case where there is no phase fluctuation of the composite synchronization signal, but even with a composite synchronization signal with phase fluctuation, by controlling the oscillation frequency of the oscillator 9 in Fig. 3 with the amount of phase fluctuation. It can be seen that the period of the equalization pulse and vertical pulse can be detected reliably. An example of a configuration in which the oscillation frequency of the oscillator 9 is controlled by the phase fluctuation of the composite synchronization signal is shown in FIGS.
As shown in the figure. FIG. 6 shows the phase comparison between the horizontal synchronization signal separated from the composite synchronization signal and the signal obtained by dividing the oscillation frequency of the variable oscillator 9 by the counter 13 in the phase comparator 14, and the output of this phase comparator 14. This is an APC method in which the variable oscillator 9 is controlled via a low-pass filter 16. Figure 6 shows terminal 1 having a phase variation proportional to the phase variation of the composite synchronization signal.
APC method in which a phase comparator 14 compares the phases of the reproduced color burst applied to the color burst 6 and a color burst reference oscillator 17, and the output of the phase comparator 14 is used to control the oscillator 9 via a low-pass filter 16. It is. The APC method requires a pulsed gate pulse to extract the color burst, but a set of 70 flips and 70 flips for burst gel generation, and a decoder to detect the 10 page set timing are implemented as shown in Figure 3. It can be easily constructed by adding it to the example circuit.
発明の詳細
な説明したごとく本発明によれば、複合同期信号中の各
同期パルスのパルス幅がテレビジョンの規格外であって
も確実に等化パルス、垂直同期パルスの期間を検出でき
る。As described in detail, according to the present invention, the periods of equalization pulses and vertical synchronization pulses can be reliably detected even if the pulse width of each synchronization pulse in a composite synchronization signal is outside the television standard.
また、回路構成が簡単であり、デジタル回路だけで構成
できるのでIC化に適している。Furthermore, the circuit configuration is simple and can be constructed using only digital circuits, making it suitable for IC implementation.
さらに回路を追加することにより、位相変動をもつ複合
同期信号であっても等化パルス、垂直同期パルスの期間
の検出が可能にできる。By further adding a circuit, it is possible to detect the periods of equalization pulses and vertical synchronization pulses even in composite synchronization signals having phase fluctuations.
第1図は本発明の基本構成を示すブロック図、第2図は
同動作原理図、第3図は本発明による同期信号処理回路
の1実施例のブロック図、第4図は第3図の動作波形図
、第5図および第6図はそれぞれ位相変動をもつ複合同
期信号の等化パルス。
垂直同期パルスを検出する本発明の他の実施例を112
−ッ
示すブロック図である。
1・・・・・パルス発生回路、3・・・・・・サンプル
・アンド・ホールド回路、9・・・・・・発振器、8・
・・・・・ANDゲ−)、7.12・・団・フリップフ
ロップ、15・・・低域ろ波器、1o・・・・・カウン
タ、14・・・・・・位相比較器、17・・・・・・基
準発振器。FIG. 1 is a block diagram showing the basic configuration of the present invention, FIG. 2 is a diagram of the same operating principle, FIG. 3 is a block diagram of one embodiment of the synchronization signal processing circuit according to the present invention, and FIG. 4 is the same as that shown in FIG. The operating waveform diagrams, Figures 5 and 6, are equalization pulses of a composite synchronization signal with phase fluctuations, respectively. Another embodiment of the present invention for detecting vertical synchronization pulses is shown in 112.
- FIG. 1... Pulse generation circuit, 3... Sample and hold circuit, 9... Oscillator, 8...
...AND game), 7.12 ... group flip-flop, 15 ... low-pass filter, 1o ... counter, 14 ... phase comparator, 17 ...Reference oscillator.
Claims (2)
ら成る複合同期信号の水平走査同期をH1等化パルス幅
をEとした時に、前記複合同期信号の各同期パルスのス
タートタイミングよシ、時間T。 HH (但し、 (T、<(H+E)だけ遅れたタイミングの
パルスを発生するパルス発生回路と、前記パルス発生回
路の出力信号をサンプリングパルスとし、前記複合同期
信号を入力とするサンプル・アンド・ホールド回路とを
有し、前記サンプル・アンド・ホールド回路より出力信
号を得ることを特徴とする同期信号処理回路。(1) When the horizontal scanning synchronization of a composite synchronization signal consisting of a horizontal synchronization pulse, an equalization pulse, and a vertical synchronization pulse is set to H1, where the equalization pulse width is E, the start timing of each synchronization pulse of the composite synchronization signal is equal to the time T. . HH (However, a pulse generation circuit that generates a pulse with a timing delayed by (T, < (H + E), and a sample-and-hold circuit that uses the output signal of the pulse generation circuit as a sampling pulse and the composite synchronization signal as input. 1. A synchronous signal processing circuit comprising: a circuit for obtaining an output signal from the sample-and-hold circuit.
カウントすることにより、出力パルス幅TW (但し
、1857w(H)を決定し、前記複合同期信号の各同
期パルスのスタートタイミングでトリガされるデジタル
単安定マルチバイブレータと、前記デジタル単安定マル
チバイブレータ内のカウンタの状態をデコードして時間
T8のサンプリングパルスを出力するデゴーダとから成
る特許請求の範囲第1項に記載の同期信号処理回路。
°′、゛(2) The pulse generation circuit determines the output pulse width TW (however, 1857w (H)) by counting the clocks from the generator, and determines the output pulse width TW (however, 1857w (H)), and generates a digital signal triggered at the start timing of each synchronization pulse of the composite synchronization signal. The synchronous signal processing circuit according to claim 1, comprising a stable multivibrator and a degoder that decodes the state of a counter in the digital monostable multivibrator and outputs a sampling pulse at time T8.
°′、゛
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14062082A JPS5930371A (en) | 1982-08-12 | 1982-08-12 | Synchronizing signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP14062082A JPS5930371A (en) | 1982-08-12 | 1982-08-12 | Synchronizing signal processing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5930371A true JPS5930371A (en) | 1984-02-17 |
JPH0218636B2 JPH0218636B2 (en) | 1990-04-26 |
Family
ID=15272939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14062082A Granted JPS5930371A (en) | 1982-08-12 | 1982-08-12 | Synchronizing signal processing circuit |
Country Status (1)
Country | Link |
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JP (1) | JPS5930371A (en) |
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