JPS59170933A - Input data control device of printer - Google Patents
Input data control device of printerInfo
- Publication number
- JPS59170933A JPS59170933A JP58045196A JP4519683A JPS59170933A JP S59170933 A JPS59170933 A JP S59170933A JP 58045196 A JP58045196 A JP 58045196A JP 4519683 A JP4519683 A JP 4519683A JP S59170933 A JPS59170933 A JP S59170933A
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- data
- timer
- bit
- host computer
- input
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホストコンビュ〜りに接続され、そのホスト
コンピュータからシリアル伝送されろデータを受信して
プリント制御するプリンタにおける入力データ制御装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an input data control device for a printer that is connected to a host computer and receives serially transmitted data from the host computer to control printing.
従来、この種のプリンタはホストコンピュータからシリ
アル伝送されるデータをインターフェース素子に順次1
ビツトずつ入力し、8ビツトすべてが揃ったときインタ
ーフェース素子からCPU (中央処理ユニット)に割
り込みをかけてデータを出力し、この時点で始めてCP
Uからインターンエース素子を介I−でホストコンピュ
ータヘビジー信号を出力するものであった。Conventionally, this type of printer sequentially transmits data serially transmitted from a host computer to an interface element.
The data is input bit by bit, and when all 8 bits are present, the interface element interrupts the CPU (Central Processing Unit) and outputs the data.
A host computer heavy signal was output from U through I- through the Intern Ace element.
したがってホストコンピュータがデータtB’rカして
からビジー信号を確認する1での時間が長−〈なゆ、そ
の間ホストコンピュータを専有してしまう問題があった
。またインターフェース、素子を必要としたため回路の
PC板への実装面積が大きく、しかもコスト高となる問
題があった。Therefore, it takes a long time for the host computer to confirm the busy signal after receiving the data tB'r.Therefore, there is a problem in that the host computer is monopolized during that time. Furthermore, since interfaces and elements are required, the mounting area of the circuit on the PC board is large, and there is a problem in that the cost is high.
この発明はこのような問題を解決するんめに□為された
もので、ホスげコンピュータか中こめデ、、−−タ入力
に対して直ちにビジー信号を出力でき、しかもインター
7主」ス素子を必要とせず、回、路のPC板への実装面
積を少なくできるとともにコスト低下が図れるプリンタ
における入力データ制御装置を提供することを目的とす
る。This invention was made to solve these problems, and is capable of immediately outputting a busy signal in response to an input from a host computer or central device, and moreover, It is an object of the present invention to provide an input data control device for a printer that does not require circuits, can reduce the mounting area of circuits on a PC board, and can reduce costs.
〔発明の概俊〕、。[Summary of invention].
この発明はホストコイピユータ夕から伝送されてくるデ
ータのス、ター、トビットの立上がりでホストコイピユ
ータへ直ちにビジー信号を出力し、かつ割り込みによっ
てタイマーをスタートさせ、以後タイマーがタイムアツ
プする毎にデータを1ビツトずつサンプリングするとと
もに」二記タイマーをくり返えし再スタートさせ、スト
ップビットの入力があるとサンプリングしたデータを印
字のためにバッファに転送制御するものである。This invention immediately outputs a busy signal to the host computer at the rising edge of the data bit transmitted from the host computer, starts a timer by an interrupt, and every time the timer times up thereafter. It samples the data one bit at a time, restarts the two-note timer repeatedly, and when a stop bit is input, controls the transfer of the sampled data to the buffer for printing.
〔弁明の実施例〕
黄下、この発明の麦施例を図面を参照して説□ −す:
るる 、・:
図中1はホストコンピュータ、2はプリンタマ両者は伝
送ライン3を介して゛り的に接竺さ□ 、、′。[Example of explanation] Huangshita explains the wheat embodiment of this invention with reference to the drawings:
In the figure, 1 is a host computer, 2 is a printer, and both are connected to each other via a transmission line 3.
れでいる。前記プリンタ2はCP’U (中央処理ユニ
ツ))4、ROM(リード・牙ンリ・メモリ)5、RA
M(ランダム・アクセス・メモリ)6、印字機構・71
.タイマー8等を設けている。I'm here. The printer 2 includes a CPU'U (central processing unit) 4, a ROM (read/write memory) 5, and an RA.
M (random access memory) 6, printing mechanism 71
.. A timer 8 etc. is provided.
前記CPU4は’ROMj5.に格納されているゾログ
ラムデータに基づいて各部を制御するもので、前記ホス
トコンピュータlからのデータをノぐツファ回路9及び
インバ□−夕10を介してデータ入力用のP3φ端子に
入力ずふとともに」二記・ぐツヴア回路9□のみ番介し
で割込入力用のIN’Tφ端子に入力している0また前
記CPU4は信号出力用のP31端子からビジー信号を
74277回路11を介して前記ホストコンピュータ1
へ出力している。また前記CPtJ4はタイマー8を制
御するとともにそのタイマー8のタイムアツプ信号を割
込入力用のI N、 T 1端子に入力している。さら
に前記CPU4はRAM、6を制御してデータの格納処
理を行うとともにインターフェース12を介して印字機
構7に印、手用データを出力制御している。The CPU 4 has 'ROMj5. Each part is controlled based on the zologram data stored in the host computer 1, and data from the host computer 1 is inputted to the P3φ terminal for data input via the output circuit 9 and the inverter 10. In addition, the CPU 4 inputs the busy signal from the P31 terminal for signal output via the 74277 circuit 11 to the IN'Tφ terminal for interrupt input through the 74277 circuit 11. host computer 1
It is output to. The CPtJ4 also controls the timer 8 and inputs the time-up signal of the timer 8 to the IN and T1 terminals for interrupt input. Furthermore, the CPU 4 controls the RAM and 6 to perform data storage processing, and also controls the output of mark and hand data to the printing mechanism 7 via the interface 12.
第2図〜第5図は前記CPU 、4の入力データ。2 to 5 show the input data of the CPU 4.
制御を示す流れ図で、以下この流れ図に基しいてデータ
制御を述べる。This is a flowchart showing control, and data control will be described below based on this flowchart.
先スホストコンピュータ1からデータが入りされるとそ
のデータのスタートビットの立上刃jりでCPtT4の
INTφ端子に割り込みがかかりCPU4は第2図に示
す処理を行う。すなわちP31端子からビジー信号を出
力するとともにタイマー8にスタートビットを認識する
。た怜の時間t2をセットしてスタートをかける。この
時間t2は1ビツト、を読込むに要、する時:間の。When data is input from the host computer 1, an interrupt is generated at the INTφ terminal of the CPtT4 at the rising edge of the start bit of the data, and the CPU 4 performs the processing shown in FIG. That is, it outputs a busy signal from the P31 terminal and recognizes the start bit in the timer 8. Set the waiting time t2 and start. This time t2 is the time required to read one bit.
略半分に設定されて吟る。タイマー8が1.2時。It is set at about half capacity and sipped. Timer 8 is 1.2 o'clock.
間カウントしてタイムアツプするとC’PU4(r4I
NTI端子に割り込みがかかりCPU4は第3図に示す
処理を行う0すなわち先ずスタートビットの入力かをチ
ェツ冬し、スタートビットの入力であれば第4図に示す
ようにタイマ=8をサンプルモ、−ドの時間t、にセッ
トしてスタートをかける。この時間t工”は1ビツトを
読、み込むに要する時間に、等しく1□の略2倍に設定
され、て因る。まだスタートビットの入力でなければ続
いてストップビットをチェックし、スト。When the time is up, C'PU4 (r4I
When an interrupt is received on the NTI terminal, the CPU 4 performs the processing shown in FIG. - Set the time t of the mode and start. This time t is equal to the time required to read and absorb one bit, and is set to approximately twice 1□.If the start bit has not been input yet, the stop bit is checked and the .
ライ。ピッ、トの入力で、あれば第5図に示すように8
ピツト、のデータをR,AM4のバッファへの転送を、
行う。まだスタート、ストップのいずれのビットでもな
ければデータとして1ビツトを、読み込み、そのデータ
をRA、M6に格、納させる。Lai. If there is an input of 8 or 8 as shown in Figure 5,
Transfer the data of Pitt to the buffer of R, AM4,
conduct. If there is no start or stop bit yet, read one bit as data and store the data in RA and M6.
このよう、な構成の本発明実施例におい、ではインター
フェース素子、を使用すること無く、中ストコンピュー
タ、1から、、のンリア、ルなデータを、コラレルに変
、換してゾリット制御でき、P9板への実装面積を、少
4.<できる、、とともにコスト低下を図かることがで
きる。またデータのス、タート信号におけるスタートビ
ットの立上がり刃。In the embodiment of the present invention having such a configuration, it is possible to perform Zolit control by converting the real data from the medium-sized computer 1 to parallel data without using an interface element. 4. Reduce the mounting area on the board. <Can be done, and costs can be reduced. Also, the rising edge of the start bit in the data start signal.
CPU、4に割シ込みをかけてそのCPU4からホスト
コンピュータ1へ直ちにビシ−信号を出力しているので
、ホストコンピュータ1はビジー信号を確認した後直ち
に他の処理ができ、ホストコンピュータlの稼動率を向
上できる。Since the CPU 4 is interrupted and a busy signal is immediately output from the CPU 4 to the host computer 1, the host computer 1 can immediately perform other processing after confirming the busy signal, and the host computer 1 can no longer operate. rate can be improved.
以上、この発明によればホストコンピュータからのデー
タ入力に対して直ちにビジー信号を出力でき、しかもイ
ンターフェース素子を不要としてPC板への実装面積を
少なくできるとともにコスト低下を図かることかできる
プリンタにおける入力データ制御装置を提供できるもの
である。As described above, according to the present invention, a busy signal can be immediately output in response to data input from a host computer, and an interface element is not required, thereby reducing the mounting area on a PC board and reducing costs. It is possible to provide a data control device.
図はこの発明の実施例を示すもので、第1図は!コツ2
図、第2図はスタートビットによる割込み処理を示す流
れ図、第3図はタイマー割込み処理を示す流れ図、第4
図はスタート処理を示す流れ図、第5図はストップ処理
を示す流れ図である。
1・・・ホストコンピュータ、2・・・プリンタ、4・
・・CPU (中央処理ユニット)、5・・・ROM(
リード・オンリ・メモリ)、6・・・RAM(ランダム
・アクセス・メモリ)、7・・・印字機構、8・・・タ
イマー。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図 第3図
第4図 第5図The figures show an embodiment of this invention, and Figure 1 is! Tip 2
Figure 2 is a flowchart showing interrupt processing using a start bit, Figure 3 is a flowchart showing timer interrupt processing, and Figure 4 is a flowchart showing timer interrupt processing.
The figure is a flowchart showing start processing, and FIG. 5 is a flowchart showing stop processing. 1... host computer, 2... printer, 4...
...CPU (central processing unit), 5...ROM (
6... RAM (random access memory), 7... Printing mechanism, 8... Timer. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
タからシリアル伝送されるデータを受信してフ0リント
制御するプリンタにおいて、前記データのスタートビッ
トの立上がりで前記ホストコンピュータヘビジー信号を
出力するとともに割込みによりタイマーをスタートさせ
る手段と、上BU2タイマーのタイムアツプ勿にくり返
えし割込みがかけられ上記データを1ビツトず゛つスト
ツノビットが入力されるまでブンプリングし、ストップ
ビットの入力があるとザンフ0リングしたラパ一夕を印
字のためにバッファに転送制御する手段とを備えたこと
を特徴とするプリンタにおける入力データ制御装置。In a printer that is connected to a host computer and receives serially transmitted data from the host computer to control printing, the host computer outputs the heavy signal at the rising edge of the data start bit and starts a timer by interrupting the printer. The above data is buzzed one by one until the stop bit is input, and when the stop bit is input, the data is buzz-pulled. An input data control device for a printer, comprising: means for controlling transfer of data to a buffer for printing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58045196A JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58045196A JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59170933A true JPS59170933A (en) | 1984-09-27 |
JPH036532B2 JPH036532B2 (en) | 1991-01-30 |
Family
ID=12712512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58045196A Granted JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59170933A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277928A (en) * | 1988-09-14 | 1990-03-19 | Canon Inc | Interface circuit for recorder |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
-
1983
- 1983-03-17 JP JP58045196A patent/JPS59170933A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277928A (en) * | 1988-09-14 | 1990-03-19 | Canon Inc | Interface circuit for recorder |
Also Published As
Publication number | Publication date |
---|---|
JPH036532B2 (en) | 1991-01-30 |
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