JPH0923350A - Vertical synchronization detecting circuit - Google Patents
Vertical synchronization detecting circuitInfo
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- JPH0923350A JPH0923350A JP19608595A JP19608595A JPH0923350A JP H0923350 A JPH0923350 A JP H0923350A JP 19608595 A JP19608595 A JP 19608595A JP 19608595 A JP19608595 A JP 19608595A JP H0923350 A JPH0923350 A JP H0923350A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は垂直同期検出回路に
関し、特にNTSC(National Television System Com
mittee)コンポジット信号の垂直同期検出回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical sync detection circuit, and more particularly to an NTSC (National Television System Com).
vertical sync detection circuit for composite signals.
【0002】[0002]
【従来の技術】図4に、NTSCコンポジット信号(デ
ジタル信号)から垂直同期信号を生成する従来の構成を
示す。また、図5、図6にそのタイミングチャートを示
す。2. Description of the Related Art FIG. 4 shows a conventional configuration for generating a vertical synchronizing signal from an NTSC composite signal (digital signal). 5 and 6 show the timing charts.
【0003】NTSCコンポジット信号の同期部の検出
は、一般にシンクスライスレベル以下が連続することを
検出して行われる。ここで、シンクスライスレベル値と
しては、D2フォーマットの場合、ペデスタルレベルが
h3C(hはヘキサデシマル表示を示す)、シンクチッ
プレベルがh04であるので、その間の値、特に中間値
であるh20等が用いられたりする。The detection of the synchronizing portion of the NTSC composite signal is generally carried out by detecting that the sync slice level or lower continues. Here, as the sync slice level value, in the case of the D2 format, since the pedestal level is h3C (h indicates hexadecimal display) and the sync chip level is h04, a value between them, particularly an intermediate value h20, etc., is used. It is also used.
【0004】映像期間中には4サイクル周期(4フィー
ルドで1周期;水平同期信号HDと色副搬送波との関係
を「SCH(SubCarier to Horizontal)」という)で
色位相が重畳されているため、連続してシンクスライス
レベル以下が続くことは有り得なく、これを利用して同
期部の検出が行われる。During the video period, the color phase is superimposed in four cycle cycles (one cycle in four fields; the relationship between the horizontal synchronizing signal HD and the color subcarrier is called "SCH (SubCarier to Horizontal)"). It is unlikely that the sync slice level and below will continue continuously, and this is used to detect the synchronization part.
【0005】ここでは、データが8クロック連続シンク
スライスレベル以下で水平同期とみなし、1クロックの
パルス出力を行い、このパルス出力はHカウンタ5(一
水平期間をカウントするカウンタ)のロード信号とし
て、ハーフHキラー信号(水平同期検出時パルス生成部
2において1/2H(Hは一水平期間)で検出された水平
同期をマスクするための信号)をマスク制御信号とする
ロードマスク部4を介して供給される。Here, when the data is regarded as horizontal synchronization when the sync slice level is 8 clocks or less, pulse output of 1 clock is performed, and this pulse output is used as a load signal of the H counter 5 (counter for counting one horizontal period). Via the load mask unit 4 using a half H killer signal (a signal for masking horizontal synchronization detected in 1 / 2H (H is one horizontal period) in the horizontal synchronization detection pulse generation unit 2) as a mask control signal. Supplied.
【0006】また、垂直同期は120クロック連続シン
クスライスレベル以下で1クロックのパルス出力を行う
ものとする。In the vertical synchronization, it is assumed that pulse output of 1 clock is performed at 120 clock continuous sync slice level or less.
【0007】ここで、120クロックという値について
説明する。D2フォーマットの場合、水平同期部はアド
レス785から851までの67クロックである。よっ
て、最低限これ以上の数でなければならない。Here, the value of 120 clocks will be described. In the case of D2 format, the horizontal synchronizing section is 67 clocks from addresses 785 to 851. Therefore, the number must be at least this higher.
【0008】その際、いかにしてODD(奇数)フィー
ルドと、EVEN(偶数)フィールドの区別を行うかが
問題となるが、ODDとEVENでは垂直同期期間がハ
ーフH(=1/2H)だけ位相がずれており、これを用い
ることでODDとEVENの区別が可能である。At this time, how to distinguish between the ODD (odd number) field and the EVEN (even number) field becomes a problem. In ODD and EVEN, the vertical synchronization period is phased by half H (= 1 / 2H). The ODD and EVEN can be distinguished by using this.
【0009】ハーフHだけ位相がずれているということ
は、ハーフHキラー信号の位相関係もずれているわけ
で、垂直同期検出時パルス生成部3から出力される垂直
同期生成パルスでハーフHキラー信号をラッチすれば位
相関係の検出もできる。但し、ラッチするにはハーフH
キラー信号が“H”と“L”の両位相が必要である。The fact that the phase is shifted by half H means that the phase relationship of the half H killer signal is also shifted, and therefore the half H killer signal is generated by the vertical synchronization generation pulse output from the vertical synchronization detection pulse generator 3. Can also detect the phase relationship. However, to latch, half H
The killer signal requires both "H" and "L" phases.
【0010】ハーフHキラーは、圧縮データやユーザー
データがNTSCコンポジット信号に重畳した場合に
は、データ期間中すべてにかけることになる。The half H killer is applied during the entire data period when compressed data or user data is superimposed on the NTSC composite signal.
【0011】データ期間のアドレスは0から767で、
その期間中ハーフHキラー信号を“H”、それ以外の期
間は“L”とすると、垂直同期検出時パルス生成部3か
らの垂直同期生成パルス信号がハーフHキラー信号の
“H”、“L”をラッチするためには、アドレス785
から(カラーバースト位置を過ぎ)アドレス909まで
の間に垂直同期生成パルスを出力しなければならない。The addresses in the data period are 0 to 767, and
If the half H killer signal is "H" during that period and "L" during the other periods, the vertical synchronization generation pulse signal from the vertical synchronization detection pulse generation unit 3 is "H" or "L" of the half H killer signal. To latch ", the address 785
The vertical sync generation pulse must be output during the period from to (address past the color burst position) to address 909.
【0012】アドレスは0から909までの910周期
であり、ここでは垂直同期検出時パルス生成部3からの
垂直同期生成パルス出力の位相をアドレス909の直前
の905とする。The address has 910 cycles from 0 to 909. Here, the phase of the vertical synchronization generation pulse output from the vertical synchronization detection time pulse generation section 3 is 905 immediately before the address 909.
【0013】これにより垂直同期生成パルスは、アドレ
ス785から905までの120連続シンクスライスレ
ベル以下が続いた時に出力される。As a result, the vertical sync generation pulse is output when the level of 120 consecutive sync slice levels from the address 785 to 905 continues.
【0014】そして、図4に示すように、D型フリップ
フロップからなるラッチ回路8により垂直同期生成パル
スでハーフHキラー信号のラッチを行う。Then, as shown in FIG. 4, the latch circuit 8 consisting of a D-type flip-flop latches the half H killer signal with the vertical synchronization generation pulse.
【0015】このラッチ回路8の出力が“H”期間は、
ODDフィールドでは水平同期信号にかかっている(重
なる)が、EVENフィールドでは水平同期信号にかか
らない位相に出力される。While the output of the latch circuit 8 is "H",
In the ODD field, the horizontal sync signal is applied (overlapped), but in the EVEN field, it is output in a phase not applied to the horizontal sync signal.
【0016】よって、水平同期信号が、ラッチ回路8の
出力の“L”期間に出力されれば垂直同期検出カウンタ
16のリセット(RST)として、ラッチ回路8の出力
の“H”期間に出力されれば垂直同期検出カウンタ16
のクロック信号(CLK)として供給することにより、
垂直同期検出カウンタ16にはEVENフィールドで常
にリセットがかかり、ODDフィールドになってカウン
トアップするようになる。この場合、垂直同期検出カウ
ンタ16のカウント値としてはカウンタ動作した時点さ
えわかればよいので、カウンタ出力の「1」をデコード
し、「2」でストップさせればよい。Therefore, if the horizontal synchronizing signal is output during the "L" period of the output of the latch circuit 8, the vertical synchronizing detection counter 16 is reset (RST) and is output during the "H" period of the output of the latch circuit 8. Vertical sync detection counter 16
By supplying as the clock signal (CLK) of
The vertical synchronization detection counter 16 is constantly reset in the EVEN field and becomes the ODD field to count up. In this case, since the count value of the vertical synchronization detection counter 16 need only be known at the time when the counter operates, the counter output "1" may be decoded and stopped at "2".
【0017】すなわち、“1”検出器17は垂直同期検
出カウンタ16のカウント値の「1」をデコードして
“1”検出結果をVカウンタ19に出力し、デコード値
“1”でVカウンタ19を動作させることにより、任意
の位置に垂直同期信号出力21を出力することが可能に
なる。垂直同期信号出力21は1フレーム(=2フィー
ルド)中に一回出力される。That is, the "1" detector 17 decodes the count value "1" of the vertical synchronization detection counter 16 and outputs the "1" detection result to the V counter 19, and the V counter 19 receives the decoded value "1". It becomes possible to output the vertical synchronizing signal output 21 to an arbitrary position by operating the. The vertical synchronizing signal output 21 is output once in one frame (= 2 fields).
【0018】図5には、EVENフィールドからODD
フィールドへのかけてのタイミング、が示されており、
EVENフィールドでは、垂直同期検出カウンタは0に
リセットされており、ODDフィールドの4Hのハーフ
Hキラー信号を垂直同期生成パルスでラッチし、該ラッ
チ出力がアクティブの時の垂直同期検出カウンタ16は
水平同期信号をクロック信号としてカウントし、5Hで
「1」を出力した際に、Vカウンタロード信号がアクテ
ィブとなり、Vカウンタの出力は「6」Hからカウント
アップを開始する。そして、垂直同期検出カウンタ16
は5Hにおいて水平同期信号をクロック入力して「2」
を出力保持し、カウント動作を停止する。図6には、O
DDフィールドからEVENフィールド(265H)へ
のタイミング図が示されている。FIG. 5 shows the EVEN field to the ODD.
The timing to get to the field is shown,
In the EVEN field, the vertical sync detection counter is reset to 0, the half H killer signal of 4H in the ODD field is latched by the vertical sync generation pulse, and the vertical sync detection counter 16 when the latch output is active is horizontal sync. When the signal is counted as a clock signal and "1" is output at 5H, the V counter load signal becomes active, and the output of the V counter starts counting up from "6" H. Then, the vertical synchronization detection counter 16
Inputs "2" after inputting horizontal sync signal at 5H
The output is held and the count operation is stopped. In FIG.
The timing diagram from the DD field to the EVEN field (265H) is shown.
【0019】[0019]
【発明が解決しようとする課題】前記従来の垂直同期回
路においては、通常のNTSCコンポジット信号に対し
ては何等問題は生じないことがいえる。しかしながら、
例えば、図7、及び図8に示すように、最近、NTSC
の映像データのみならず、圧縮データやユーザーデータ
等を映像データ期間中にのせることも多くなっている。It can be said that the above-mentioned conventional vertical synchronizing circuit does not cause any problem with the normal NTSC composite signal. However,
For example, as shown in FIGS. 7 and 8, recently, NTSC
In addition to the video data, the compressed data, user data, etc. are often placed during the video data period.
【0020】このような場合、図7を参照して、EVE
NフィールドからODDフィールドへかけて、EVEN
フィールドの映像データ期間であるm+1Hにおいて、
圧縮データやユーザーデータによりハーフHキラー信号
がアクティブとなり、垂直同期生成パルスによりラッチ
回路8の出力が“H”とされ、その後ODDフィールド
の3Hまで“H”レベルが保持された状態において、垂
直同期検出カウンタ16は水平同期信号をクロック信号
としてカウントし、m+2Hで「1」を出力した際に、
Vカウンタロード信号が“L”レベルとなり、Vカウン
タ19の出力は「6」Hからカウントアップを開始す
る。なお、垂直同期検出カウンタ16はm+3Hにおい
て水平同期信号をクロック入力して「2」を出力し、カ
ウント動作を停止する。すなわち、図7を参照して、映
像データ中に同期検出レベル以下のデータが所定個数連
続して現われた場合、Vカウンタのロード信号がアクテ
ィブとなり、誤ってカウント動作を開始し続けることに
なる。なお、図8のタイミング図は図7の続きであり、
ODDフィールドからEVENフィールドへかけて図示
されている。In such a case, referring to FIG. 7, the EVE
EVEN from N field to ODD field
In m + 1H, which is the video data period of the field,
The half sync killer signal is activated by the compressed data and the user data, the output of the latch circuit 8 is set to "H" by the vertical sync generation pulse, and then the vertical sync is held at the "H" level up to 3H of the ODD field. The detection counter 16 counts the horizontal synchronizing signal as a clock signal, and outputs “1” at m + 2H,
The V counter load signal becomes "L" level, and the output of the V counter 19 starts counting up from "6" H. The vertical synchronization detection counter 16 clocks in the horizontal synchronization signal at m + 3H, outputs "2", and stops the counting operation. That is, referring to FIG. 7, when a predetermined number of data equal to or less than the sync detection level continuously appear in the video data, the load signal of the V counter becomes active and the count operation is erroneously started. The timing diagram of FIG. 8 is a continuation of FIG.
It is illustrated from the ODD field to the EVEN field.
【0021】このような場合、映像データ期間中にも同
期と検出されるパターンが存在することになり、同期誤
検出が頻繁に発生してしまうという問題点があった。In such a case, there is a problem in that there is a pattern that is detected as being synchronized even during the video data period, and synchronization error detection frequently occurs.
【0022】[0022]
【課題を解決するための手段】前記目的を達成するため
に本発明は、入力されるNTSCコンポジット信号に対
し、水平同期検出時に水平同期検出パルス信号を生成す
る手段と、垂直同期検出時に垂直同期検出パルス信号を
生成する手段と、前記水平同期検出パルス信号を入力さ
れたキラー信号によりマスクする手段と、前記マスク手
段からマスクされず得られる水平同期検出パルス信号を
ロード信号としてカウント動作するHカウンタ手段と、
前記Hカウンタの出力から前記キラー信号を生成するキ
ラー生成手段と、前記Hカウンタの出力から水平同期信
号を生成する水平同期信号生成手段と、前記キラー信号
を前記垂直同期検出パルス信号でサンプリングした2つ
の連続する出力の位相が予め定めた関係にあり、一水平
期間内に前記垂直同期検出パルス信号が2回生成された
際に、前記水平同期信号生成手段から出力される前記水
平同期信号で垂直同期検出カウンタにクロックを供給す
るように制御する手段と、を備え、前記垂直同期検出カ
ウンタのカウント出力によりVカウンタを介して垂直同
期信号を生成することを特徴とする垂直同期検出回路を
提供する。To achieve the above object, the present invention provides a means for generating a horizontal sync detection pulse signal at the time of detecting horizontal sync with respect to an input NTSC composite signal, and a vertical sync at the time of vertical sync detection. A unit for generating a detection pulse signal, a unit for masking the horizontal synchronization detection pulse signal with an input killer signal, and an H counter for counting the horizontal synchronization detection pulse signal obtained without being masked by the masking unit as a load signal. Means and
Killer generation means for generating the killer signal from the output of the H counter, horizontal synchronization signal generation means for generating a horizontal synchronization signal from the output of the H counter, and the killer signal sampled with the vertical synchronization detection pulse signal 2 The phases of two consecutive outputs are in a predetermined relationship, and when the vertical synchronization detection pulse signal is generated twice within one horizontal period, the horizontal synchronization signal output from the horizontal synchronization signal generating means causes vertical And a means for controlling the synchronization detection counter so as to supply a clock thereto, and a vertical synchronization signal is generated through a V counter by the count output of the vertical synchronization detection counter. .
【0023】本発明は、好ましくは、入力されるNTS
Cコンポジット信号に対し、水平同期検出時に水平同期
検出パルス信号を生成する手段と、垂直同期検出時に垂
直同期検出パルス信号を生成する手段と、前記水平同期
検出パルス信号をデータ期間中マスクするデータキラー
信号によりマスクする手段と、前記マスク手段からマス
クされずに得られる水平同期検出パルス信号をロード信
号としてカウント動作するHカウンタ手段と、前記Hカ
ウンタからデータキラー信号、水平同期信号を生成する
各手段と、一水平期間内に前記垂直同期検出パルス信号
が2回生成されること(「条件1」という)を検出する
第1の検出手段と、前記垂直同期検出パルス信号で前記
データキラー信号をラッチする第1のラッチ手段と、前
記第1のラッチ手段をさらに前記垂直同期検出パルスで
ラッチしてシフトする第2のラッチ手段と、前記第1、
第2のラッチ手段の出力が論理“1”、論理“0”であ
ること(「条件2」という)を検出する第2の検出手段
と、上記第1、第2の検出手段の出力に基づき、前記条
件1及び条件2の時、水平同期信号で垂直同期検出カウ
ンタにクロックを供給する手段と、前記第1のラッチ手
段の出力が論理“0”期間に前記水平同期信号を前記垂
直同期検出カウンタのリセットに供給する手段と、を備
え、前記垂直同期検出カウンタのカウント出力によりV
カウンタを介して垂直同期信号を生成することを特徴と
する垂直同期検出回路を提供する。The present invention is preferably input NTS
A means for generating a horizontal sync detection pulse signal at the time of horizontal sync detection for the C composite signal, a means for generating a vertical sync detection pulse signal at the time of vertical sync detection, and a data killer for masking the horizontal sync detection pulse signal during a data period. Means for masking with a signal, H counter means for counting a horizontal sync detection pulse signal obtained without masking from the mask means as a load signal, and each means for generating a data killer signal and a horizontal sync signal from the H counter A first detecting means for detecting that the vertical synchronization detection pulse signal is generated twice within one horizontal period (referred to as “condition 1”); and the data killer signal is latched by the vertical synchronization detection pulse signal. And a first latching means for latching and shifting the first latching means with the vertical synchronization detection pulse. A second latch means that, the first,
Based on the second detection means for detecting that the output of the second latch means is logic "1" and logic "0" (referred to as "condition 2") and the outputs of the first and second detection means. Under the conditions 1 and 2, means for supplying a clock to the vertical synchronization detection counter with a horizontal synchronization signal, and the horizontal synchronization signal for detecting the vertical synchronization signal while the output of the first latch means is a logical "0" period. Means for supplying to the reset of the counter, and V is provided by the count output of the vertical synchronization detection counter.
Provided is a vertical synchronization detection circuit characterized by generating a vertical synchronization signal via a counter.
【0024】本発明によれば、NTSCコンポジット信
号の映像データ期間に、圧縮データやユーザーデータ等
を重畳させるような如何なる場合でも、正しく垂直同期
信号を出力することができる。According to the present invention, it is possible to correctly output the vertical synchronizing signal in any case where the compressed data, the user data and the like are superimposed in the video data period of the NTSC composite signal.
【0025】[0025]
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0026】図1に本発明の一実施形態の垂直同期検出
回路の構成を示す。FIG. 1 shows the configuration of a vertical sync detection circuit according to an embodiment of the present invention.
【0027】NTSCコンポジット入力1は、水平同期
検出時パルス生成部2、及び垂直同期検出時パルス生成
部3に供給される。The NTSC composite input 1 is supplied to a horizontal sync detection pulse generator 2 and a vertical sync detection pulse generator 3.
【0028】水平同期検出時パルス生成部2により水平
同期検出時に生成されるパルス出力はHカウンタ5のロ
ード信号として、該ロード信号をマスクするロードマス
ク部4を介して供給される。The pulse output generated by the horizontal sync detection pulse generator 2 at the time of horizontal sync detection is supplied as a load signal for the H counter 5 through the load mask unit 4 for masking the load signal.
【0029】Hカウンタ5の出力はデータキラー生成部
6に入力され、データキラー生成部6は、データ期間中
(例えばアドレス0から767)のHカウンタ5のロー
ド信号のマスクを行うためのデータキラー信号を出力
し、データキラー信号はロードマスク部4にてマスク制
御信号として供給され、Hカウンタ5のロード端子に入
力されるデータ位相中のロード信号をマスクする。そし
て、Hカウンタ5の出力は水平同期生成部7に入力さ
れ、水平同期信号が生成される。The output of the H counter 5 is input to the data killer generator 6, and the data killer generator 6 is a data killer for masking the load signal of the H counter 5 during the data period (for example, addresses 0 to 767). A signal is output, and the data killer signal is supplied as a mask control signal by the load mask unit 4 to mask the load signal in the data phase input to the load terminal of the H counter 5. Then, the output of the H counter 5 is input to the horizontal synchronization generator 7 and the horizontal synchronization signal is generated.
【0030】データキラー生成部6から出力されたデー
タキラー信号は、垂直同期検出時パルス生成部3にて垂
直同期検出時に出力されるパルス(「垂直同期生成パル
ス出力」ともいう)により、第1のレジスタ8でラッチ
し、第1のレジスタ8の出力は第2のレジスタ9にてラ
ッチされてシフトされる。The data killer signal output from the data killer generation unit 6 is firstly output by the pulse (also referred to as "vertical synchronization generation pulse output") output during vertical synchronization detection by the vertical synchronization detection pulse generation unit 3. Register 8 and the output of the first register 8 is latched and shifted by the second register 9.
【0031】第1のレジスタ8の出力と、第2のレジス
タ9の反転出力とは、AND回路10に入力されてAN
D(論理積)がとられ、第1、第2のレジスタ8、9の
出力が“H”,“L”レベル出力であることが検出され
る(すなわち、AND回路10の出力が“H”となるの
は、第1、第2のレジスタ8、9の出力がそれぞれ
“H”,“L”レベルの時である)。The output of the first register 8 and the inverted output of the second register 9 are input to the AND circuit 10 and AN
D (logical product) is obtained, and it is detected that the outputs of the first and second registers 8 and 9 are "H" and "L" level outputs (that is, the output of the AND circuit 10 is "H"). This occurs when the outputs of the first and second registers 8 and 9 are "H" and "L" levels, respectively.
【0032】また、垂直同期検出時パルス生成部3のパ
ルス出力は、1H内2回目垂直同期生成パルス出力部1
2に供給され、水平同期生成部7から出力される水平同
期信号も1H内2回目垂直同期生成パルス出力部12に
リセット(RST)として供給される。The pulse output of the vertical sync detection pulse generator 3 is the second vertical sync pulse output unit 1 in 1H.
The horizontal sync signal supplied to the second horizontal sync generator 7 is also supplied to the second vertical sync generator pulse output unit 12 in 1H as a reset (RST).
【0033】1H内2回目垂直同期生成パルス出力部1
2は、水平同期信号によりリセットされて“0”とさ
れ、垂直同期生成パルス出力により“1”、“2”とカ
ウントアップする動作を行う。Second time vertical sync generation pulse output section 1 within 1H
2 is reset to "0" by the horizontal synchronization signal and performs an operation of counting up to "1" or "2" by the output of the vertical synchronization generation pulse.
【0034】1H内2回目垂直同期生成パルス出力部1
2の出力はJKフリップフロップ14のJ入力端子に入
力され、水平同期信号はインバータ13を介して反転さ
れK入力端子に入力される。1H内2回目垂直同期生成
パルス出力部12の出力が「2」になるとJKフリップ
フロップ14のJ入力端子に“H”が入力され、JKフ
リップフロップ14は、1H内における2回目の垂直同
期検出時生成パルスが検出されてから、次の水平同期信
号までの期間“H”出力を行う。Second vertical sync generation pulse output unit 1 within 1H
The output of 2 is input to the J input terminal of the JK flip-flop 14, and the horizontal synchronizing signal is inverted via the inverter 13 and input to the K input terminal. When the output of the second vertical synchronization generation pulse output unit 12 within 1H becomes "2", "H" is input to the J input terminal of the JK flip-flop 14, and the JK flip-flop 14 detects the second vertical synchronization within 1H. "H" is output during the period from the detection of the time generation pulse to the next horizontal synchronizing signal.
【0035】JKフリップフロップ14の出力と、AN
D回路10の出力と、水平同期信号のインバータ13に
よる反転出力は3入力AND回路15に入力され、3入
力AND回路15の出力は、垂直同期検出カウンタ16
のクロック信号(CLK)として供給される。The output of the JK flip-flop 14 and AN
The output of the D circuit 10 and the inverted output of the horizontal synchronization signal from the inverter 13 are input to the 3-input AND circuit 15, and the output of the 3-input AND circuit 15 is the vertical synchronization detection counter 16.
Is supplied as a clock signal (CLK).
【0036】また、第1のレジスタ8の出力と、水平同
期生成部7から出力された水平同期信号とはOR回路1
1に入力され、これらの論理和出力が垂直同期検出カウ
ンタ16にリセット(RST)として供給する。Further, the output of the first register 8 and the horizontal synchronization signal output from the horizontal synchronization generator 7 are connected to the OR circuit 1
1 and the logical sum output of these is supplied to the vertical synchronization detection counter 16 as a reset (RST).
【0037】垂直同期検出カウンタ16の出力は、
“1”検出器17、“2”検出器18で、それぞれの値
が検出される。The output of the vertical sync detection counter 16 is
The respective values are detected by the “1” detector 17 and the “2” detector 18.
【0038】そして、垂直同期検出カウンタ16の出力
が“2”であることを検出した時には、“2”検出器1
8は、垂直同期検出カウンタ16のイネーブル信号EN
をインアクティブとし、垂直同期検出カウンタ16はリ
セットが入るまで動作を止める。When it is detected that the output of the vertical sync detection counter 16 is "2", the "2" detector 1
8 is an enable signal EN of the vertical synchronization detection counter 16.
Is made inactive, and the vertical synchronization detection counter 16 stops its operation until reset is entered.
【0039】垂直同期検出カウンタ16の出力が“1”
であることを検出した時は、“1”検出器17の出力は
Vカウンタ19のロード信号となり、以降Vカウンタ1
9を作動させ、垂直同期生成部20において任意の位置
に垂直同期信号を生成し、垂直同期信号出力21が出力
される。The output of the vertical sync detection counter 16 is "1".
Is detected, the output of the "1" detector 17 becomes the load signal of the V counter 19, and thereafter the V counter 1
9 is operated, the vertical synchronization signal is generated in the vertical synchronization generator 20 at an arbitrary position, and the vertical synchronization signal output 21 is output.
【0040】本実施形態の具体的動作について図2、図
3を参照して以下に説明する。The specific operation of this embodiment will be described below with reference to FIGS. 2 and 3.
【0041】NTSCコンポジット信号の垂直同期部の
検出は、前記従来例でも示したように、ここでは120
クロック連続シンクスライスレベル以下で行われる。The vertical sync portion of the NTSC composite signal is detected at 120 here, as shown in the above-mentioned conventional example.
It is performed below the clock continuous sync slice level.
【0042】前記従来例で問題となるのは、データ期間
中から同期を誤検出した際に、垂直同期検出カウンタ1
6にクロックが供給されてしまう場合である。The problem in the above-mentioned conventional example is that the vertical synchronization detection counter 1 is activated when synchronization is erroneously detected during the data period.
This is the case where the clock is supplied to 6.
【0043】本実施形態において、垂直同期検出カウン
タ16へのクロックの供給が許されるのは、垂直同期検
出時パルス出力部3から1H内に2回の垂直同期生成パ
ルス出力が出力され、且つ垂直同期検出パルス信号でデ
ータキラー信号をラッチした時、1回目で“L”、2回
目で“H”が出力される場合のみである。In the present embodiment, the supply of the clock to the vertical sync detection counter 16 is permitted because the vertical sync detection pulse output section 3 outputs two vertical sync generation pulse outputs within 1H. This is only when "L" is output at the first time and "H" is output at the second time when the data killer signal is latched by the synchronization detection pulse signal.
【0044】本実施形態は、この2つの条件を検出し
て、垂直同期検出カウンタ16へのクロック供給を制御
するような回路構成としたものである。これにより、如
何なる信号がNTSCコンポジット信号の映像データ期
間に重畳されても、NTSC信号そのものと同様に垂直
同期信号を正しく同期分離することができる。The present embodiment has a circuit configuration that detects these two conditions and controls the clock supply to the vertical synchronization detection counter 16. As a result, no matter what signal is superimposed on the video data period of the NTSC composite signal, the vertical sync signal can be correctly separated in the same manner as the NTSC signal itself.
【0045】まず、データキラー信号を垂直同期検出パ
ルス信号でラッチする第1のレジスタ8と、第1のレジ
スタ8をシフトする第2のレジスタ9と、第1のレジス
タ8出力と第2のレジスタ9の反転出力とのANDをと
るAND回路10と、を備え、さらに1H内に垂直同期
検出生成パルスが2回検出され、2回目から次の水平同
期信号までの期間を示すゲート信号を生成する回路構成
としている。First, the first register 8 that latches the data killer signal with the vertical sync detection pulse signal, the second register 9 that shifts the first register 8, the output of the first register 8 and the second register. AND circuit 10 for ANDing with the inverted output of 9 is further provided, and the vertical synchronization detection generation pulse is detected twice within 1H to generate a gate signal indicating the period from the second time to the next horizontal synchronization signal. It has a circuit configuration.
【0046】この2つの回路構成を前記従来の回路構成
と組み合わせ、上記条件を満たす時にのみ垂直同期検出
カウンタ16にクロックを供給することにより、映像デ
ータ期間中に誤って垂直同期検出パルス信号が出力され
ても、これをマスクして垂直同期検出カウンタ16のク
ロックには供給されず、入力に同期した垂直同期信号を
出力することができる。By combining these two circuit configurations with the conventional circuit configuration and supplying the clock to the vertical synchronization detection counter 16 only when the above condition is satisfied, the vertical synchronization detection pulse signal is erroneously output during the video data period. However, even if this is masked, it is not supplied to the clock of the vertical synchronization detection counter 16 and the vertical synchronization signal synchronized with the input can be output.
【0047】図2を参照して、EVENフィールドから
ODDフィールドへかけてのタイミングが示されてお
り、ODDフィールドの4Hにおいてデータキラー信号
が“L”と“H”とされた時点でAND回路10の出力
は“H”となり、1H内に垂直同期生成パルスが2回出
力された時にJKフリップフロップ14が“H”レベル
となり、3入力AND回路15からクロックが供給さ
れ、垂直同期検出カウンタ16は水平同期信号をクロッ
ク信号としてカウントし、5Hで「1」を出力した際
に、Vカウンタロード信号が“L”レベルなり、Vカウ
ンタの出力は「6」Hからカウントアップを開始し、正
しく動作する。そして、垂直同期検出カウンタ16は5
Hにおいて水平同期信号をクロック入力して「2」を出
力保持し、カウント動作を停止する。図3には、ODD
フィールドからEVENフィールド(265H)へのタ
イミング図が示されている。Referring to FIG. 2, the timing from the EVEN field to the ODD field is shown, and when the data killer signal is made "L" and "H" at 4H of the ODD field, the AND circuit 10 is shown. Becomes "H", the JK flip-flop 14 becomes "H" level when the vertical sync generation pulse is output twice within 1H, the clock is supplied from the 3-input AND circuit 15, and the vertical sync detection counter 16 becomes When the horizontal synchronizing signal is counted as a clock signal and "1" is output at 5H, the V counter load signal becomes "L" level, and the output of the V counter starts counting up from "6" H and operates correctly. To do. Then, the vertical synchronization detection counter 16 is 5
At H, the horizontal synchronizing signal is clocked in and the output of "2" is held and the counting operation is stopped. In Figure 3, ODD
A timing diagram from field to EVEN field (265H) is shown.
【0048】また、本実施形態によれば、EVENフィ
ールドのn+1Hにおいて重畳されたデータ等により同
期検出レベル以下のデータが連続した際にも、データ期
間内においては、前記従来例と相違してVカウンタのロ
ード信号がアクティブとなり、カウントアップ動作し
て、正規の位相関係が崩れ、垂直同期が乱れてしまうと
いう問題が完全に解消されている。Further, according to the present embodiment, even when the data equal to or lower than the sync detection level continues due to the data superposed in n + 1H of the EVEN field and the like, within the data period, unlike the conventional example, V The problem that the load signal of the counter becomes active, the count-up operation is performed, the normal phase relationship is broken, and the vertical synchronization is disturbed is completely solved.
【0049】[0049]
【発明の効果】以上説明したように、本発明によれば、
NTSCコンポジット信号の映像データ期間に、圧縮デ
ータやユーザーデータ等を重畳させるような如何なる場
合でも、正しく垂直同期検出信号を出力することができ
るという効果を有する。As described above, according to the present invention,
The vertical sync detection signal can be correctly output in any case where compressed data, user data, or the like is superimposed on the video data period of the NTSC composite signal.
【図1】本発明の一実施形態の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図2】本発明の一実施形態の動作を説明するためのタ
イミング図である。FIG. 2 is a timing diagram illustrating an operation of the exemplary embodiment of the present invention.
【図3】本発明の一実施形態の動作を説明するためのタ
イミング図である。FIG. 3 is a timing diagram illustrating an operation of the exemplary embodiment of the present invention.
【図4】従来の垂直同期回路の構成を示したブロック図
である。FIG. 4 is a block diagram showing a configuration of a conventional vertical synchronizing circuit.
【図5】従来の正動作を示した第1のタイミング図であ
る。FIG. 5 is a first timing diagram showing a conventional positive operation.
【図6】従来の正動作を示した第2のタイミング図であ
る。FIG. 6 is a second timing diagram showing a conventional positive operation.
【図7】従来の誤動作を示した第1のタイミング図であ
る。FIG. 7 is a first timing diagram showing a conventional malfunction.
【図8】従来の誤動作を示した第2のタイミング図であ
る。FIG. 8 is a second timing chart showing a conventional malfunction.
1 NTSCコンポジット入力部 2 水平同期検出時パルス生成部 3 垂直同期検出時パルス生成部 4 ロードマスク部 5 Hカウンタ部 6 データキラー生成部 7 水平同期生成部 8 レジスタ(ラッチ回路) 9 レジスタ(ラッチ回路) 10 AND回路 11 OR回路 12 1H内2回目垂直同期生成パルス出力部 13 インバータ部 14 JKフリップフロップ 15 3入力AND回路 16 垂直同期検出カウンタ部 17 “1”検出器(デコード部) 18 “2”検出器(デコード部) 19 Vカウンタ部 20 垂直同期生成部 21 垂直同期信号出力部 1 NTSC composite input section 2 Horizontal sync detection pulse generation section 3 Vertical sync detection pulse generation section 4 Load mask section 5 H counter section 6 Data killer generation section 7 Horizontal synchronization generation section 8 Register (latch circuit) 9 register (latch circuit) ) 10 AND circuit 11 OR circuit 12 1H second-time vertical sync generation pulse output section 13 Inverter section 14 JK flip-flop 15 3 input AND circuit 16 Vertical sync detection counter section 17 “1” detector (decode section) 18 “2” Detector (decoding section) 19 V counter section 20 Vertical synchronization generation section 21 Vertical synchronization signal output section
Claims (3)
し、水平同期検出時に水平同期検出パルス信号を生成す
る手段と、 垂直同期検出時に垂直同期検出パルス信号を生成する手
段と、 前記水平同期検出パルス信号を入力されたキラー信号に
よりマスクする手段と、 前記マスク手段からマスクされず得られる水平同期検出
パルス信号をロード信号としてカウント動作するHカウ
ンタ手段と、 前記Hカウンタの出力から前記キラー信号を生成するキ
ラー生成手段と、 前記Hカウンタの出力から水平同期信号を生成する水平
同期信号生成手段と、 前記キラー信号を前記垂直同期検出パルス信号でサンプ
リングした2つの連続する出力の位相が予め定めた関係
にあり、一水平期間内に前記垂直同期検出パルス信号が
2回生成された際に、前記水平同期信号生成手段から出
力される前記水平同期信号で垂直同期検出カウンタにク
ロックを供給するように制御する手段と、 を備え、 前記垂直同期検出カウンタのカウント出力によりVカウ
ンタを介して垂直同期信号を生成することを特徴とする
垂直同期検出回路。1. A means for generating a horizontal sync detection pulse signal at the time of detecting horizontal sync with respect to an input NTSC composite signal, a means for generating a vertical sync detection pulse signal at the time of vertical sync detection, and the horizontal sync detection pulse signal. For masking with the input killer signal, H counter means for counting the horizontal synchronization detection pulse signal obtained without being masked by the mask means as a load signal, and generating the killer signal from the output of the H counter. Killer generating means, horizontal synchronizing signal generating means for generating a horizontal synchronizing signal from the output of the H counter, and phases of two consecutive outputs obtained by sampling the killer signal with the vertical synchronizing detection pulse signal have a predetermined relationship. Yes, when the vertical synchronization detection pulse signal is generated twice within one horizontal period, the water Means for controlling the vertical synchronization detection counter to supply a clock with the horizontal synchronization signal output from the synchronization signal generation means, and the vertical synchronization signal is output via the V counter by the count output of the vertical synchronization detection counter. A vertical synchronization detection circuit characterized by generating.
信号のサンプリング信号がインアクティブ状態の際に前
記水平同期信号が入力された時前記垂直同期検出カウン
タのリセット信号に供給するようにしたことを特徴とす
る請求項1記載の垂直同期検出回路。2. The killer signal is supplied to a reset signal of the vertical synchronization detection counter when the horizontal synchronization signal is input when the sampling signal of the vertical synchronization detection pulse signal is in the inactive state. 2. The vertical sync detection circuit according to claim 1, wherein
し、水平同期検出時に水平同期検出パルス信号を生成す
る手段と、 垂直同期検出時に垂直同期検出パルス信号を生成する手
段と、 前記水平同期検出パルス信号をデータ期間中マスクする
データキラー信号によりマスクする手段と、 前記マスク手段からマスクされずに得られる水平同期検
出パルス信号をロード信号としてカウント動作するHカ
ウンタ手段と、 前記Hカウンタからデータキラー信号、水平同期信号を
生成する各手段と、 一水平期間内に前記垂直同期検出パルス信号が2回生成
されること(「条件1」という)を検出する第1の検出
手段と、 前記垂直同期検出パルス信号で前記データキラー信号を
ラッチする第1のラッチ手段と、 前記第1のラッチ手段をさらに前記垂直同期検出パルス
でラッチしてシフトする第2のラッチ手段と、 前記第1、第2のラッチ手段の出力が論理“1”、論理
“0”であること(「条件2」という)を検出する第2
の検出手段と、 上記第1、第2の検出手段の出力に基づき、前記条件1
及び条件2の時、水平同期信号で垂直同期検出カウンタ
にクロックを供給する手段と、 前記第1のラッチ手段の出力が論理“0”期間に前記水
平同期信号を前記垂直同期検出カウンタのリセットに供
給する手段と、 を備え、 前記垂直同期検出カウンタのカウント出力によりVカウ
ンタを介して垂直同期信号を生成することを特徴とする
垂直同期検出回路。3. A means for generating a horizontal sync detection pulse signal at the time of detecting horizontal sync with respect to an input NTSC composite signal, a means for generating a vertical sync detection pulse signal at the time of vertical sync detection, and the horizontal sync detection pulse signal. A data killer signal for masking during the data period, an H counter means for counting a horizontal synchronization detection pulse signal obtained without masking from the masking means as a load signal, a data killer signal from the H counter, Each means for generating a horizontal synchronization signal, first detection means for detecting that the vertical synchronization detection pulse signal is generated twice within one horizontal period (referred to as "condition 1"), and the vertical synchronization detection pulse A first latching means for latching the data killer signal by a signal; Second latch means for latching and shifting with a sync detection pulse, and detecting that outputs of the first and second latch means are logic "1" and logic "0" (referred to as "condition 2") Second
And the condition 1 based on the outputs of the first and second detecting means.
And condition 2, the means for supplying a clock to the vertical synchronization detection counter by the horizontal synchronization signal, and the horizontal synchronization signal for resetting the vertical synchronization detection counter while the output of the first latch means is a logical "0" period. A vertical synchronization detection circuit comprising: a means for supplying; and a vertical synchronization signal generated via a V counter by the count output of the vertical synchronization detection counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19608595A JP2842312B2 (en) | 1995-07-07 | 1995-07-07 | Vertical sync detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19608595A JP2842312B2 (en) | 1995-07-07 | 1995-07-07 | Vertical sync detection circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0923350A true JPH0923350A (en) | 1997-01-21 |
JP2842312B2 JP2842312B2 (en) | 1999-01-06 |
Family
ID=16351965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19608595A Expired - Lifetime JP2842312B2 (en) | 1995-07-07 | 1995-07-07 | Vertical sync detection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2842312B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100467520B1 (en) * | 1997-06-30 | 2005-05-17 | 삼성전자주식회사 | Drive circuit for liquid crystal display with circuit protection |
KR100483533B1 (en) * | 1997-12-31 | 2006-03-28 | 삼성전자주식회사 | Method and circuit for generating synchronization signal of liquid crystal display |
-
1995
- 1995-07-07 JP JP19608595A patent/JP2842312B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100467520B1 (en) * | 1997-06-30 | 2005-05-17 | 삼성전자주식회사 | Drive circuit for liquid crystal display with circuit protection |
KR100483533B1 (en) * | 1997-12-31 | 2006-03-28 | 삼성전자주식회사 | Method and circuit for generating synchronization signal of liquid crystal display |
Also Published As
Publication number | Publication date |
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JP2842312B2 (en) | 1999-01-06 |
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