JPH09107271A - 直接拡散スペクトル拡散用ディジタルマッチドフィルタ - Google Patents
直接拡散スペクトル拡散用ディジタルマッチドフィルタInfo
- Publication number
- JPH09107271A JPH09107271A JP7288156A JP28815695A JPH09107271A JP H09107271 A JPH09107271 A JP H09107271A JP 7288156 A JP7288156 A JP 7288156A JP 28815695 A JP28815695 A JP 28815695A JP H09107271 A JPH09107271 A JP H09107271A
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- JP
- Japan
- Prior art keywords
- polarity
- input signal
- signals
- tap coefficient
- circuit
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Abstract
(57)【要約】
【課題】直接拡散スペクトル拡散用ディジタルマッチド
フィルタの構成で問題となる乗算器の多数使用による回
路規模増大の問題を解決し、回路規模の縮小を図る。 【解決手段】入力信号をｎ個の遅延素子１〜６に順次入
力してシフトする毎に出力させる。選択回路１３〜１８
は、各遅延素子１〜６の出力と極性反転回路７〜１２の
出力とを、タップ係数発生器２０から出力されるタップ
係数によって切替え出力する。加算器１９はその出力を
加算してフィルタ出力とする。
フィルタの構成で問題となる乗算器の多数使用による回
路規模増大の問題を解決し、回路規模の縮小を図る。 【解決手段】入力信号をｎ個の遅延素子１〜６に順次入
力してシフトする毎に出力させる。選択回路１３〜１８
は、各遅延素子１〜６の出力と極性反転回路７〜１２の
出力とを、タップ係数発生器２０から出力されるタップ
係数によって切替え出力する。加算器１９はその出力を
加算してフィルタ出力とする。
Description
【０００１】
【発明の属する技術分野】本発明は直接拡散スペクトル
拡散通信に用いられるディジタルマッチドフィルタに関
するものである。
拡散通信に用いられるディジタルマッチドフィルタに関
するものである。
【０００２】
【従来の技術】図３は従来の直接拡散スペクトル拡散用
ディジタルマッチドフィルタの構成例図である。以下、
直接拡散スペクトル拡散用ディジタルマッチドフィルタ
をＤＳ−ＤＭＦと称する。図中太線はバス線を示し、細
線は単一ビット線を示す。図において、１〜６は遅延素
子（Ｚ-1）、３１〜３６は乗算器、３７は加算器、３８
はタップ係数発生器である。
ディジタルマッチドフィルタの構成例図である。以下、
直接拡散スペクトル拡散用ディジタルマッチドフィルタ
をＤＳ−ＤＭＦと称する。図中太線はバス線を示し、細
線は単一ビット線を示す。図において、１〜６は遅延素
子（Ｚ-1）、３１〜３６は乗算器、３７は加算器、３８
はタップ係数発生器である。
【０００３】Ａ／Ｄ変換されたディジタル入力信号は、
遅延素子１〜６からなるシフトレジスタに入力され、Ｔ
ｃ／ｍ間隔（但し、Ｔｃはチップ間隔、ｍは１〜１６の
整数）で順にシフトしていき、シフトする毎にレジスタ
出力は各乗算器３１〜３６でタップ係数と乗算される。
タップ係数発生器３８から出力されるタップ係数は、サ
ンプリングされた拡散符号であり、帯域制限されていな
い。つまり、１，−１（論理値では０，１）の２値を持
つ。１シフト毎に得られる乗算結果は加算器３７で加算
され、ＤＳ−ＤＭＦ出力となる。
遅延素子１〜６からなるシフトレジスタに入力され、Ｔ
ｃ／ｍ間隔（但し、Ｔｃはチップ間隔、ｍは１〜１６の
整数）で順にシフトしていき、シフトする毎にレジスタ
出力は各乗算器３１〜３６でタップ係数と乗算される。
タップ係数発生器３８から出力されるタップ係数は、サ
ンプリングされた拡散符号であり、帯域制限されていな
い。つまり、１，−１（論理値では０，１）の２値を持
つ。１シフト毎に得られる乗算結果は加算器３７で加算
され、ＤＳ−ＤＭＦ出力となる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の構
成では、各遅延素子の数だけ乗算器が必要となるので、
回路規模が増大化し、小型化が困難であるという欠点が
ある。
成では、各遅延素子の数だけ乗算器が必要となるので、
回路規模が増大化し、小型化が困難であるという欠点が
ある。
【０００５】本発明の目的は、上記従来の構成で問題と
なる乗算器の多数使用による回路規模増大の問題を解決
し、回路規模を縮小可能な構成のＤＳ−ＤＭＦを提供す
ることにある。
なる乗算器の多数使用による回路規模増大の問題を解決
し、回路規模を縮小可能な構成のＤＳ−ＤＭＦを提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の直接拡散スペク
トル拡散用ディジタルマッチドフィルタは、入力信号を
Ｔｃ／ｍ時間（但し、Ｔｃ：拡散符号１チップ時間、
ｍ：整数）で順に遅延させるｎ個（但し、ｎ：整数）の
遅延素子と、該ｎ個の遅延素子からの信号の極性をそれ
ぞれ反転するｎ個の極性反転回路と、該ｎ個の極性反転
回路からの信号と前記ｎ個の遅延素子からの信号とのい
ずれかをそれぞれタップ係数に従って選択出力するｎ個
の選択回路と、該ｎ個の選択回路からの信号を加算して
フィルタ出力を得る加算器とを備えたことを特徴とする
ものである。
トル拡散用ディジタルマッチドフィルタは、入力信号を
Ｔｃ／ｍ時間（但し、Ｔｃ：拡散符号１チップ時間、
ｍ：整数）で順に遅延させるｎ個（但し、ｎ：整数）の
遅延素子と、該ｎ個の遅延素子からの信号の極性をそれ
ぞれ反転するｎ個の極性反転回路と、該ｎ個の極性反転
回路からの信号と前記ｎ個の遅延素子からの信号とのい
ずれかをそれぞれタップ係数に従って選択出力するｎ個
の選択回路と、該ｎ個の選択回路からの信号を加算して
フィルタ出力を得る加算器とを備えたことを特徴とする
ものである。
【０００７】
【発明の実施の形態】以下本発明を詳細に説明する。図
１は本発明のＤＳ−ＤＭＦの構成例図である。図におい
て、１〜６は遅延素子（Ｚ-1）でありシフトレジスタで
構成される。７〜１２は極性反転回路、１３〜１８は選
択回路、１９は加算器、２０はタップ係数発生器であ
る。この実施例は、６段のシフトレジスタの例を挙げた
が、任意のシフトレジスタ（通常１〜１６３８４段）ま
で拡散が可能である。図中、太線はバス線を示し、細線
は単一ビット線を示す。
１は本発明のＤＳ−ＤＭＦの構成例図である。図におい
て、１〜６は遅延素子（Ｚ-1）でありシフトレジスタで
構成される。７〜１２は極性反転回路、１３〜１８は選
択回路、１９は加算器、２０はタップ係数発生器であ
る。この実施例は、６段のシフトレジスタの例を挙げた
が、任意のシフトレジスタ（通常１〜１６３８４段）ま
で拡散が可能である。図中、太線はバス線を示し、細線
は単一ビット線を示す。
【０００８】受信後Ａ／Ｄ変換されたシリアル入力信号
はシフトレジスタ１へ入力する。入力信号は、そのビッ
ト周期もしくはサンプル周期と同期して、右方向へ順次
シフトしていく。各シフトレジスタに接続されている極
性反転回路７〜１２は、符号ビットだけを反転するもの
ではなく、入力信号を正→負、もしくは負→正と、入力
信号の極性を反転するものである。
はシフトレジスタ１へ入力する。入力信号は、そのビッ
ト周期もしくはサンプル周期と同期して、右方向へ順次
シフトしていく。各シフトレジスタに接続されている極
性反転回路７〜１２は、符号ビットだけを反転するもの
ではなく、入力信号を正→負、もしくは負→正と、入力
信号の極性を反転するものである。
【０００９】選択回路１３〜１８は、極性反転回路７〜
１２の出力を一方の入力とし、シフトレジスタ１〜６の
出力を他方の入力とし、タップ係数発生器２０からのタ
ップ係数に従って、極性反転されたものか、そのまま出
力するのかのいずれかを選択する。極性が決定した信号
は加算器１９へ入力されて加算される。
１２の出力を一方の入力とし、シフトレジスタ１〜６の
出力を他方の入力とし、タップ係数発生器２０からのタ
ップ係数に従って、極性反転されたものか、そのまま出
力するのかのいずれかを選択する。極性が決定した信号
は加算器１９へ入力されて加算される。
【００１０】
【実施例】図２は本発明の具体例を示す。図において、
１〜６は遅延素子、２１〜２６は排他的論理和回路（Ｅ
ＯＲ）、２７，２８は加算器である。その動作を説明す
る。今、入力として、各レジスタに図のように４，１，
−４，１３，６，９という数値を持つ信号が入力したと
する。その時、タップ発生器２０から出力されるタップ
係数は１，０，１，０，０，１である。ここで１，０は
論理値であり、１が−１、０が１に相当する。従来のマ
ッチドフィルタであれば、図２のような入力とタップ係
数の関係であれば、−４＋１−４−１３＋６−９＝−２
３という出力が得られるのは自明である。本発明におい
ても同様に動作することを説明する。
１〜６は遅延素子、２１〜２６は排他的論理和回路（Ｅ
ＯＲ）、２７，２８は加算器である。その動作を説明す
る。今、入力として、各レジスタに図のように４，１，
−４，１３，６，９という数値を持つ信号が入力したと
する。その時、タップ発生器２０から出力されるタップ
係数は１，０，１，０，０，１である。ここで１，０は
論理値であり、１が−１、０が１に相当する。従来のマ
ッチドフィルタであれば、図２のような入力とタップ係
数の関係であれば、−４＋１−４−１３＋６−９＝−２
３という出力が得られるのは自明である。本発明におい
ても同様に動作することを説明する。
【００１１】１段目の遅延素子１からの出力は、４（０
０００ ０１０００）であり、タップ係数は１であるか
ら、ＥＯＲ２１の出力は（１１１１ １０１１）とな
る。２段目の遅延素子２からの出力は１（００００ ０
０００１）であり、タップ係数は０であるから、ＥＯＲ
２２の出力は（００００ ００００１）とそのまま出力
される。以下、同様にすると、全ての遅延素子，タップ
係数，ＥＯＲ回路からの出力関係は、図中のＥＯＲ回路
２１〜２６の出力端にそれぞれ付記した２進数表示のよ
うになる。
０００ ０１０００）であり、タップ係数は１であるか
ら、ＥＯＲ２１の出力は（１１１１ １０１１）とな
る。２段目の遅延素子２からの出力は１（００００ ０
０００１）であり、タップ係数は０であるから、ＥＯＲ
２２の出力は（００００ ００００１）とそのまま出力
される。以下、同様にすると、全ての遅延素子，タップ
係数，ＥＯＲ回路からの出力関係は、図中のＥＯＲ回路
２１〜２６の出力端にそれぞれ付記した２進数表示のよ
うになる。
【００１２】一方、タップ係数は１，０，１，０，０，
１であるから、−１を乗算するべき数は３個である。加
算器２７の出力は、タップ係数中の１の数をカウントし
たものであるから、加算器２７の出力は図示するように
３（００００ ００１１）となる。
１であるから、−１を乗算するべき数は３個である。加
算器２７の出力は、タップ係数中の１の数をカウントし
たものであるから、加算器２７の出力は図示するように
３（００００ ００１１）となる。
【００１３】以上、タップ係数中の１の数と、入力信号
の全てのＥＯＲ回路の出力を加算器２８にて加算する
と、出力は−２３となる。これは従来のマッチドフィル
タと同等であることがわかる。
の全てのＥＯＲ回路の出力を加算器２８にて加算する
と、出力は−２３となる。これは従来のマッチドフィル
タと同等であることがわかる。
【００１４】本発明の構成により、相関出力を得るため
の従来の乗算器を極性反転器と選択回路に置き換えられ
るので、処理時間が多大で回路規模を増大させる乗算器
が不要となる。また、拡散符号の変更は、タップ係数発
生用データを外部入力するように構成すれば回路自体の
変更は必要ない。したがって、全体の回路規模を縮小す
ることが可能で、低消費電力化の可能な直接拡散スペク
トル拡散用ディジタルマッチドフィルタを実現すること
ができる。
の従来の乗算器を極性反転器と選択回路に置き換えられ
るので、処理時間が多大で回路規模を増大させる乗算器
が不要となる。また、拡散符号の変更は、タップ係数発
生用データを外部入力するように構成すれば回路自体の
変更は必要ない。したがって、全体の回路規模を縮小す
ることが可能で、低消費電力化の可能な直接拡散スペク
トル拡散用ディジタルマッチドフィルタを実現すること
ができる。
【００１５】
【発明の効果】以上説明したように、本発明を実施する
ことにより、乗算器を極性反転器と選択回路に置き換え
ることにより、回路規模を大幅に軽減できること、およ
び、回路構成が簡単になるという効果は大きい。また、
拡散符号を任意に変更することができるので、ＴＤＭＡ
（時分割多元接続）通信等のフレーム同期式にも応用可
能である。
ことにより、乗算器を極性反転器と選択回路に置き換え
ることにより、回路規模を大幅に軽減できること、およ
び、回路構成が簡単になるという効果は大きい。また、
拡散符号を任意に変更することができるので、ＴＤＭＡ
（時分割多元接続）通信等のフレーム同期式にも応用可
能である。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の具体例を示す構成図である。
【図３】従来のディジタルマッチドフィルタの構成を示
すブロック図である。
すブロック図である。
１〜６ シフトレジスタ ７〜１２ 極性反転回路 １３〜１８ 選択回路 １９，２７，２８，３７ 加算器 ２０ タップ係数発生回路 ２１〜２６ ＥＯＲ回路 ３１〜３６ 乗算器
Claims (1)
- 【請求項１】 入力信号をＴｃ／ｍ時間（但し、Ｔｃ：
拡散符号１チップ時間、ｍ：整数）で順に遅延させるｎ
個（但し、ｎ：整数）の遅延素子と、 該ｎ個の遅延素子からの信号の極性をそれぞれ反転する
ｎ個の極性反転回路と、 該ｎ個の極性反転回路からの信号と前記ｎ個の遅延素子
からの信号とのいずれかをそれぞれタップ係数に従って
選択出力するｎ個の選択回路と、 該ｎ個の選択回路からの信号を加算してフィルタ出力を
得る加算器とを備えたスペクトル拡散用ディジタルマッ
チドフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288156A JPH09107271A (ja) | 1995-10-11 | 1995-10-11 | 直接拡散スペクトル拡散用ディジタルマッチドフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288156A JPH09107271A (ja) | 1995-10-11 | 1995-10-11 | 直接拡散スペクトル拡散用ディジタルマッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107271A true JPH09107271A (ja) | 1997-04-22 |
Family
ID=17726535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288156A Pending JPH09107271A (ja) | 1995-10-11 | 1995-10-11 | 直接拡散スペクトル拡散用ディジタルマッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301292B1 (en) | 1998-04-14 | 2001-10-09 | Kokusai Electric Co., Ltd. | Despreading circuit |
| US6724812B2 (en) | 1999-11-30 | 2004-04-20 | Sharp Kabushiki Kaisha | Matching filter calculating correlation valve utilizing exclusive-or of two data and exclusive-or of two codes corresponding to the input data |
-
1995
- 1995-10-11 JP JP7288156A patent/JPH09107271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301292B1 (en) | 1998-04-14 | 2001-10-09 | Kokusai Electric Co., Ltd. | Despreading circuit |
| US6636557B2 (en) | 1998-04-14 | 2003-10-21 | Kokusai Electric Co., Ltd. | Despreading circuit |
| US6724812B2 (en) | 1999-11-30 | 2004-04-20 | Sharp Kabushiki Kaisha | Matching filter calculating correlation valve utilizing exclusive-or of two data and exclusive-or of two codes corresponding to the input data |
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