JPH08256291A - 映像重畳装置 - Google Patents
映像重畳装置Info
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- JPH08256291A JPH08256291A JP7327584A JP32758495A JPH08256291A JP H08256291 A JPH08256291 A JP H08256291A JP 7327584 A JP7327584 A JP 7327584A JP 32758495 A JP32758495 A JP 32758495A JP H08256291 A JPH08256291 A JP H08256291A
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- video
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
Abstract
(57)【要約】 （修正有）
【課題】 歪曲のない画質を提供できる映像重畳装置を
提供する。 【解決手段】 外部複合映像信号から外部複合同期信号
を分離する同期分離器と、分離された外部複合同期信号
の水平同期信号と内部水平同期信号との位相差により外
部同期信号に同期されるようにクロック信号を発生する
クロック信号発生器と、クロック信号を入力して内部複
合同期信号及びリフレッシュ用アドレス信号を発生する
同期信号発生器と、リフレッシュ用アドレス信号に応じ
て貯蔵されたディジタルビデオ情報を読み出し、書込み
用アドレス信号に応じてディジタルビデオ情報を書込む
ビデオメモリ部と、ビデオメモリから読み出されるディ
ジタルビデオ情報をＲＧＢ信号として復元させ、前記内
部複合同期信号と前記復元されたＲＧＢ信号をカラ−テ
レビ信号としてエンコ−ディングさせ、外部複合映像信
号と重畳させて映像信号を出力するス−パ−インポ−ズ
部とを備える。
提供する。 【解決手段】 外部複合映像信号から外部複合同期信号
を分離する同期分離器と、分離された外部複合同期信号
の水平同期信号と内部水平同期信号との位相差により外
部同期信号に同期されるようにクロック信号を発生する
クロック信号発生器と、クロック信号を入力して内部複
合同期信号及びリフレッシュ用アドレス信号を発生する
同期信号発生器と、リフレッシュ用アドレス信号に応じ
て貯蔵されたディジタルビデオ情報を読み出し、書込み
用アドレス信号に応じてディジタルビデオ情報を書込む
ビデオメモリ部と、ビデオメモリから読み出されるディ
ジタルビデオ情報をＲＧＢ信号として復元させ、前記内
部複合同期信号と前記復元されたＲＧＢ信号をカラ−テ
レビ信号としてエンコ−ディングさせ、外部複合映像信
号と重畳させて映像信号を出力するス−パ−インポ−ズ
部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は映像重畳装置に係
り、特に外部ビデオ信号に同期してディジタル映像信号
を重畳させるための映像処理装置に関する。
り、特に外部ビデオ信号に同期してディジタル映像信号
を重畳させるための映像処理装置に関する。
【０００２】
【従来の技術】映像歌伴奏装置のような映像重畳装置で
は歌詞を映像信号上に字幕処理して背景画面上に歌詞を
ディスプレイすると共に伴奏音を再生出力している。こ
のような装置では背景画面の選択を自由にするために記
録媒体上に予め記録されたディジタル映像情報を背景画
面として選択することもでき、外部の他のビデオソ−ス
から供給された映像情報を背景画面として選択すること
もできる機能を持つ。このように、背景画面のソ−スを
多様に選択自在にするためにはビデオ信号間の同期やレ
ベルのマッチングが自由になるべきである。また、ディ
ジタル映像デ−タから再生されたビデオ信号と外部アナ
ログビデオ信号との重畳においては、同期が良好に行わ
れなければ、画面上に歪曲現象が発生して画質を劣化さ
せるという問題があった。
は歌詞を映像信号上に字幕処理して背景画面上に歌詞を
ディスプレイすると共に伴奏音を再生出力している。こ
のような装置では背景画面の選択を自由にするために記
録媒体上に予め記録されたディジタル映像情報を背景画
面として選択することもでき、外部の他のビデオソ−ス
から供給された映像情報を背景画面として選択すること
もできる機能を持つ。このように、背景画面のソ−スを
多様に選択自在にするためにはビデオ信号間の同期やレ
ベルのマッチングが自由になるべきである。また、ディ
ジタル映像デ−タから再生されたビデオ信号と外部アナ
ログビデオ信号との重畳においては、同期が良好に行わ
れなければ、画面上に歪曲現象が発生して画質を劣化さ
せるという問題があった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、かか
る従来技術の問題点を解消するために、ディジタル映像
信号を外部映像信号に同期させて重畳することにより歪
曲のない画質の映像処理装置を提供することにある。
る従来技術の問題点を解消するために、ディジタル映像
信号を外部映像信号に同期させて重畳することにより歪
曲のない画質の映像処理装置を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明の装置は、外部複合映像信号から外部複合同期
信号を分離するための同期分離器と、分離された外部複
合同期信号の水平同期信号と内部水平同期信号との位相
差により外部同期信号に同期されるようにクロック信号
の周波数を調整し、調整されたクロック信号を発生する
クロック信号発生器と、クロック信号発生器から発生さ
れるクロック信号を入力して内部複合同期信号及びリフ
レッシュ用アドレス信号を発生する同期信号発生器と、
同期信号発生器のリフレッシュ用アドレス信号に応じて
貯蔵されたディジタルビデオ情報を読み出し、外部から
供給される書込み用アドレス信号に応じてディジタルビ
デオ情報を書込むビデオメモリ部と、ビデオメモリ部か
ら読み出されるディジタルビデオ情報をＲＧＢ信号とし
て復元させ、前記内部複合同期信号と前記復元されたＲ
ＧＢ信号をカラ−テレビ信号としてエンコ−ディングさ
せ、エンコ−ディングされたカラ−テレビ信号を前記外
部複合映像信号と重畳させて映像信号を出力するス−パ
−インポ−ズ部とを備えることを特徴とする。
に本発明の装置は、外部複合映像信号から外部複合同期
信号を分離するための同期分離器と、分離された外部複
合同期信号の水平同期信号と内部水平同期信号との位相
差により外部同期信号に同期されるようにクロック信号
の周波数を調整し、調整されたクロック信号を発生する
クロック信号発生器と、クロック信号発生器から発生さ
れるクロック信号を入力して内部複合同期信号及びリフ
レッシュ用アドレス信号を発生する同期信号発生器と、
同期信号発生器のリフレッシュ用アドレス信号に応じて
貯蔵されたディジタルビデオ情報を読み出し、外部から
供給される書込み用アドレス信号に応じてディジタルビ
デオ情報を書込むビデオメモリ部と、ビデオメモリ部か
ら読み出されるディジタルビデオ情報をＲＧＢ信号とし
て復元させ、前記内部複合同期信号と前記復元されたＲ
ＧＢ信号をカラ−テレビ信号としてエンコ−ディングさ
せ、エンコ−ディングされたカラ−テレビ信号を前記外
部複合映像信号と重畳させて映像信号を出力するス−パ
−インポ−ズ部とを備えることを特徴とする。
【０００５】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。図１は本発明による映像処
理装置のブロック図である。図１において、映像処理装
置は、外部複合映像信号から外部複合同期信号ＥＣｓｙ
ｎｃを分離するための同期分離器１０と、分離された外
部複合同期信号ＥＣｓｙｎｃの水平同期信号と内部水平
同期信号との位相差により外部複合同期信号に同期され
るようにクロック信号ＣＬＫの周波数を調整し、調整さ
れたクロック信号を発生するクロック信号発生器２０
と、クロック信号発生器２０から発生されるクロック信
号を入力して内部複合同期信号ＳＹＮＣ及びリフレッシ
ュ用アドレス信号ＸＹＡを発生する同期信号発生器３０
と、同期信号発生器３０のリフレッシュ用アドレス信号
ＸＹＡに応じて貯蔵されたディジタルビデオ情報を読み
出し、外部から供給される書込み用のアドレス信号ＡＤ
Ｄに応じてディシダルビデオ情報をメモリに書き込むビ
デオメモリ部４０と、ビデオメモリ部４０から読み出さ
れるディジタルビデオ情報をＲＧＢ信号として復元さ
せ、前記内部複合同期信号と復元されたＲＧＢ信号とを
カラ−テレビ信号としてエンコ−ディングさせ、エンコ
−ディングされたカラ−テレビ信号を外部複合映像信号
と重畳させて映像信号を出力するス−パ−インポ−ズ部
５０とを含む。
明をさらに詳細に説明する。図１は本発明による映像処
理装置のブロック図である。図１において、映像処理装
置は、外部複合映像信号から外部複合同期信号ＥＣｓｙ
ｎｃを分離するための同期分離器１０と、分離された外
部複合同期信号ＥＣｓｙｎｃの水平同期信号と内部水平
同期信号との位相差により外部複合同期信号に同期され
るようにクロック信号ＣＬＫの周波数を調整し、調整さ
れたクロック信号を発生するクロック信号発生器２０
と、クロック信号発生器２０から発生されるクロック信
号を入力して内部複合同期信号ＳＹＮＣ及びリフレッシ
ュ用アドレス信号ＸＹＡを発生する同期信号発生器３０
と、同期信号発生器３０のリフレッシュ用アドレス信号
ＸＹＡに応じて貯蔵されたディジタルビデオ情報を読み
出し、外部から供給される書込み用のアドレス信号ＡＤ
Ｄに応じてディシダルビデオ情報をメモリに書き込むビ
デオメモリ部４０と、ビデオメモリ部４０から読み出さ
れるディジタルビデオ情報をＲＧＢ信号として復元さ
せ、前記内部複合同期信号と復元されたＲＧＢ信号とを
カラ−テレビ信号としてエンコ−ディングさせ、エンコ
−ディングされたカラ−テレビ信号を外部複合映像信号
と重畳させて映像信号を出力するス−パ−インポ−ズ部
５０とを含む。
【０００６】図２は本発明によるクロック信号発生器２
０の回路図である。クロック信号発生器２０は水平同期
分離器１０２と、位相差検出器１０４と、同期検出器１
１６と、第１発振器１１２と、第２発振器１１４と、信
号選択器１１０と、ゲ−ト手段１０６と、分周器１０８
とを含む。水平同期分離器１０２は外部複合同期信号Ｅ
Ｃｓｙｎｃをインバ−タ−Ｇ1 を通して抵抗Ｒ1 及びキ
ャパシタＣ1 とより構成されるワンショット回路に印加
させ、ワンショット回路を経ながら垂直同期信号は取り
除かれて外部水平同期信号ＥＨＳＹのみインバ−タ−Ｇ
2 を通して出力される。
０の回路図である。クロック信号発生器２０は水平同期
分離器１０２と、位相差検出器１０４と、同期検出器１
１６と、第１発振器１１２と、第２発振器１１４と、信
号選択器１１０と、ゲ−ト手段１０６と、分周器１０８
とを含む。水平同期分離器１０２は外部複合同期信号Ｅ
Ｃｓｙｎｃをインバ−タ−Ｇ1 を通して抵抗Ｒ1 及びキ
ャパシタＣ1 とより構成されるワンショット回路に印加
させ、ワンショット回路を経ながら垂直同期信号は取り
除かれて外部水平同期信号ＥＨＳＹのみインバ−タ−Ｇ
2 を通して出力される。
【０００７】位相差検出器１０４内の第１フリップフロ
ップ１０４ａのクロック端子には前記水平同期分離器１
０２の出力である外部水平同期信号ＥＨＳＹが印加さ
れ、デ−タ入力端子とセット端子には５Ｖの電源電圧が
印加され、クリア端子には第２フリップフロップ１０４
ｂの正出力信号Ｑが印加される。第２フリップフロップ
１０４ｂのクロック端子には内部水平同期信号ＩＨＳＹ
が印加され、デ−タ入力端子は接地され、セット端子に
は電源電圧が印加され、クリア端子には第１フリップフ
ロップ１０４ａの正出力信号が印加される。第１フリッ
プフロップ１０４ａの正出力信号が外部水平同期信号Ｅ
ＨＳＹと内部水平同期信号ＩＨＳＹとの位相差検出信号
ＰＤとして提供される。
ップ１０４ａのクロック端子には前記水平同期分離器１
０２の出力である外部水平同期信号ＥＨＳＹが印加さ
れ、デ−タ入力端子とセット端子には５Ｖの電源電圧が
印加され、クリア端子には第２フリップフロップ１０４
ｂの正出力信号Ｑが印加される。第２フリップフロップ
１０４ｂのクロック端子には内部水平同期信号ＩＨＳＹ
が印加され、デ−タ入力端子は接地され、セット端子に
は電源電圧が印加され、クリア端子には第１フリップフ
ロップ１０４ａの正出力信号が印加される。第１フリッ
プフロップ１０４ａの正出力信号が外部水平同期信号Ｅ
ＨＳＹと内部水平同期信号ＩＨＳＹとの位相差検出信号
ＰＤとして提供される。
【０００８】同期検出器１１６で、トリガ−入力端子Ａ
に外部複合同期信号ＥＣｓｙｎｃを入力する単安定マル
チバイブレ−タ１１６ａの正出力信号Ｑと負出力信号
に外部複合同期信号ＥＣｓｙｎｃを入力する単安定マル
チバイブレ−タ１１６ａの正出力信号Ｑと負出力信号
【０００９】
【外１】
【００１０】が信号選択器１１０のスイッチング制御信
号にそれぞれ提供され、かつ、負出力信号
号にそれぞれ提供され、かつ、負出力信号
【００１１】
【外２】
【００１２】はゲ−ト手段１０６の制御信号として提供
される。抵抗Ｒ3 及びキャパシタＣ2は単安定マルチバ
イブレ−タ１１６ａのタイムを設定するためのものであ
る。したがって、外部複合同期信号ＥＣｓｙｎｃが印加
される場合にはトリガ−入力端子Ａに続いてトリガ−パ
ルスが印加されるので、正出力信号Ｑはハイ状態に保た
れ、負出力信号
される。抵抗Ｒ3 及びキャパシタＣ2は単安定マルチバ
イブレ−タ１１６ａのタイムを設定するためのものであ
る。したがって、外部複合同期信号ＥＣｓｙｎｃが印加
される場合にはトリガ−入力端子Ａに続いてトリガ−パ
ルスが印加されるので、正出力信号Ｑはハイ状態に保た
れ、負出力信号
【００１３】
【外３】
【００１４】はロ−状態に保たれる。このように、外部
複同期信号ＥＣｓｙｎｃの入力がなくなると、抵抗Ｒ3
及びキャパシタＣ2 により定められる時間ほど正出力信
号Ｑはハイ状態を保ってからロ−状態に遷移するように
なる。そのゆえ、外部複合同期信号ＥＣｓｙｎｃが印加
される場合には、信号選択器１１０は第１発振器１１２
の第１発振信号 58.5 ＭＨｚを選択して出力し、外部複
合同期信号ＥＣｓｙｎｃが取り除かれると、第２発振器
１１４の第２発振信号 57.252 ＭＨｚを選択して出力す
るようになる。第１発振信号はレ−ザ−ディスクから再
生された映像信号と同期をマッチングするための基準発
振信号であり、第２発振信号はＮＴＳＣテレビ方式の映
像信号と同期をマッチングするための標準発振信号であ
る。また、ゲ−ト手段１０６は単安定マルチバイブレ−
タ１１６ａの負出力信号
複同期信号ＥＣｓｙｎｃの入力がなくなると、抵抗Ｒ3
及びキャパシタＣ2 により定められる時間ほど正出力信
号Ｑはハイ状態を保ってからロ−状態に遷移するように
なる。そのゆえ、外部複合同期信号ＥＣｓｙｎｃが印加
される場合には、信号選択器１１０は第１発振器１１２
の第１発振信号 58.5 ＭＨｚを選択して出力し、外部複
合同期信号ＥＣｓｙｎｃが取り除かれると、第２発振器
１１４の第２発振信号 57.252 ＭＨｚを選択して出力す
るようになる。第１発振信号はレ−ザ−ディスクから再
生された映像信号と同期をマッチングするための基準発
振信号であり、第２発振信号はＮＴＳＣテレビ方式の映
像信号と同期をマッチングするための標準発振信号であ
る。また、ゲ−ト手段１０６は単安定マルチバイブレ−
タ１１６ａの負出力信号
【００１５】
【外４】
【００１６】のロ−状態では位相差検出信号ＰＤを通過
させ、ハイ状態では遮断するようになる。分周器１０８
で内部同期時は 57.252 ＭＨｚの発振信号を入力して分
周されたクロック信号ＣＬＫを発生し、外部同期時は 5
8.5 ＭＨｚの発振信号を入力して外部水平同期信号ＥＨ
ＳＹ位相ロッキングされ、分周されたクロック信号ＣＬ
Ｋを発生する。即ち、外部同期時は位相差ほど分周動作
がリセットされて外部水平同期信号ＥＣＳＹに同期され
たクロック信号を発生するようになる。
させ、ハイ状態では遮断するようになる。分周器１０８
で内部同期時は 57.252 ＭＨｚの発振信号を入力して分
周されたクロック信号ＣＬＫを発生し、外部同期時は 5
8.5 ＭＨｚの発振信号を入力して外部水平同期信号ＥＨ
ＳＹ位相ロッキングされ、分周されたクロック信号ＣＬ
Ｋを発生する。即ち、外部同期時は位相差ほど分周動作
がリセットされて外部水平同期信号ＥＣＳＹに同期され
たクロック信号を発生するようになる。
【００１７】同期信号発生器３０は前記外部複合同期信
号ＥＣｓｙｎｃと前記分周されたクロック信号ＣＬＫを
入力して垂直及び水平同期信号、内部水平同期信号、垂
直及び水平ブランキング信号、リフレッシュ用アドレス
信号などを発生するようになる。発生された内部水平同
期信号ＩＨＳＹは前述したクロック信号発生器２０の位
相差検出器１０４に提供される。したがって、位相ロッ
クル−プを形成するようになり、外部同期時は外部同期
信号に位相ロックされた信号を発生するようになる。
号ＥＣｓｙｎｃと前記分周されたクロック信号ＣＬＫを
入力して垂直及び水平同期信号、内部水平同期信号、垂
直及び水平ブランキング信号、リフレッシュ用アドレス
信号などを発生するようになる。発生された内部水平同
期信号ＩＨＳＹは前述したクロック信号発生器２０の位
相差検出器１０４に提供される。したがって、位相ロッ
クル−プを形成するようになり、外部同期時は外部同期
信号に位相ロックされた信号を発生するようになる。
【００１８】図３は本発明による同期信号発生器３０の
ブロック図である。図４は図３の各部の波形を示す。本
発明の同期信号発生器３０は先端検出器１２０と、外部
同期入力検出部１２２と、外部垂直同期先端検出部１２
４と、フィ−ルド判別部１２６と、水平同期発生部１２
８と、垂直同期発生部１３０と、信号合成器１３２と、
同期選択器１３４とを含む。
ブロック図である。図４は図３の各部の波形を示す。本
発明の同期信号発生器３０は先端検出器１２０と、外部
同期入力検出部１２２と、外部垂直同期先端検出部１２
４と、フィ−ルド判別部１２６と、水平同期発生部１２
８と、垂直同期発生部１３０と、信号合成器１３２と、
同期選択器１３４とを含む。
【００１９】先端検出器１２０は図４の外部複合同期信
号ＥＣｓｙｎｃを入力して各同期パルス信号の先端を検
出した図４のパルス先端検出信号ＳＹＮＣＰを出力す
る。外部同期入力検出部１２２はパルス先端検出信号Ｓ
ＹＮＣＰをクロック信号ＣＬＫに同期させるフリップフ
ロップＦＦ１であり、内部同期復元信号Ｖ２５６をクロ
ックＣＬＫに同期させるフリップフロップＦＦ２と、前
記フリップフロップＦＦ１の出力によりクリアされてロ
−状態の外部同期入力検出信号ＶＤＯを発生し、フリッ
プフロップＦＦ１の出力がハイ状態に保たれると、フリ
ップフロップＦＦ２の出力をクロック入力してハイ状態
の外部同期入力検出信号ＶＤＯを出力するフリップフロ
ップＦＦ３とを含む。したがって、外部複合同期信号Ｅ
Ｃｓｙｎｃのパルス先端検出信号ＳＹＮＣＰの入力がな
い場合には、フリップフロップＦＦ１の出力がハイ状態
に保たれ、フリップフロップＦＦ２の出力がロ−状態か
らハイ状態に遷移される時点でフリップフロップＦＦ３
はハイ状態の外部同期入力検出信号ＶＤＯを発生するよ
うになる。パルス先端検出信号ＳＹＮＣＰの入力がある
場合にはフリップフロップＦＦ１の出力がロ−状態に保
たれるのでフリップフロップＦＦ２の出力に係わらず、
フリップフロップＦＦ３の出力である外部同期入力検出
信号ＶＤＯはロ−状態に保たれる。即ち、外部同期入力
検出信号ＶＤＯは外部複合同期信号ＥＣｓｙｎｃの入力
がある場合にはロ−状態に保たれない場合にはハイ状態
に保たれる。
号ＥＣｓｙｎｃを入力して各同期パルス信号の先端を検
出した図４のパルス先端検出信号ＳＹＮＣＰを出力す
る。外部同期入力検出部１２２はパルス先端検出信号Ｓ
ＹＮＣＰをクロック信号ＣＬＫに同期させるフリップフ
ロップＦＦ１であり、内部同期復元信号Ｖ２５６をクロ
ックＣＬＫに同期させるフリップフロップＦＦ２と、前
記フリップフロップＦＦ１の出力によりクリアされてロ
−状態の外部同期入力検出信号ＶＤＯを発生し、フリッ
プフロップＦＦ１の出力がハイ状態に保たれると、フリ
ップフロップＦＦ２の出力をクロック入力してハイ状態
の外部同期入力検出信号ＶＤＯを出力するフリップフロ
ップＦＦ３とを含む。したがって、外部複合同期信号Ｅ
Ｃｓｙｎｃのパルス先端検出信号ＳＹＮＣＰの入力がな
い場合には、フリップフロップＦＦ１の出力がハイ状態
に保たれ、フリップフロップＦＦ２の出力がロ−状態か
らハイ状態に遷移される時点でフリップフロップＦＦ３
はハイ状態の外部同期入力検出信号ＶＤＯを発生するよ
うになる。パルス先端検出信号ＳＹＮＣＰの入力がある
場合にはフリップフロップＦＦ１の出力がロ−状態に保
たれるのでフリップフロップＦＦ２の出力に係わらず、
フリップフロップＦＦ３の出力である外部同期入力検出
信号ＶＤＯはロ−状態に保たれる。即ち、外部同期入力
検出信号ＶＤＯは外部複合同期信号ＥＣｓｙｎｃの入力
がある場合にはロ−状態に保たれない場合にはハイ状態
に保たれる。
【００２０】外部垂直同期先端検出部１２４はパルス先
端検出信号ＳＹＮＣＰによりクリアされてクロック信号
ＣＬＫを計数するカウンタ１３６と、カウンタ１３６の
計数値をデコ−ディングし、該デコ−ディング値に応答
して各同期パルスのパルス幅を検出して外部垂直同期信
号の先端を検出する垂直同期パルス先端検出手段１３８
と、図４の先端検出信号ＶＳＹＰに応答して垂直初期値
ロ−ディング信号ＶＬＤを発生するパルス形成手段１４
０とを含む。カウンタ１３６は毎パルス先端検出信号Ｓ
ＹＮＣＰによりクリアされてクロック信号ＣＬＫを計数
する。垂直同期パルス先端検出手段１３８は水平同期信
号（図４の１６８）のパルス幅が 4.8μｓであり、等化
パルス（図４の１７０）の幅が 2.3μｓであり、垂直同
期パルス（図４の１７２）の幅が２７μｓである点に着
目して第１デコ−ディング値（ 2.3と 4. 8 μｓ間の設
定値）以下で外部複合同期信号ＥＣｓｙｎｃがロ−状態
からハイ状態に遷移されれば等化パルスであり、第１デ
コ−ディング値と第２デコ−ディング値（ 4.8と 27 μ
ｓ間の設定値）との間で外部複合同期信号ＥＣｓｙｎｃ
がロ−状態からハイ状態に遷移されれば水平同期信号で
あり、第２デコ−ディング値以上で同期信号ＥＣｓｙｎ
ｃがロ−状態を保つと、垂直同期パルスとして認めるよ
うになる。第１デコ−ディング値は 2.3と 4.8μｓ間の
適当な値であり、第２デコ−ディング値は 4.8μｓと 2
7 μｓ間の適当な値として設定される。したがって、垂
直同期パルスの先端検出手段１３８は外部複合同期信号
ＥＣｓｙｎｃのうち垂直同期パルス（図４のＶＳＹ）の
みを検出し、検出された垂直同期パルスＶＳＹを内部垂
直同期信号（図４のＶＳＹＮＣ）に応答して外部垂直同
期信号の先端検出信号ＶＳＹＰを出力する。先端検出信
号ＶＳＹＰはパルス形成手段１４０を通して図４の水平
先端信号ＹＵＰと１８０°シフトされた水平先端信号Ｈ
／２に応答して垂直初期値ロ−ディング信号ＶＬＤとし
て発生される。
端検出信号ＳＹＮＣＰによりクリアされてクロック信号
ＣＬＫを計数するカウンタ１３６と、カウンタ１３６の
計数値をデコ−ディングし、該デコ−ディング値に応答
して各同期パルスのパルス幅を検出して外部垂直同期信
号の先端を検出する垂直同期パルス先端検出手段１３８
と、図４の先端検出信号ＶＳＹＰに応答して垂直初期値
ロ−ディング信号ＶＬＤを発生するパルス形成手段１４
０とを含む。カウンタ１３６は毎パルス先端検出信号Ｓ
ＹＮＣＰによりクリアされてクロック信号ＣＬＫを計数
する。垂直同期パルス先端検出手段１３８は水平同期信
号（図４の１６８）のパルス幅が 4.8μｓであり、等化
パルス（図４の１７０）の幅が 2.3μｓであり、垂直同
期パルス（図４の１７２）の幅が２７μｓである点に着
目して第１デコ−ディング値（ 2.3と 4. 8 μｓ間の設
定値）以下で外部複合同期信号ＥＣｓｙｎｃがロ−状態
からハイ状態に遷移されれば等化パルスであり、第１デ
コ−ディング値と第２デコ−ディング値（ 4.8と 27 μ
ｓ間の設定値）との間で外部複合同期信号ＥＣｓｙｎｃ
がロ−状態からハイ状態に遷移されれば水平同期信号で
あり、第２デコ−ディング値以上で同期信号ＥＣｓｙｎ
ｃがロ−状態を保つと、垂直同期パルスとして認めるよ
うになる。第１デコ−ディング値は 2.3と 4.8μｓ間の
適当な値であり、第２デコ−ディング値は 4.8μｓと 2
7 μｓ間の適当な値として設定される。したがって、垂
直同期パルスの先端検出手段１３８は外部複合同期信号
ＥＣｓｙｎｃのうち垂直同期パルス（図４のＶＳＹ）の
みを検出し、検出された垂直同期パルスＶＳＹを内部垂
直同期信号（図４のＶＳＹＮＣ）に応答して外部垂直同
期信号の先端検出信号ＶＳＹＰを出力する。先端検出信
号ＶＳＹＰはパルス形成手段１４０を通して図４の水平
先端信号ＹＵＰと１８０°シフトされた水平先端信号Ｈ
／２に応答して垂直初期値ロ−ディング信号ＶＬＤとし
て発生される。
【００２１】フィ−ルド判別部１２６は外部垂直同期信
号の先端検出信号ＶＳＹＰと図４に示された内部基準信
号ＨＬＤＥにより奇数／偶数フィ−ルドを判別する判別
手段１４２と、外部同期入力検出信号ＶＤＤに応答して
外部同期時は判別手段１４２の出力信号を選択し、内部
同期時は垂直ブランキング信号ＶＢＬＫを選択する選択
手段１４４と、選択手段１４４の出力信号をクロック信
号ＣＬＫに同期させて図４のフィ−ルド判別信号Ｅ／Ｏ
を出力するパルス形成手段１４６を含む。内部基準信号
ＨＬＤＥは水平期間の１／２地点を含む所定の期間をロ
−状態に保つ信号である。したがって、奇数フィ−ルド
時は内部基準信号のハイ期間（図４の１６０）で垂直同
期信号（図４の１６４）の先端検出信号ＶＳＹＰがハイ
からロ−状態に遷移され、偶数フィ−ルド時は内部基準
信号ＨＬＤＥのロ−期間（図４の１６２）で垂直同期信
号（図４の１６６）の先端検出信号ＶＳＹＰがハイから
ロ−状態に遷移するようになる。そのゆえ、奇数フィ−
ルド時はフィ−ルド判別信号Ｅ／Ｏがハイ状態からロ−
状態に遷移されてロ−状態に保たれ、偶数フィ−ルド時
はロ−状態からハイ状態に遷移されてハイ状態を保つよ
うになる。
号の先端検出信号ＶＳＹＰと図４に示された内部基準信
号ＨＬＤＥにより奇数／偶数フィ−ルドを判別する判別
手段１４２と、外部同期入力検出信号ＶＤＤに応答して
外部同期時は判別手段１４２の出力信号を選択し、内部
同期時は垂直ブランキング信号ＶＢＬＫを選択する選択
手段１４４と、選択手段１４４の出力信号をクロック信
号ＣＬＫに同期させて図４のフィ−ルド判別信号Ｅ／Ｏ
を出力するパルス形成手段１４６を含む。内部基準信号
ＨＬＤＥは水平期間の１／２地点を含む所定の期間をロ
−状態に保つ信号である。したがって、奇数フィ−ルド
時は内部基準信号のハイ期間（図４の１６０）で垂直同
期信号（図４の１６４）の先端検出信号ＶＳＹＰがハイ
からロ−状態に遷移され、偶数フィ−ルド時は内部基準
信号ＨＬＤＥのロ−期間（図４の１６２）で垂直同期信
号（図４の１６６）の先端検出信号ＶＳＹＰがハイから
ロ−状態に遷移するようになる。そのゆえ、奇数フィ−
ルド時はフィ−ルド判別信号Ｅ／Ｏがハイ状態からロ−
状態に遷移されてロ−状態に保たれ、偶数フィ−ルド時
はロ−状態からハイ状態に遷移されてハイ状態を保つよ
うになる。
【００２２】水平同期発生部１２８は、クロック信号Ｃ
ＬＫを入力して３７６（水平同期信号ＨＳＹＮＶの先
端）をロ−ディングし、この初期値から計数を開始して
設定された４５３でクリアされ、０から有効区間である
３５９を計数する方式で０から４５３を繰り返し計数す
るプログラマブル９ビットの２進水平カウンタ１４８の
計数値を受けて図４の水平同期信号ＨＳＹＮＣ、水平ブ
ラキング信号ＨＢＬＫ、水平先端信号ＹＵＰ、１８０°
シフトされた水平先端信号Ｈ／２、内部基準信号ＨＬＤ
Ｅとして発生させる水平デコ−ダ−１５０を含む。
ＬＫを入力して３７６（水平同期信号ＨＳＹＮＶの先
端）をロ−ディングし、この初期値から計数を開始して
設定された４５３でクリアされ、０から有効区間である
３５９を計数する方式で０から４５３を繰り返し計数す
るプログラマブル９ビットの２進水平カウンタ１４８の
計数値を受けて図４の水平同期信号ＨＳＹＮＣ、水平ブ
ラキング信号ＨＢＬＫ、水平先端信号ＹＵＰ、１８０°
シフトされた水平先端信号Ｈ／２、内部基準信号ＨＬＤ
Ｅとして発生させる水平デコ−ダ−１５０を含む。
【００２３】垂直同期発生部１３０は垂直初期値ロ−デ
ィング信号ＶＬＤに応答して２４４を初期値としてロ−
ディングして水平先端信号ＹＵＰを計数し、２６２でク
リアされて０から２６２を繰り返し計数する垂直カウン
タ１５２と、垂直カウンタ１５２の計数値を入力してフ
ィ−ルド判別信号Ｅ／Ｏに応答して奇数フィ−ルド時は
水平先端信号ＹＵＰに同期された垂直同期信号Ｖｓｙｎ
ｃを発生し、偶数フィ−ルド時は１８０°シフトされた
水平先端信号Ｈ／２に同期された垂直同期信号を発生し
垂直ブランキング信号ＶＢＬＫを発生する垂直デコ−ダ
−１５４を含む。
ィング信号ＶＬＤに応答して２４４を初期値としてロ−
ディングして水平先端信号ＹＵＰを計数し、２６２でク
リアされて０から２６２を繰り返し計数する垂直カウン
タ１５２と、垂直カウンタ１５２の計数値を入力してフ
ィ−ルド判別信号Ｅ／Ｏに応答して奇数フィ−ルド時は
水平先端信号ＹＵＰに同期された垂直同期信号Ｖｓｙｎ
ｃを発生し、偶数フィ−ルド時は１８０°シフトされた
水平先端信号Ｈ／２に同期された垂直同期信号を発生し
垂直ブランキング信号ＶＢＬＫを発生する垂直デコ−ダ
−１５４を含む。
【００２４】信号合成器１３２は垂直同期信号Ｖｓｙｎ
ｃと水平同期信号Ｈｓｙｎｃとを合成して内部複合同期
信号ＩＣｓｙｎｃを発生する第１信号合成器１５６と、
垂直ブランキング信号ＶＢＬＫと水平ブランキング信号
ＨＢＬＫとを合成してブランキング信号ＢＬＫを発生す
る第２信号合成器１５８とを含む。同期選択器１３４は
内部複合同期信号ＩＣｓｙｎｃと外部複合同期信号ＥＣ
ｓｙｎｃを外部同期入力検出信号ＶＤＤに応答して選択
的に複合同期信号Ｃｓｙｎｃを出力する。
ｃと水平同期信号Ｈｓｙｎｃとを合成して内部複合同期
信号ＩＣｓｙｎｃを発生する第１信号合成器１５６と、
垂直ブランキング信号ＶＢＬＫと水平ブランキング信号
ＨＢＬＫとを合成してブランキング信号ＢＬＫを発生す
る第２信号合成器１５８とを含む。同期選択器１３４は
内部複合同期信号ＩＣｓｙｎｃと外部複合同期信号ＥＣ
ｓｙｎｃを外部同期入力検出信号ＶＤＤに応答して選択
的に複合同期信号Ｃｓｙｎｃを出力する。
【００２５】図５は本発明によるビデオメモリ部４０の
ブロック図である。図６は図５の動作を説明するための
各部の動作波形図である。ビデオメモリ部４０は第１選
択器１７４と、第２選択器１７６と、第１及び第２映像
メモリ１７８，１８０と、第１及び第２伝送ゲ−ト１８
２，１８４と、第１及び第２双方向伝送ゲ−ト１８６，
１８８と、第１ラッチ手段１９０と、第２ラッチ手段１
９２と、出力伝送ゲ−ト１９４とを含む。
ブロック図である。図６は図５の動作を説明するための
各部の動作波形図である。ビデオメモリ部４０は第１選
択器１７４と、第２選択器１７６と、第１及び第２映像
メモリ１７８，１８０と、第１及び第２伝送ゲ−ト１８
２，１８４と、第１及び第２双方向伝送ゲ−ト１８６，
１８８と、第１ラッチ手段１９０と、第２ラッチ手段１
９２と、出力伝送ゲ−ト１９４とを含む。
【００２６】第１選択器１７４は図６の第１クロック信
号Ｄｃｌｋ02に応答して図６の第１選択信号ＶＣＳと第
２選択信号ＣＣＳを交互にマルチプレキシングして映像
メモリ１７８，１８０にチップ選択信号ＮＶＲＡＭを発
生する。第１選択信号ＶＣＳはスクリ−ンリフレッシュ
のためにハ−ドウエアにより規則的に発生される読み出
し用チップ選択信号であり、第２選択信号ＣＣＳはソフ
トウエア的に任意に発生される書込み用チップ選択信号
である。したがって、第１及び第２チップ選択信号ＶＣ
Ｓ，ＣＣＳは第１クロック信号Ｄｃｌｋ02により交互に
マルチプレキシングされるようになる。
号Ｄｃｌｋ02に応答して図６の第１選択信号ＶＣＳと第
２選択信号ＣＣＳを交互にマルチプレキシングして映像
メモリ１７８，１８０にチップ選択信号ＮＶＲＡＭを発
生する。第１選択信号ＶＣＳはスクリ−ンリフレッシュ
のためにハ−ドウエアにより規則的に発生される読み出
し用チップ選択信号であり、第２選択信号ＣＣＳはソフ
トウエア的に任意に発生される書込み用チップ選択信号
である。したがって、第１及び第２チップ選択信号ＶＣ
Ｓ，ＣＣＳは第１クロック信号Ｄｃｌｋ02により交互に
マルチプレキシングされるようになる。
【００２７】第２選択器１７６は第１クロック信号Ｄｃ
ｌｋ02に応答してスクリ−ンリフレッシュのためにハ−
ドウエア的に発生される読み出しアドレス信号ＸＹＡと
ソフトウエア的に発生される書込みアドレス信号ＡＤＤ
を交互にマルチプレキシングして映像メモリ１７８，１
８０にアドレス信号ＡＤＤＲを選択的に出力する。ここ
で、読み出し信号のＸは下位（ドット）アドレス信号で
あり、Ｙは上位（ライン）アドレス信号であり、Ａは映
像メモリのペ−ジを選択する最上位アドレス信号であ
る。したがって、図６のアドレス信号ＡＤＤＲは書込み
アドレス信号ＡＤＤと読み出しアドレス信号ＸＹＡが第
１クロック信号Ｄｃｌｋ02により交互にマルチプレキシ
ングされたものである。したがって、書込み時は第２チ
ップ選択信号ＣＣＳが映像メモリ１７８，１８０が同時
に印加されるが、書込み制御信号（ＷＥ１またはＷＥ
２）がアクティブ状態の映像メモリ１７８または１８０
のアドレスが指定される。読み出し時は第１チップ選択
信号ＶＣＳが映像メモリ１７８，１８０に同時に印加さ
れるので最上位読み出しアドレス信号Ａにより選択され
たペ−ジの映像デ−タが映像メモリ１７８，１８０から
同時に読み出されるようにアドレス指定される。
ｌｋ02に応答してスクリ−ンリフレッシュのためにハ−
ドウエア的に発生される読み出しアドレス信号ＸＹＡと
ソフトウエア的に発生される書込みアドレス信号ＡＤＤ
を交互にマルチプレキシングして映像メモリ１７８，１
８０にアドレス信号ＡＤＤＲを選択的に出力する。ここ
で、読み出し信号のＸは下位（ドット）アドレス信号で
あり、Ｙは上位（ライン）アドレス信号であり、Ａは映
像メモリのペ−ジを選択する最上位アドレス信号であ
る。したがって、図６のアドレス信号ＡＤＤＲは書込み
アドレス信号ＡＤＤと読み出しアドレス信号ＸＹＡが第
１クロック信号Ｄｃｌｋ02により交互にマルチプレキシ
ングされたものである。したがって、書込み時は第２チ
ップ選択信号ＣＣＳが映像メモリ１７８，１８０が同時
に印加されるが、書込み制御信号（ＷＥ１またはＷＥ
２）がアクティブ状態の映像メモリ１７８または１８０
のアドレスが指定される。読み出し時は第１チップ選択
信号ＶＣＳが映像メモリ１７８，１８０に同時に印加さ
れるので最上位読み出しアドレス信号Ａにより選択され
たペ−ジの映像デ−タが映像メモリ１７８，１８０から
同時に読み出されるようにアドレス指定される。
【００２８】映像メモリ１７８，１８０はそれぞれペ−
ジ０とペ−ジ１を有し、第１フィ−ルドの映像デ−タの
一部と第２フィ−ルドの映像デ−タの一部をそれぞれ貯
蔵する。書込み時はソフトウエア的に発生されるアドレ
ス信号ＡＤＤＲと一対の映像メモリ１７８，１８０のう
ち書込もうとする映像メモリの書込み制御信号（ＷＥ１
又はＷＥ２）により図６の１６ビット映像デ−タＷＯを
一対の映像メモリ１７８，１８０のうち書込まれて制御
された映像メモリが貯蔵するようになる。読み出し時、
アドレス信号ＸＹＡにより一対の映像メモリ１７８，１
８０の同一なペ−ジから図６の１６ビット映像デ−タＲ
Ｏがそれぞれ同時に読み出されるようになる。
ジ０とペ−ジ１を有し、第１フィ−ルドの映像デ−タの
一部と第２フィ−ルドの映像デ−タの一部をそれぞれ貯
蔵する。書込み時はソフトウエア的に発生されるアドレ
ス信号ＡＤＤＲと一対の映像メモリ１７８，１８０のう
ち書込もうとする映像メモリの書込み制御信号（ＷＥ１
又はＷＥ２）により図６の１６ビット映像デ−タＷＯを
一対の映像メモリ１７８，１８０のうち書込まれて制御
された映像メモリが貯蔵するようになる。読み出し時、
アドレス信号ＸＹＡにより一対の映像メモリ１７８，１
８０の同一なペ−ジから図６の１６ビット映像デ−タＲ
Ｏがそれぞれ同時に読み出されるようになる。
【００２９】第１及び第２デ−タ伝送ゲ−ト１８２，１
８４は第１クロック信号Ｄｃｌｋ02に応答して第１デ−
タバス１９６のデ−タＤを第２及び第３デ−タバス１９
８，３００に伝送する一方向の伝送ゲ−トＴＧである。
第１及び第２双方向伝送ゲ−ト１８６，１８８（ＴＧ）
は第１クロック信号Ｄｃｌｋ02に応答して第２及び第３
デ−タバス１９８，２００のデ−タＶＲＤＡ，ＶＲＤ
Ｂ、即ち、ＤＤＤを前記第１及び第２映像メモリ１７
８，１８０に伝送したり、第１及び第２映像メモリ１７
８，１８０から読み出されたデ−タＶＲＤＡ，ＶＲＤＢ
を第２及び第３デ−タバス１９８，２００に伝送する。
８４は第１クロック信号Ｄｃｌｋ02に応答して第１デ−
タバス１９６のデ−タＤを第２及び第３デ−タバス１９
８，３００に伝送する一方向の伝送ゲ−トＴＧである。
第１及び第２双方向伝送ゲ−ト１８６，１８８（ＴＧ）
は第１クロック信号Ｄｃｌｋ02に応答して第２及び第３
デ−タバス１９８，２００のデ−タＶＲＤＡ，ＶＲＤ
Ｂ、即ち、ＤＤＤを前記第１及び第２映像メモリ１７
８，１８０に伝送したり、第１及び第２映像メモリ１７
８，１８０から読み出されたデ−タＶＲＤＡ，ＶＲＤＢ
を第２及び第３デ−タバス１９８，２００に伝送する。
【００３０】第１ラッチ手段１９０（ＬＴ）は第２クロ
ック信号ＳＥＬＡに応答して第２デ−タバス１９０のデ
−タＶＲＤＡを第２クロック信号ＳＥＬＡの立ち上がり
エッジでラッチし、ラッチされたデ−タを第２クロック
信号ＳＥＬＡの立ち下がりエッジで第４デ−タバス２０
２に半クロック遅延出力する。第２ラッチ手段１９２は
図２の第２クロック信号ＳＥＬＡ及び第３クロック信号
ＳＥＬＢに応答して第３デ−タバス２００のデ−タＶＲ
ＤＢを第２クロック信号ＳＥＬＡの立ち上がりエッジで
ラッチすると共にラッチされたデ−タを第３クロック信
号ＳＥＬＢの立ち下がりエッジで第４デ−タバス２０２
に出力する。したがって、第２デ−タバス１９８及び第
３デ−タバス２００のＶＲＤＡとＶＲＤＢが第１及び第
２ラッチ手段１９０，１９２によりＶＲＤＢ，ＶＲＤＡ
順に交互に第４デ−タバス２０２に出力されるようにな
る。
ック信号ＳＥＬＡに応答して第２デ−タバス１９０のデ
−タＶＲＤＡを第２クロック信号ＳＥＬＡの立ち上がり
エッジでラッチし、ラッチされたデ−タを第２クロック
信号ＳＥＬＡの立ち下がりエッジで第４デ−タバス２０
２に半クロック遅延出力する。第２ラッチ手段１９２は
図２の第２クロック信号ＳＥＬＡ及び第３クロック信号
ＳＥＬＢに応答して第３デ−タバス２００のデ−タＶＲ
ＤＢを第２クロック信号ＳＥＬＡの立ち上がりエッジで
ラッチすると共にラッチされたデ−タを第３クロック信
号ＳＥＬＢの立ち下がりエッジで第４デ−タバス２０２
に出力する。したがって、第２デ−タバス１９８及び第
３デ−タバス２００のＶＲＤＡとＶＲＤＢが第１及び第
２ラッチ手段１９０，１９２によりＶＲＤＢ，ＶＲＤＡ
順に交互に第４デ−タバス２０２に出力されるようにな
る。
【００３１】出力伝送ゲ−ト１９４（ＴＧ）はブランキ
ング信号ＢＬＫに応答して第４デ−タバス２０２のデ−
タＰＰＤを有効区間の間に出力する一方向伝送ゲ−トで
ある。図６の第１クロック信号Ｄｃｌｋ02は 3.58 ＭＨ
ｚの周波数を有するクロック信号として図６の 7.16 Ｍ
Ｈｚのクロック信号Ｄｃｌｋを２分周して得たクロック
信号であり、Ｄｃｌｋは 14.32ＭＨｚの基準クロック信
号Ｍ１４を２分周して得た信号である。図６のＤｃｌｋ
202 はＤｃｌｋ02を４５°進相させたクロック信号であ
り、Ｄｃｌｋ2 はＤｃｌｋを４５°遅延させた信号であ
る。ＶＣＳのアクティブ区間はＤｃｌｋ02のハイ区間で
Ｄｃｌｋ2 ｋハイ区間を論理積した信号であり、ＣＣＳ
のアクティブ区間はＤｃｌｋ202 のロ−区間でＤｃｌｋ
2 のハイ区間を論理和した信号であるが、ＶＣＳのよう
にアクティブ状態が継続的に発生することでなく、ソフ
トウエアによりアクティブ状態が任意的に発生する。し
たがって、書込みと読み出し動作はそれぞれ 3.58 ＭＨ
ｚで動作するようになる。ＳＥＬＡはＤｃｌｋ202 を１
８０°位相シフトさせたクロック信号であり、ＳＥＬＢ
はＳＥＬＡとは逆位相を有するクロック信号である。
ング信号ＢＬＫに応答して第４デ−タバス２０２のデ−
タＰＰＤを有効区間の間に出力する一方向伝送ゲ−トで
ある。図６の第１クロック信号Ｄｃｌｋ02は 3.58 ＭＨ
ｚの周波数を有するクロック信号として図６の 7.16 Ｍ
Ｈｚのクロック信号Ｄｃｌｋを２分周して得たクロック
信号であり、Ｄｃｌｋは 14.32ＭＨｚの基準クロック信
号Ｍ１４を２分周して得た信号である。図６のＤｃｌｋ
202 はＤｃｌｋ02を４５°進相させたクロック信号であ
り、Ｄｃｌｋ2 はＤｃｌｋを４５°遅延させた信号であ
る。ＶＣＳのアクティブ区間はＤｃｌｋ02のハイ区間で
Ｄｃｌｋ2 ｋハイ区間を論理積した信号であり、ＣＣＳ
のアクティブ区間はＤｃｌｋ202 のロ−区間でＤｃｌｋ
2 のハイ区間を論理和した信号であるが、ＶＣＳのよう
にアクティブ状態が継続的に発生することでなく、ソフ
トウエアによりアクティブ状態が任意的に発生する。し
たがって、書込みと読み出し動作はそれぞれ 3.58 ＭＨ
ｚで動作するようになる。ＳＥＬＡはＤｃｌｋ202 を１
８０°位相シフトさせたクロック信号であり、ＳＥＬＢ
はＳＥＬＡとは逆位相を有するクロック信号である。
【００３２】図７は本発明によるス−パ−インポ−ズ部
５０の回路図であり、該ス−パ−インポ−ズ部５０は、
信号合成器２０４と、ＮＴＳＣエンコ−ダ２０６と、ス
−パ−インポ−ズ手段２０８とを含む。信号合成器２０
４は３個の５抵抗アレイ２１０，２１２，２１４とより
構成されて５ビットＲデ−タ、５ビットＧデ−タ及び５
ビットＢデ−タをそれぞれ入力して合成されたＲ信号，
Ｇ信号及びＢ信号を発生する。エンコ−ダ２０６はＲＧ
Ｂマトリックス２１６と、輝度信号増幅器２１８と、変
調器２２０，２２２、第１ミキサ２２４、第２ミキサ２
２６と、第１補償器２２８（Ｍ）、第２補償器２３０
（Ｍ）、位相マッチング部２３２、バ−ストレベル調整
部２３４とを含む。バ−ストレベル調整部２３４に供給
される制御信号は同期選択１３４の出力信号である。ス
−パ−インポ−ズ手段２０８は減衰器２３６と、スイッ
チング手段２３８と、出力増幅器２４０とを含む。
５０の回路図であり、該ス−パ−インポ−ズ部５０は、
信号合成器２０４と、ＮＴＳＣエンコ−ダ２０６と、ス
−パ−インポ−ズ手段２０８とを含む。信号合成器２０
４は３個の５抵抗アレイ２１０，２１２，２１４とより
構成されて５ビットＲデ−タ、５ビットＧデ−タ及び５
ビットＢデ−タをそれぞれ入力して合成されたＲ信号，
Ｇ信号及びＢ信号を発生する。エンコ−ダ２０６はＲＧ
Ｂマトリックス２１６と、輝度信号増幅器２１８と、変
調器２２０，２２２、第１ミキサ２２４、第２ミキサ２
２６と、第１補償器２２８（Ｍ）、第２補償器２３０
（Ｍ）、位相マッチング部２３２、バ−ストレベル調整
部２３４とを含む。バ−ストレベル調整部２３４に供給
される制御信号は同期選択１３４の出力信号である。ス
−パ−インポ−ズ手段２０８は減衰器２３６と、スイッ
チング手段２３８と、出力増幅器２４０とを含む。
【００３３】図５を参照して説明したように伝送ゲ−ト
１９４はビデオ選択ビットである最上位ビットと各５ビ
ットのＲＧＢデ−タとを入力してブランキング信号ＢＬ
Ｋに応答して出力する。最上位ビット値が０なら内部映
像信号を選択し、１なら外部映像信号を選択するように
なる。ＲＧＢマトリックス２１６はＲＧＢを入力して輝
度信号Ｙと第１及び第２色差信号Ｂ−Ｙ，Ｒ−Ｙを発生
する。輝度信号は輝度信号増幅器２１８を通して所定の
増幅率に増幅されれば、第１及び第２色差信号は変調器
２２０，２２２によりそれぞれ変調される。変調された
色信号は第１及び第２補償器２２８，２３０を通してス
−パ−インポ−ズ時、位相歪曲が発生されないように補
償される。第１及び第２補償器は位相マッチング部２３
２から発生された第１及び第２制御信号に応答する。位
相マッチング部２３２は電圧制御発振器２３３と 3.58
ＭＨｚの水晶発振器Ｘ、キャパシタＣ1 〜Ｃ3 、抵抗Ｒ
1 とより構成されて第１及び第２色搬送波を電圧制御発
振器２３３に入力し、電圧制御発振器２３３から色搬送
波を出力して、その出力された色搬送波に位相ロッキン
グされる第１及び第２制御信号を発生する。位相補償さ
れた変調色信号は第１ミキサ２２４によりミキシングさ
れて搬送色信号として出力される。抵抗Ｒ2 ，Ｒ3 及び
トランジスタＱ1 とよりなるバ−ストレベル調整手段２
３４は外部映像信号の入力時は、抵抗Ｒ2 の値でレベル
を調整し、外部映像信号がない場合には抵抗Ｒ2 ，Ｒ3
の並列接続抵抗値でレベルを調整する。前記搬送色信号
は増幅された輝度信号と複合同期信号を第２ミキサ２２
６でミキシングして複合映像信号として出力される。外
部映像信号は結合キャパシタＣ4 を通して−５ｄＢ減衰
器２３６に印加されて減衰され、減衰された外部映像信
号と前記複合映像信号は伝送ゲ−ト１９４の最上位ビッ
トに応答して毎ピクセル単位に高速スイッチングされる
スイッチング手段２３８により選択されてス−パ−イン
ポ−ズされる。外部映像信号に複合映像信号がス−パ−
インポ−ズされた映像信号は出力増幅器２４０で増幅さ
れて出力されるようになる。
１９４はビデオ選択ビットである最上位ビットと各５ビ
ットのＲＧＢデ−タとを入力してブランキング信号ＢＬ
Ｋに応答して出力する。最上位ビット値が０なら内部映
像信号を選択し、１なら外部映像信号を選択するように
なる。ＲＧＢマトリックス２１６はＲＧＢを入力して輝
度信号Ｙと第１及び第２色差信号Ｂ−Ｙ，Ｒ−Ｙを発生
する。輝度信号は輝度信号増幅器２１８を通して所定の
増幅率に増幅されれば、第１及び第２色差信号は変調器
２２０，２２２によりそれぞれ変調される。変調された
色信号は第１及び第２補償器２２８，２３０を通してス
−パ−インポ−ズ時、位相歪曲が発生されないように補
償される。第１及び第２補償器は位相マッチング部２３
２から発生された第１及び第２制御信号に応答する。位
相マッチング部２３２は電圧制御発振器２３３と 3.58
ＭＨｚの水晶発振器Ｘ、キャパシタＣ1 〜Ｃ3 、抵抗Ｒ
1 とより構成されて第１及び第２色搬送波を電圧制御発
振器２３３に入力し、電圧制御発振器２３３から色搬送
波を出力して、その出力された色搬送波に位相ロッキン
グされる第１及び第２制御信号を発生する。位相補償さ
れた変調色信号は第１ミキサ２２４によりミキシングさ
れて搬送色信号として出力される。抵抗Ｒ2 ，Ｒ3 及び
トランジスタＱ1 とよりなるバ−ストレベル調整手段２
３４は外部映像信号の入力時は、抵抗Ｒ2 の値でレベル
を調整し、外部映像信号がない場合には抵抗Ｒ2 ，Ｒ3
の並列接続抵抗値でレベルを調整する。前記搬送色信号
は増幅された輝度信号と複合同期信号を第２ミキサ２２
６でミキシングして複合映像信号として出力される。外
部映像信号は結合キャパシタＣ4 を通して−５ｄＢ減衰
器２３６に印加されて減衰され、減衰された外部映像信
号と前記複合映像信号は伝送ゲ−ト１９４の最上位ビッ
トに応答して毎ピクセル単位に高速スイッチングされる
スイッチング手段２３８により選択されてス−パ−イン
ポ−ズされる。外部映像信号に複合映像信号がス−パ−
インポ−ズされた映像信号は出力増幅器２４０で増幅さ
れて出力されるようになる。
【００３４】
【発明の効果】以上のように本発明ではディジタル映像
情報を外部アナログ映像信号と重畳させて出力するにお
いて、内部ディジタル映像情報のビデオ同期を外部映像
信号に同期させて高速にピクセル単位に重畳するので、
重畳時に発生される画面歪曲現象を防止することがで
き、高速動作が可能である。
情報を外部アナログ映像信号と重畳させて出力するにお
いて、内部ディジタル映像情報のビデオ同期を外部映像
信号に同期させて高速にピクセル単位に重畳するので、
重畳時に発生される画面歪曲現象を防止することがで
き、高速動作が可能である。
【図１】本発明による映像処理装置のブロック図であ
る。
る。
【図２】図１のクロック信号発生器の回路図である。
【図３】図１の同期信号発生器の回路図である。
【図４】図３の同期信号発生器の各部の波形図である。
【図５】図１のビデオメモリ部の回路図である。
【図６】図５のビデオメモリ部の動作を説明するための
各部の波形図である。
各部の波形図である。
【図７】図１のビデオス−パ−インポ−ズ部の回路図で
ある。
ある。
１０ 同期分離器 ２０ クロック信号発生器 ３０ 同期信号発生器 ４０ ビデオメモリ部 ５０ スーパーインポージング部
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ３５３４５／１９９４ (32)優先日 1994年12月20日 (33)優先権主張国 韓国（ＫＲ）
Claims (9)
- 【請求項１】 外部複合映像信号から外部複合同期信号
を分離するための同期分離器と、 前記分離された外部複合同期信号の水平同期信号と内部
水平同期信号との位相差により外部同期信号に同期され
るようにクロック信号の周波数を調整し、調整されたク
ロック信号を発生するクロック信号発生器と、 前記クロック信号発生器から発生されるクロック信号を
入力して内部複合同期信号及びリフレッシュ用アドレス
信号を発生する同期信号発生器と、 前記同期信号発生器のリフレッシュ用アドレス信号に応
じて貯蔵されたディジタルビデオ情報を読み出し、書込
み用アドレス信号に応じてディジタルビデオ情報を書込
むビデオメモリ部と、 前記ビデオメモリから読み出されるディジタルビデオ情
報をＲＧＢ信号として復元させ、前記内部複合同期信号
と前記復元されたＲＧＢ信号をカラ−テレビ信号として
エンコ−ディングさせ、エンコ−ディングされたカラ−
テレビ信号を前記外部複合映像信号と重畳させて映像信
号を出力するス−パ−インポ−ズ部とを備えることを特
徴とする映像処理装置。 - 【請求項２】 前記クロック信号発生器は前記分離され
た外部複合同期信号から水平同期信号を検出する水平同
期分離器と、 前記内部複合同期信号の水平同期信号と前記外部水平同
期信号との位相差を検出するための位相差検出器と、 前記外部複合同期信号の有無を検出して同期検出信号を
発生する同期検出器と、 第１周波数を有する第１発振信号を発生する第１発振器
と、 第２周波数を有する第２発振信号を発生する第２発振器
と、 前記同期検出信号に応答して外部同期入力時には前記第
１発振信号を選択し、外部同期がない場合には第２発振
信号を選択して出力する信号選択器と、 前記同期検出信号に応答して前記位相差検出信号が通過
するか否かを制御するゲ−ト手段と、 前記信号選択器から選択された発振信号を入力して分周
するが、前記ゲ−ト手段を通過した位相差検出信号に応
答して外部同期時は位相差ほど遅延させて分周し、分周
された信号をクロック信号として発生する分周器とを備
えたことを特徴とする請求項１記載の映像処理装置。 - 【請求項３】 前記同期信号発生器は外部複合同期信号
の先端を検出する先端検出器と、 前記先端検出器の出力信号に応答して外部複合同期信号
の入力有無を判別するための外部同期入力検出信号を出
力する外部同期入力検出部と、 前記先端検出器の出力信号に応答して外部同期パルスの
パルス幅をクロック信号として計数し、この計数値によ
り外部垂直同期信号の先端を検出する外部垂直同期先端
検出部と、 前記外部垂直同期信号の先端検出信号と内部基準信号を
比較して偶数／奇数フィ−ルドを判別するためのフィ−
ルド判別信号を発生するフィ−ルド判別部と、 クロック信号を計数し、計数値をデコ−ディングして水
平同期信号及び水平ブランキング信号を発生する水平同
期発生部と、 前記水平同期発生部の水平同期信号の先端信号を計数
し、計数値をデコ−ディングして前記フィ−ルド判別信
号に応答する垂直同期信号及び垂直ブランキング信号を
発生する垂直同期発生部と、 前記水平及び垂直同期信号を合成して内部複合同期信号
を発生し、前記水平及び垂直ブランキング信号を合成し
てブランキング信号を発生する信号合成器と、 前記外部同期入力検出部の出力信号に応答して外部複合
同期信号と内部複合同期信号を選択して同期信号を出力
する同期選択器とを備えることを特徴とする請求項１記
載の映像処理装置。 - 【請求項４】 前記外部同期入力検出部はパルス先端検
出信号をクロック信号に同期させる第１フリップフロッ
プと、 内部同期復元信号をクロック信号に同期させる第２フリ
ップフロップと、 前記第１フリップフロップの出力によりクリアされてロ
−状態の外部同期入力検出信号を発生し、第１フリップ
フロップの出力がハイ状態に保たれれば、第２フリップ
フロップの出力をクロック入力してハイ状態の外部同期
入力検出信号を出力する第３フリップフロップとを備え
ることを特徴とする請求項３記載の映像処理装置。 - 【請求項５】 前記外部垂直同期先端検出部は、パルス
先端検出信号によりクリアされてクロック信号を計数す
るカウンタと、 カウンタの計数値をデコ−ディングし、このデコ−ディ
ング値に応答して各同期パルスのパルス幅を検出して外
部垂直同期信号の先端を検出する垂直同期パルスの先端
検出手段と、 先端検出信号に応答して垂直初期値ロ−ディング信号を
発生するパルス形成手段とを備えることを特徴とする請
求項３記載の映像処理装置。 - 【請求項６】 前記フィ−ルド判別部は外部垂直同期信
号の先端検出信号と内部基準信号により奇数／偶数フィ
−ルドを判別する判別手段と、 外部同期入力検出信号に応答して外部同期時は判別手段
の出力信号を選択し、内部同期時は垂直ブランキング信
号を選択する選択手段と、 前記選択手段の出力信号をクロック信号に同期させてフ
ィ−ルド判別信号として出力するパルス形成手段とを備
えることを特徴とする請求項３記載の映像処理装置。 - 【請求項７】 前記ビデオメモリ部は第１クロック信号
に応答して第１選択信号と第２選択信号を交互にマルチ
プレキシングする第１選択器と、 前記第１クロック信号に応答して読み出しアドレス信号
と書込みアドレス信号を交互にマルチプレキシングする
第２選択器と、 書込み制御信号と、前記第１選択器の出力信号と、前記
第２選択器の出力信号とに応答してデ−タを書込みまた
は読み出す一対の第１及び第２映像メモリと、 前記第１クロック信号に応答して第１デ−タバスのデ−
タを第２及び第３デ−タバスに伝送する第１及び第２デ
−タ伝送ゲ−トと、 前記第１クロック信号に応答して第２及び第３デ−タバ
スのデ−タを前記第１及び第２映像メモリに伝送した
り、第１及び第２映像メモリから読み出されたデ−タを
前記第２及び第３デ−タバスに伝送する第１及び第２双
方向伝送ゲ−トと、 第２クロック信号に応答して前記第２デ−タバス上のデ
−タをラッチし、ラッチされたデ−タを第４デ−タバス
に半クロック遅延出力する第１ラッチ手段と、 第２クロック信号及び第３クロック信号に応答して前記
第３デ−タバスのデ−タをラッチすると共に前記第４デ
−タバスに出力する第２ラッチ手段と、 前記第４デ−タバスのデ−タを伝送する出力伝送ゲ−ト
とを備えることを特徴とする請求項１記載の映像処理装
置。 - 【請求項８】 前記ス−パ−インポ−ズ部は前記伝送ゲ
−トの最上位ビットを除く残りＮ−１ビットのＲＧＢデ
−タをＲＧＢにそれぞれ分離してＲ信号，Ｇ信号及びＢ
信号を発生する信号合成器と、 前記Ｒ信号，Ｇ信号及びＢ信号を入力して輝度信号、第
１色差信号、第２色差信号を発生するＲＧＢマトリック
スと、 前記輝度信号を増幅する輝度信号増幅器と、 前記第１色差信号及び第２色差信号をそれぞれ変調する
一対の変調器と、 前記変調された色信号を合成して搬送色信号を発生する
第１ミキサと、 前記搬送色差信号と、増幅された輝度信号と、複合同期
信号とを合成して複合映像信号を発生する第２ミキサ
と、 外部映像信号を減衰する減衰器と、 前記減衰された外部映像信号と前記複合映像信号を前記
最上位ビット値に応じて選択的に出力する映像信号選択
器と、 前記選択された映像信号を増幅する出力増幅器とを備え
ることを特徴とする請求項１記載の映像処理装置。 - 【請求項９】 前記ス−パ−インポ−ズ部は、 前記変調された第１色差信号の位相を補償して前記第１
ミキサに供給する第１補償器と、 前記変調された第２色差信号の位相を補償して前記第１
ミキサに供給する第２補償器と、 ス−パ−インポ−ズ時に色搬送波を位相ロックしてカラ
−バ−スト信号とＲＧＢ入力の同期をマッチングするた
めの第１及び第２制御信号を発生して前記第１及び第２
補償器に供給する位相マッチング部とを備えることを特
徴とする請求項８記載の映像処理装置。
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-
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