JPH0793720B2 - 一方向データ通信方式の受信機 - Google Patents

Description

【発明の詳細な説明】 この発明は、アメリカ合衆国特許第4,058,830号に開示
されているデイドン（DIDON）システムの型の一方向デ
ータ通信方式に係る。このデイドンシステムは、さらに
アメリカ合衆国特許第4,115,662号ならびに第4,317,132
号およびアメリカ合衆国特許願第189,080号（1980年９
月22日出願）ならびに第376,790号（1982年５月10日出
願）にも記載されている。

このデイドンシステムの型の一方向データ通信方式は、
複数本のチャネルから供給されたデジタルデータをデー
タパケットの形で送信する送信局を含む。おのおののデ
ータパケットの最大経続時間はテレビジョンの画像の１
走査線の経続時間に等しい。このようなデータパケット
は、典型的にはテレビジョンのライン同期信号の間に、
画像のかわりに挿入されるか、またはフィールドのフラ
イバック線に続けて挿入される。

送信にあたっては、おのおののデータパケットを、前置
部分で始める。この前置部分は、ビットまたはバイトの
ための同期信号と、チャネル指定コード信号と、その前
置部分に続くデータの長さを表わすパケット形式信号と
を含む。そして、どのパケットにおいても前置部分とそ
れに続く有効データとはバイトで形成してある。したが
って、パケット形式信号は、前置部分に続く有効データ
バイトの数を表わすひとつのバイトである。

このデイドンシステムの型の一方向データ通信方式にお
いては、いままでのところ、送信したデジタルデータの
明瞭度はデータパケットの段階で決まっていた。その理
由は、ひとつには、データの流れを調節するのにパケッ
トを使うからである。すなわち、データパケットはバイ
ト形式で表わされており、32ないし40バイトの長さを持
つ。第９バイト以下はデータパケットごとに情報を表わ
す。第８バイトは、そのような情報を表わす最終バイト
の番号を表わす。もうひとつには、デイドンシステムを
テレビジョン標準に合わせるからである。

しかし、このデータパケットの段階は伝播媒体の電気的
特性に依存する。すなわち、テレビジョン標準が32ない
し40バイトのデータパケットを許容しないような場合、
たとえばフランスにおけるテレビジョン標準を代わりに
パル（PAL）やエヌ・テー・エス・シー（NTSC）方式を
使うときには、データ通信方式の明瞭度が損なわれる。
この出願の発明にかかる一方向データ通信方式において
は、データ通信方式の明瞭度を、データパケットの段階
において確保するのではなしに、“データグループ”と
いう新しい段階において確保する。このようなデータグ
ループによる段階を使うことにより、明瞭度の確保が伝
播媒体の電気性特性には依存しなくなることと、これら
データグループのサイズが異っていてもいいようになる
こととのほか、次のようなことを可能にする。

異なる性質のデジタルデータをひとつのデジタルチャネ
ルに多重化することができるようになること。ここで、
これらのデジタルデータは、伝播媒体の電気的特性に合
わせて送信されて共通に使われるもので、たとえば、系
統的にくり返して送信して送信誤りに対処するための或
る数のデータグループである。

異なる性質のデジタルデータをひとつのデジタルチャネ
ルに多重化することができるようになること。これらデ
ジタルデータは、受信機の特定の処理回路の間の切り換
えに使われるものである。

有効なデジタルデータを送信にあたって暗号化するため
の特定のデータグループが使えるようにすること。この
暗号化は、デイドンシステムの或る種の加入者たちだけ
がそれら暗号化されたデジタルデータを使えるようにす
るものである。

この発明の第１の特長によれば、一方向データ通信方式
に用いられる次のとおりの受信機が得られる。

一方向データ通信方式において放送され、データパケッ
トのフィールドをおのおのが形成する一連のデータブロ
ックでおのおのが構成されたデータグループによりデー
タ源おのおのからのデジタルデータを表わし、これらデ
ータグループのおのおののうち最初のデータブロックに
は、そのデータグループの形式を指定するバイトと、グ
ループ連続性指標バイトと、そのデータグループが最初
のデータブロックに続いて含むデータブロックの数を示
すバイトと、そのデータグループの最後のデータブロッ
クのサイズを示すバイトとから成るグループヘッダを備
え、同期信号とチャネル指定コード信号とのほかにデー
タパケット連続性指示信号と、データパケット構造情報
と、このデータパケットのデータブロックがデータグル
ープにおける最初のデータブロックであるかどうかを表
わす情報とを含む前置部分をおのおのデータブロックに
備えたデータパケットを受信し、バスに接続されたデモ
デュレータ回路とデータ取得装置と周辺機器とマイクロ
プロセッサとプログラムメモリーとを備えた受信機にお
いて、前記データ取得装置が、データパケット処理回路
およびデータグループ管理回路を備え前記デモデュレー
タ回路に接続されたグループおよびパケット処理回路を
含み、前記データパケット処理回路が、第１の入力回路
と、この入力回路の出力である到来データパケットのお
のおのを格納する主メモリーと、到来データパケットを
形成するバイトの数を計数しこの計数が予め定めた値に
達するごとに前記入力回路の出力を停める手段と、前記
主メモリーに格納されたデータパケット連続性指示信号
とデータパケット連続情報とを確認する手段と、入力端
子に前記主メモリーに格納されているデータブロックを
供給されこれら供給されたデータブロックを最初のデー
タブロックから通過させるアンド回路と、このアンド回
路の出力が格納されるブロックメモリーと、このブロッ
クメモリーの出力を出力する手段とを備えることを特徴
とする一方向データ通信方式の受信機。

この発明の第２の特長によれば、次のとおりの受信機が
得られる。

データグループ管理回路が、第２の入力回路と、この入
力回路の出力からデータグループの形式を指定するバイ
トが予め定められたバイトと一致するかどうかを検出す
る検出回路と、第３の入力回路と、この入力回路の出力
を格納するグループヘッダメモリーと、第４の入力回路
と、この入力回路の出力を格納するデータグループメモ
リーと、このデータグループメモリーの出力を出力する
出力回路と、前記第３の入力回路と前記第４の入力回路
とに出力端子が接続され到来するデータグループを形成
するバイトの数を計数するバイトカウンタと、グループ
ヘッダメモリーの出力の供給を受けグループ連続性指標
バイトを分析する分析手段とを備え、前記検出回路はデ
ータグループの形式を指定するバイトが予め定められた
バイトと一致していることを検出すると前記第３の入力
回路を起動し、前記分析手段がグループ連続性指標バイ
トは正しいと分析しているかぎり前記バイトカウンタが
計数する計数値により前記第３および第４の入力回路を
順次に動作させる上記第１の特長に記載の一方向データ
通信方式の受信機。

この発明の第３の特長によれば、次のとおりの受信機が
得られる。

前記第４の入力回路と前記データブロックメモリーとの
間に、復号化制御インタフェースにより制御される復号
化回路を備えた上記第２の特長に記載の一方向データ通
信方式の受信機。

この発明の第４の特長によれば、次のとおりの受信機が
得られる。

前記検出回路の出力は、データグループの形式を指定す
るバイトが前記予め定めたバイトと一致していることを
検出すると前記バイトカウンタを起動するゲート回路に
供給される上記第２または第３の特長に記載の一方向デ
ータ通信方式の受信機。

次に、図面を参照してこの発明の実施例について述べる
が、この実施例は、この発明をデイドンシステムの型の
一方向データ通信方式に適用して、データファイルから
放送する場合のものである。

第１図について述べると、この実施例は、データベース
１と、データ源３からのビデオプログラムも送信するこ
とのできるデイドンシステム型の送信機２とを備えた送
信局を含む。テレビジョン放送ネットワーク４に接続さ
れた受信機５のおのおのは、受信アンテナ６と、のちに
述べるビデオ信号復調回路部、データ取得回路、および
対話用の周辺機器を備える。

送信機２は、データベース１から供給された情報を放送
ネットワーク４に適合させるためのものであり、ほかに
次の二つの作用をする。

符号化して送信されたデータに対するいわゆるアクセス
メッセージ情報を発生する。

受信機５に含まれるクロックを再同期させるためのリア
ルタイム日付および時刻情報を発生する。

第２図に示すように、送信機２は、このデータ通信方式
の結節点であって、これへの入力信号としてはデータベ
ース１のようなデータ源のどれからの出力信号も供給さ
れ、これからの出力信号としては放送ネットワーク４へ
と変調器10からの出力信号が供給される。データ源３か
らのビデオプログラムも変調器10に供給されている。放
送ネットワーク４は、一般にはハイウェイの主ネットワ
ークであり、デイドン規準によるデジタルデータをこの
発明により改良したものを放送するためのものである。

送信機２の構成要素は標準のバス（BUS）11により相互
接続されており、次のインターフェースを含む。すなわ
ち、入力カップラ12、セントラルプロセッサ（中央処理
装置）13、多重化回路（多重通信回路）14、前記の変調
器10、デジタルクロック（時計）回路15、操作装置16、
およびエプロム（消去可能なプログラムメモリ）である
プログラムメモリー19を含む。図示した例においては、
送信機２はデータベース１に接続された入力カップラ12
をひとつだけ含むものとしてある。

この入力カップラ12においては、日付および時刻データ
グループ、アクセスメッセージデータグループ、ファイ
ルデータグループを含むデータグループの管理と、それ
らデジタルデータに対するデイドン型の一方向データ通
信方式用の処理が行なわれる。入力カップラ12の構成お
よび作用はのちに述べるが、入力カップラ12と多重化回
路14との間の情報交換はデータパケットごとに行なわれ
ることをここに注意しておく。

セントラルプロセッサ13は、操作装置16との接続を受け
もち、複数個の入力カップラ12ほかが含まれているとき
はそれら入力カップラの走査を管理し、データパケット
をどこへ送り出すかを多重化回路14に指示する。また、
この一方向データ通信方式の動作開始にあたっては、セ
ントラルプロセッサ13は方式全体についての同期をと
る。

多重化回路14は、入力カップラ12において形成されたデ
ータパケットを供給され、それらデータパケットの送り
出しを受けもつ。したがって、多重化回路14は、おのお
のがデータパケットを含む複数枚のページから成る簡単
なメモリーである受動回路として、複数個の入力カップ
ラからそれらページへの直接アクセス回路として、送信
ウィンドーすなわちデータ送信用に留保されたビデオチ
ャネルの監視回路として作用する。

変調器10は、デジタルデータを成形し、送信ウィンドー
に対応したテレビジョンチャネルのビデオ信号にそれら
成形されたデジタルデータを挿入する。

デジタルクロック回路15は、“クロックカード”と呼ば
れるカードにより実現され、セントラルプロセッサ13に
おいて作成されたリアルタイム日付および時刻データグ
ループを供給する。

操作装置16は、送信機２にスイッチ入れしたり、一般的
に初期化したり、日付および時刻の同期をとったりする
などの動作をする。

この発明においては、データベース１からの有効なデジ
タルデータは上記のデータグループに分割され、おのお
ののデータグループは上記のデータブロックに分割され
る。そして、おのおののデータブロックは、ひとつのデ
ータパケットに挿入されて放送ネットワーク４に送り出
される。したがって、入力カップラ12は、第３図につい
て詳述するデータグループ発生器17と第４図について詳
述するデータパケット発生器18とを備える。

第３図を参照すると、データグループ発生器17におい
て、データベース１（第１図および第２図）からのデジ
タルデータはフランス特許第2,268,308号に開示してあ
る型式入力のジャンクションJ1を通して送られて来る。
ジャンクションJ1はバイトを並列に送る８本のワイヤ20
から成り、これらワイヤ20のうちのひとつのワイヤDOP
における信号レベルは、データベース１からのデジタル
データがあるかないかを表わす。もうひとつのワイヤPA
Rにおける信号レベルは、入力カップラ12がデジタルデ
ータの供給を受ける準備がととのっているかどうかを表
わす。ジャンクションJ1は第１の論理回路CL1の入力端
子に接続され、この回路CL1の出力端子は第２の論理回
路CL2と第１のバイトレジスタR1とに接続される。第１
の論理回路CL1には制御端子があり、バス11と接続線36
とを経て操作装置16（第２図）からオンオフ命令が供給
される。ワイヤDOPは、データベース１から供給される
バイトの状態の変化を示すこととなり、アンド回路P1の
入力端子のひとつに接続され、この回路P1の出力端子は
第１のカウンタC1の入力端子に接続されている。第１の
バイトレジスタR1は、バス11と接続線37とを経て送られ
て来るリセット命令RAZによりリセットされ、それの出
力端子は第１のデジタル比較回路CN1の第１の入力端子
に接続され、この回路CN1の第２の入力端子には第１の
メモリーM1の出力端子が接続されている。このメモリー
M1には、データベース１から送られて来るファイルデー
タグループの先頭にあり２進符号化された指定バイトを
記憶する。このメモリーM1はバス11と接続線38とを経て
セントラルプロセッサ13（第２図）に接続され、記憶内
容が変更される。メモリーM1の出力端子は第１のデジタ
ル比較回路CN1の第２の入力端子に接続され、この回路C
N1の出力端子は上記アンド回路P1の第２の入力端子と上
記第２の論理回路CL2の制御端子とに接続されている。
メモリーM1に指定バイトが記憶されたことを、第１の論
理回路CL1から送られて来るデジタルデータの流れの処
理中に検出すると第１のデジタル比較回路CN1は出力信
号を発生して、第２の論理回路CL2を起動するとともに
アンド回路P1を開く。

第２の論理回路CL2の出力端子は、モジュロ２の足し算
回路である排他的オア回路CEXの第１の入力端子に接続
され、この回路CEXの出力端子は主メモリーMGの入力端
子に接続される。上記第１のカウンタC1の出力端子に接
続されている第２のバイトレジスタR2は、第２の論理回
路CL2から主メモリーMGに送られたバイトの数を収納す
る。この第２のバイトレジスタR2は、バス11と接続線39
とを経て送られて来るリセット命令RAZにより零にリセ
ットされ、このレジスタR2の出力端子は第２のデジタル
比較回路CN2の第１の入力端子に接続されている。第３
の論理回路CL3は、次に述べるようにして、おのおのの
データグループのにおける有効バイトの最大バイト数を
計算するものであるが、この回路CL3の出力端子はデジ
タル比較回路CN2の第２の入力端子に接続されている。
第２の論理回路CL3は、バス11と接続線４および41とを
経てそれぞれ送られて来てデータグループにおけるバイ
トの数を表わす情報すなわち“最大グループサイズ"TMG
およびもうひとつの情報すなわち“最大ブロックサイ
ズ"TMBを使って計算を行なう。第２のデジタル比較回路
CN2の出力端子は第２の論理回路CL2の停止入力端子と第
５の（第４は後述）論理回路CL5の入力端子とに接続さ
れる。この回路CL5の第１の入力端子は第２のバイトレ
ジスタR2の出力端子に接続されているので、前記入力端
子は場合によっては回路CL5の第２の入力端子とよぶこ
とにする。第２のバイトレジスタR2の内容が第３の論理
回路CL3の内容と等しくなると比較回路CN2は第２の論理
回路CL2の動作を停めて主メモリーMGへはデジタルデー
タが供給されないようにする。

主メモリーMGは二つの部分から成り、第１および第２の
論理回路CL1およびCL2を経て第１の部分EGにはおのおの
のデータグループのグループヘッダのバイトが格納さ
れ、第２の部分GDにはデータベース１からのデータバイ
トが格納される。第１の部分EGは次に述べる第１ないし
第６の入力端子E11ないしE16がある。

第１の入力端子E11は第２のメモリーM2の出力端子に接
続される。このメモリーM2の内容は、バス11と接続線42
とを経てセントラルプロセッサ13により変更される“グ
ループの型式を指定する"1バイト分のデータグループ形
成バイトTGである。このバイトTGは受信機５（第１図）
において行なわれる特定の型すなわち受信機５のどの処
理回路にグループヘッダを供給すべきかをも指定するも
ので、この実施例の受信機５において行なわれる処理は
４種類のデータグループに対して行なわれる。第１のデ
ータグループは、セントラルプロセッサ13において形成
され、リアルタイム日付および時刻情報を表わす。第２
のデータグループもセントラルプロセッサ13において形
成されるが、これのほうはアクセスメッセージ情報を表
わし、ファイルデータに含まれる情報を符号化するのに
使われる。第３および第４図のデータグループは符号化
されまたはされていないファイルデータについての情報
を表わす。このバイトTGが表わす情報により、ひとつの
チャネルを通って送られて来て受信機５の別々の処理回
路（日付および時刻処理回路、メッセージ情報処理回
路、およびファイル情報処理回路）へ送られなければな
らないような性質の異るデータグループの区別をつけ
る。この実施例においては、データベース１から送られ
主メモリーMGに記憶されるデジタルデータは符号化され
ているものと仮定している。排他的アオ回路CEXはその
目的のためのものであり、この回路CEXの第２の入力端
子は符号化バイト発生器GOC21に接続されているが、こ
の発生器21はこの発明の対象ではなく公開されているフ
ランス特許出願番号第2,448,825号に記載されているも
のである。

第２の入力端子E12は、“グループ連続性指標”となる
データグループ連続性指示バイトＣを内容とする第２の
カウンタC2の出力端子に接続される。このデータグルー
プ連続性指示バイトＣは、データグループの型式バイト
TGが共通のデータグループが続いていることを示すため
ものであり、このバイトＣは、０から15までの数を表わ
し、同じ型式バイトのデータグループがひとつ送られて
来るごとにモジュロ16で１づつ大きくなる。このカウン
タC2の入力端子は、セントラルプロセッサ13からバス11
と接続線44とを経てデータグループひとつづつに従って
送られて来る信号PAGの供給を受ける。このカウンタC2
の出力端子が第２の入力端子E12に接続されている。

第３の入力端子E13について述べるまえに次のことを述
べておく。第３のカウンタCR3は接続線43に接続された
リセット端子つきのもので、このカウンタCR3の出力端
子は第３のデジタル比較回路CN3の第１の入力端子に接
続され、入力端子は接続線44によりバス11に接続されて
いる。この回路CN3の第２の入力端子は第３のメモリーM
3の出力端子に接続され、この回路CN3の出力端子は第４
の論理回路CL4の制御端子と上記リセット端子とに接続
される。カウンタCR3の内容がメモリーM3の内容と等し
くなると、比較回路CN3からの信号が論理回路CL4の動作
を停め、カウンタCR3のリセット信号RAZとなる。メモリ
ーM3の内容は、バス11に接続された接続線45により変更
される。

接続線44はアップダウンカウンタC3の入力端子にも接続
され、このカウンタC3の初期化端子は比較回路CN3の出
力端子に接続されている。データグループがくり返して
送られるごとにカウンタC3の内容である“データグルー
プくり返し指標”すなわちバイトＲが減るが、この内容
が主メモリーMGの第１の部分EGの第３の入力端子E13に
供給される。

実際上は、このくり返し指標バイトＲは、くり返し送る
データグループのうち残っているものの数を表わす。こ
のバイトＲを使うことにより、送信誤りにおちいりやす
いような情報をくり返して送信することができる。たと
えば、アクセスメッセージ情報は２度くり返して（すな
わち３回）送る。こうすればアクセスメッセージ情報が
送信誤りにおちいってしまってデータファイルが欠落し
判読できなくなるようなことを防げる。このように、バ
イトＲにより伝送の際の送信特性が必要な程度の残留誤
り率の特性に保たれ、必要な情報の確保やその情報を表
わす信号の伝播状態の確保ができる。

第４の入力端子E14は第５の論理回路CL5の第１の出力端
子S1に接続する。この回路CL5の第１の入力端子E1は第
２のバイトレジスタR2の出力端子に接続してあり、第２
の入力端子E2は第２のデジタル比較回路CN2の出力端子
に接続してある。これら回路要素R2およびCN2から供給
される情報により、この回路CL5は第１の出力端子S1に
“データグループサイズ”を表わす２バイトT1およびT2
の信号を出力する。詳しくは、これらバイトT1およびT2
は、ひとつのデータグループにおいて最初のデータブロ
ックに続くデータブロックの数を表わし、０から225ま
で変わる。データグループの長さは、表わす情報に従っ
て変わるが、このようにしてその長さを表わすことがで
きる。たとえば、日付および時刻データグループにおい
ては、グループヘッダとそれに続いて有効な日付および
時刻を表わす情報とは、ひとつのパケットとして送られ
る１データブロックで表わされるから、バイトT1および
T2は零を表わす。また、データファイルを表わすデータ
グループの長さは最長11データブロックである。

第５の入力端子15は第５の論理回路CL5の第２の入力端
子S2に接続する。この出力端子S2には、“最後のデータ
ブロックのサイズ”すなわちひとつのデータグループの
最後のデータブロックのバイト数を示す２バイトF1およ
びF2の信号が出力される。たとえば、或るメッセージ情
報のフィールドが46バイトであれば、これを表わすデー
タグループは２データブロックとなり、データグループ
サイズのバイトT1およびT2は１を表わす。そして、デー
タブロックの最長の長さは30バイト、グループヘッダは
８バイトであるから、このデータグループにおいては最
後すなわち第２のデータブロックの長さはバイトF1およ
びF2により表わされ24バイトとなる。

第６の入力端子E16は、“データグループの道筋の情
報”を表わすバイトＮが格納される第４のメモリーM4の
出力端子に接続する。バイトＮは、これを含むデータグ
ループを送信するときの放送ネットワーク４（第１図お
よび第２図）の道筋を決めるもので０から15までの数で
表わされ、そのような道筋は図示してない時計計測装置
による伝送時間を考慮して決めるのである。典型的に
は、バイトＮは受信機５においては使わえず、図示して
ない中継局で使われる。このバイトＮについては、この
くらいの記載にとどめる。

第５の論理回路CL5には第３の入力端子E3があり、バス1
1と接続線46を経てセントラルプロセッサ13から送られ
る最大パケットサイズの情報を受けとる。

第４の論理回路CL4のデータ入力端子は主メモリーMGの
読みとり出力端子に接続され、出力端子は、入力ジャン
クションJ1と同じ構成の出力ジャンクションJ2に接続さ
れる。このジャンクションJ2は、バイト並列送りのため
の８本のワイヤ25とワイヤPARおよびDOPとから成る。

接続線44を経て信号PAGを、接続線43を経てリセット信
号RAZを同時に供給されると、第３のカウンタCR3はリセ
ットされるから、第３のデジタル比較回路CN3の出力信
号は高レベルとなり第４の論理回路CL4を動作させる。
この回路CL4は主メモリーMGの内容を読みとり、ワイヤP
ARおよびDOPにおける信号が与える公知のプロトコール
に従って出力ジャンクションJ2に送る。データグループ
のくり返しが指定された回数だけ行なわれたのちには、
アップダウンカウンタC3の計数と第３のメモリーM3の内
容とが等しくなり、比較回路CN3の出力信号は低レベル
となるので、論理回路CL4の動作は停まる。最終回のく
り返しのときにセントラルプロセッサ13は、バイトレジ
スタR1およびR2にリセット信号RAZを接続線37および39
をそれぞれ経て送る。次いでセントラルプロセッサ13は
接続線36を経て第１の論理回路CL1に動作命令を送るか
ら、主メモリーMGには次のデータグループについての情
報が蓄積される。

第４図を参照すると、データパケット発生器18において
は、第６の論理回路CL6の入力端子はこんどは入力ジャ
ンクションとなる上記出力ジャンクションJ2に接続さ
れ、出力端子は１データパケットを記憶するバッファメ
モリーMPの書き込み入力端子に接続される。この回路CL
6はバス11と接続線26とを経てセントラルプロセッサ13
（第２図）からの動作命令を受ける。ジャンクションJ2
のワイヤDOPは上記第４の論理回路CL4からのバイトごと
の状態の変化を伝えるもので、バイトカウンタすなわち
第４のカウンタC4の入力端子に接続されている。カウン
タC4の出力端子に入力端子が接続されている第４のバイ
トレジスタR4には論理回路CL6からバッファメモリーMP
に送られるバイトの数が格納される。このレジスタR4の
リセット端子は接続線27からのリセット信号RAZを受
け、出力端子は第４のデジタル比較回路CN4の第１の入
力端子に接続される。

バッファメモリーMPは第１ないし第３の部分EP、BD、お
よびＳから成る。第１の部分EPは、パケットにおけるグ
ループヘッダを記憶するもの、第２の部分BDは論理回路
CL6からのデータバイトを記憶するもの、第３の部分Ｓ
は、パケットにおける後述の後置部分を記憶するもので
ある。

第１の部分EPには第１ないし第６の入力端子E21ないしE
26がある。第１の入力端子E21に出力端子が接続された
第５のメモリーM5は、ビット同期信号Ｒ（上記くり返し
指標バイトＲと同じ記号を使った）である２バイトR1お
よびR2とバイト同期信号である１バイトＢとをバス11と
接続線28とを経て格納する。

第２の入力端子E22は、ハミングコードにより符号化さ
れてデータパケットのアドレスを示す３バイトA1、A2お
よびA3を記憶する第６のメモリーM6の出力端子に接続さ
れている。このメモリーM6はバス11に接続線29により接
続されている。

第３の入力端子E23は、パケットカウンタとも呼ばれる
第５のカウンタC5の出力端子に接続されている。このカ
ウンタC5は、入力端子が接続線34によりバス11に接続さ
れ、上記の出力端子からは、ハミングコードにより符号
化されデータパケットの数すなわちパケット連続性を指
示する１バイトICを出力する。このバイトICは、０から
15まで変わり、同じチャネルにデータパケットがひとつ
送られるごとにモジュロ16で１づつふえる。

第４の入力端子E24は、バス11にリセット入力端子が接
続線30を経て、信号入力端子が接続線31を経て接続され
ている第１のラッチB1の出力端子に接続される。このラ
ッチB1は、送られているデータブロックがグループヘッ
ダを含むときは１にセットされ、さもなければ０にセッ
トされる。

第５の入力端子E25は、信号入力端子が上記のデジタル
比較回路CN4の出力端子に接続されている第２のラッチB
2の出力端子に接続される。この比較回路CN4は、第１の
入力端子が第６の論理回路CL6から送り出されているバ
イトの数を数える上記第４のバイトレジスタR4の出力端
子に接続され、第２の入力端子が第７のメモリーM7の出
力端子に接続されている。このメモリーM7は、入力端子
がバス11に接続線46により接続され、ひとつのデータブ
ロックにおける最大のバイト数（この実施例においては
30）を記憶する。ラッチB2には、バス11に接続線32によ
り接続されたリセット端子がある。

第６の入力端子E26は、入力端子がバス11に接続線33に
より接続された第８のメモリーM8の出力端子に接続され
る。このメモリーM8には、データパケットの最後に含ま
れる後置部分のサイズが格納される。

このようにして、これら入力端子E24ないしE26はパケッ
トの構造情報を示すバイトSPすなわち、ハミングコード
により符号化され、データグループの最初にある同期化
用のデータパケットをほかのデータパケットから区別す
るバイトを記憶する。このバイトSPは、さらに、データ
パケットが情報バイトで満たされているかどうかを示
し、データブロックにおける送信誤りを検出したり訂正
したりするための後置部分のサイズを示す。バイトSPの
うちの偶数番目のビットは次のとおりの意味を表わす。

第２のビッドb2が０のときは標準のパケット、１のとき
は同期用のパケット。第４ビッドb4が０および１のとき
は、パケットが情報ビッドにより、それぞれ満ちいてい
ることおよび満ちいていないこと。第６および第８ビッ
ドがもとに０のときは後置部分ではないこと。これらが
それぞれ１および０のときは後置部分が１バイトである
こと。それぞれ０および１のときは後置部分が２バイト
であること。これらがともに１のときは後置部分が３バ
イトであること。

上記第４の比較回路CN4の出力端子は上記第６の論理回
路CL6の制御端子にも接続されている。第４のバイトレ
ジスタR4に格納されたバイトの数が第７のメモリーM7の
内容に等しくなると第６の論理回路CL6の動作は停ま
る。しかし、パケットが情報バイトで満たされていると
きは、第４の比較回路CN4の出力信号は後置部分のバイ
トを生成するのにも使われる。すなわち、この出力信号
は、起動入力端子が比較回路CN4の出力端子に接続され
出力端子がバッファメモリーMPの第３の部分Ｓに接続さ
れた後置部分論理回路CSUを起動して後置部分を計算さ
せる。この発明においては、データパケットの最後には
後置部分が常に含まれ、パケット構造バイトSPの第６お
よび第８ビッドで表わされているバイト数だけ、そのデ
ータパケットのデータブロックのバイト数が減る。この
実施例においては、データブロックは30バイトまでの数
のバイトを備え、後置部分のサイズは２バイトである。

入力カップラ12（第２図）は、図示しない送信シミュレ
ータを含む。このシミュレータは前記アメリカ合衆国特
許第4,058,830号に記載してあるもので、バッファメモ
リーMPからの送り出しをシミュレータすることにより、
バッファメモリーMPが一連のデータパケットを送り出す
速さが早すぎて受信機５（第１図）が処理できなくなる
のを防ぐ。

バッファメモリーMPの出力端子は送信論理回路CL7に接
続する。この回路CL7のクロック入力端子は、初期化入
力端子Ｍがバス11に接続されビッド周波数信号FBを出力
するクロック回路Ｈの出力端子に接続され、制御端子は
バス11に接続線34を経て接続されセントラルプロセッサ
13（第２図）からの命令OEPの供給を受け、出力端子は
バス11に接続線35により接続される。接続線34は、上記
カウンタC5の入力端子にも接続され、入力カップラ12か
ら多重化回路14（第２図）を経て送り出されたデータパ
ケットの数をセントラルプロセッサ13からの命令OPEに
従ってカウンタC5に計算させる。論理回路CL7は、バッ
ファメモリーMPから接続線35とバス11とを経て多重化回
路14へデータパケットをバイトごとに送り出す。

第２図において、多重化回路14からのデータパケットは
ビッドごとに変調器10に送り出されデジタルデータとな
る。好ましくは、変調器10には上記アメリカ合衆国特許
第4,058,830号に記載のものを使う。

第１図において、ビデオ信号に挿入されたデジタルデー
タは、データ情報として放送ネットワーク４に送信され
る。このようにして放送されたデジタル情報は複数個の
受信機５において受信される。この実施例においては、
どの受信機５も送られて来たデータファイルを取得し周
辺機器により利用するためのものである。

第５図を参照すると、おのおのの受信機５はアンテナ６
に接続され、復調装置７、データ取得装置８、および周
辺機器としての通話端末９を備える。復調装置７はテレ
ビジョン受信回路50と、デモデュレータおよびデマルチ
プレクサーから成るデイドンシステムの回路51と備え
る。プログラムインタフェース52はテレビジョン受信回
路50とデモデュレータおよびデマルチプレクサー回路51
に共通である。水晶発振器を有するクロック回路53はデ
ータファイルの有効性チェックのためのものである。ラ
イダムアクセスメモリー（RAM）54は送られて来たデー
タファイルをすべて記憶するメモリー容量をもつ。グル
ープおよびパケット処理回路55はデータグループおよび
データパケットを処理するもので後に詳しく述べる。マ
イクロプロセッサ56は後に述べるようにグループおよび
パケット処理回路55を制御する。エプロム90はマイクロ
プロセッサ56のソフトウェアのためのものである。復号
化制御インタフェース57は送られて来たデジタルデータ
の復号に使われる。上記通話端末９はランダムアクセス
メモリー54に蓄積されたデータファイルの利用のための
ものである。バス（BUS）11は図示のとおり接続されて
いる。

テレビジョン受信回路50は所望のテレビジョンチャネル
に同調され、多数の水平走査線が表わすデジタルデータ
を含む出力ビデオ信号を出力する。この信号はデモデュ
レータおよびデマルチプレクサー回路51に送られる。こ
の回路51においては、デジタルデータの復号すなわちビ
デオ信号に挿入されているデジタルデータの抽出を行な
う。

多重化されているデジタルデータの分離すなわちデジタ
ルデータのアドレスを示す３バイトA1、A2、およびA3に
よって指定されたデジタルチャネルに対応するデジタル
データを分離する。このようにして、デモデュレータお
よびデマルチプレクサー回路51は、パケット連続性指示
バイトICと、パケット構造バイトSPと、後置部分とを含
むデータブロックを出力する。

テレビジョン受信回路50は公知のものである。デモデュ
レータおよびデマルチプレクサーから成るデイドンシス
ムの回路51は上記アメリカ合衆国特許第4,058,830号に
記載されている。したがって以下にはデータグループお
よびデータパケットを処理し管理する部分について述べ
る。このグループおよびパケット処理回路55には、第６
図に示すデータパケット処理回路58と第７図に示すデー
タグループ管理回路59とを備える。

第６図を参照すると、データパケット処理回路58におい
ては、デモデュレータおよびデマルチプレクサー回路51
からのデジタルデータは、第８（送信局におけるものか
らの通し番号）の論理回路CL8に入力ジャンクションJ3
を経て供給される。この回路CL8の制御端子はバス11に
接続線60を経て接続してあり、出力端子は主メモリーMP
Tに接続してある。この実施例においては、主メモリーM
PTは34バイトのメモリ容量をもち、ビットおよびバイト
同期バイトとデジタルデータのアドレスを示す３バイト
とのほかのデータパケットを蓄積する。ジャンクション
J3のワイヤDOPは第６のカウンタC6の入力端子に接続さ
れ、カウンタC6の出力端子は第５のバイトレジスタR5に
接続される。レジスタR5は、リセット端子がバス11に接
続線61により接続され、データパケットがひとつ受信さ
れるたびにマイクロプロセッサ56（第５図）からのリセ
ット信号RAZにより初期化される。レジスタR5の出力端
子は第５のデジタル比較回路CN5の第１の入力端子に接
続されている。回路CN5の第２の入力端子は、データパ
ケットの最大サイズすなわち上記の34バイトを記憶する
第９のメモリーM9の出力端子に接続され、出力端子は論
理回路CL8の禁止入力端子に接続される。レジスタR5の
内容がメモリーM9の内容に等しくなると、比較回路CN5
は論理回路CL8の動作を停めるから主メモリーMPTへの蓄
積も停まる。

主メモリーMPTには第１ないし第３の部分PT、BDおよび
Ｓを備える。次に述べるように第１の部分PTにはパケッ
ト連続性指示バイトICとパケット構造を示す３バイトSP
とが格納され、第２の部分BDにはデータブロックが格納
され、第３の部分Ｓには後置部分の２バイトが格納され
る。

第１の部分PTの第１の出力端子S21からは、パケット連
続性指示バイトICが第１のハミング訂正回路CM1へ送ら
れる。このバイトICを供給されると、訂正回路CM1は、
第１の出力端子には４ビットから成る指示情報Ｉを、第
２の出力端子には情報Ｉにおける誤りを示す信号EM1を
送り出す。訂正回路CM1の第１の出力端子は、有効な指
示バイトを記憶する第６のレジスタR6の入力端子に接続
される。レジスタR6の出力端子に第１の入力端子が接続
されている第６のデジタル比較回路CN6の第２の入力端
子に接続された第10のメモリーM10は、いま出力されて
いるはずのデータパケットの連続性指示バイトを記憶す
る。訂正回路CM1から誤りを示す情報EM1はバス11に接続
線62で供給し、指示情報Ｉのほうはバス11に接続線63で
供給する。メモリーM10の入力端子には、バス11と接続
線64とを経てマイクロプロセッサ56から上記指示バイト
が供給される。比較回路CN6の出力端子はバス11に接続
線65で接続され、レジスタR6の内容とメモリーM10の内
容とが等しくないかぎりパケットが連続性を失ったこと
を表わす信号D1をマイクロプロセッサ56に出力する。こ
の信号D1をアラーム信号として使ってマイクロプロセッ
サ56はデータグループを管理する。

第１の部分PTの第２に出力端子22に接続された第２のハ
ミング訂正回路CM2の第１の出力端子からはデータパケ
ットの構造情報を示すバイトSPのうち前記第２、４、６
および８ビットを４ビットの信号SPとして出力し、第２
の出力端子からは、４ビット信号SPにおける誤りを表わ
す誤り信号EMSPを出力する。これらは第１および第２の
出力端子はバス11に接続線66および67により接続する。
マイクロプロセッサ56に供給される４ビット信号SPの第
２ビットは上述のとおり、このビットを含むデータパケ
ットが同期用のパケットかどうかを表わす。

主メモリーMPTの第２および第３の部分BDおよびＳの読
み出し端子に接続された誤り検出訂正回路CDCはデータ
ブロックにおける誤りを検出し訂正する回路であり、そ
れの制御出力端子はバス11に接続線68により接続され、
データ出力端子はアンド回路P2の第１の入力端子に接続
され、制御入力端子はバス11に接続線69により接続され
る。アンド回路P2の第２の入力端子はバス11に接続線70
により接続され、出力端子はブロックメモリーBDCの入
力端子に接続される。

データパケットが同期用のものであり第２ビットb2が１
であるということが第８の論理回路CL8から送られて来
るデータパケットの流れの中に見出されるまでは、マイ
クロプロセッサ56は、接続線66からの４ビット信号SPの
供給を受けず、アンド回路P2を接続線70を経て閉じるこ
とはない。したがってブロックメモリーBDCに格納され
た最初のデータブロックは、同期用のデータパケットに
対応するデータブロックがあることが保証される。

一方、主メモリーMPTの第２および第３の部分に格納さ
れたバイトは誤り検出訂正回路CDCに読み込まれ処理さ
れ、上記接続線68に供給される誤り検出信号EMDはマイ
クロプロセッサ56により処理されてデータグループの誤
りが訂正される。誤り検出訂正回路CDCによりこのよう
にして誤り訂正が済んだのちデータブロックのバイトが
ブロックメモリーBDCに格納される。

このメモリーBDCの容量はこの実施例においてはデータ
ブロックひとつ分すなわち30バイトである。なお、誤り
検出訂正回路CDCへの接続線69にはマイクロプロセッサ5
6から、ブロックメモリーBDCに送り出すデータブロック
のサイズを示す信号が供給される。

ブロックメモリーBDCの出力端子に入力端子が接続され
た第９の論理回路CL9の出力端子は出力ジャンクションJ
4に接続する。ブロックメモリーBDCが満たされると、回
路CL9はジャンクションJ4を経てデータグループ管理回
路59（第５図）にデジタルデータをバイトごとに送り出
す。情報交換はワイヤPARおよびDOPにより行なわれる。
ジャンクションJ4のワイヤDOPに入力端子が接続された
第７のカウンタC7は、リセット端子が接続線71によりバ
ス11に接続され、出力端子が第７のレジスタR7に接続さ
れている。バイトがひとつ送り出されるたびにカウンタ
C7の計数が増しレジスタR7に送られる。レジスタR7の出
力端子が第１の入力端子に接続されている第７のデジタ
ル比較回路CN7の第２の入力端子には、入力端子が接続
線72によりバス11に接続されている第11のメモリーM11
の出力端子が接続される。レジスタR7のリセット端子は
接続線73によりバス11に接続される。比較回路CN7の出
力端子は論理回路CL9の禁止入力端子に接続する。第７
のレジスタR7の内容が第11のメモリーM11の内容に等し
くなると、比較回路CN7の出力は論理回路CL9の動作を停
め、デジタルデータがジャンクションJ4を経てデータグ
ループ管理回路59に送られるのを停める。

第７図を参照すると、データグループ管理回路59におい
ては、こんどは入力ジャンクションとなるジャンクショ
ンJ4に接続された第10の論理回路CL10は接続線74により
バス11に接続され、マイクロプロセッサ56（第５図）か
ら起動命令を受ける。この回路CL10は、出力端子がハミ
ング訂正回路CH3の入力端子に接続線され出力端子が第1
1および第12の論理回路CL11およびCL12の入力端子に接
続される。ハミング訂正回路CH3は、それの第１の出力
端子に入力端子が接続された第８のレジスタR8に第１の
データブロックの第１のバイトの第２、４、６および８
ビットb2、b4、b6、およびb8を供給する。レジスタR8の
出力端子に第１の入力端子が接続された第８のデジタル
比較回路CN8の第２の入力端子には、データグループの
形式を指定するバイトTGを記憶する第12のメモリーM12
の出力端子を接続する。レジスタR8のリセット端子およ
びメモリーM12の入力端子はバス11に接続線75および76
により接続してある。ハミング訂正回路CH3の第２の出
力端子はバス11に接続線77で接続する。ジャンクション
J4のワイヤDOPに第１の入力端子が接続されたアンド回
路P3の出力端子は第８のカウンタC8の入力端子に接続さ
れる。比較回路CN8の出力端子は第11の論理回路CL11の
エネーブル入力端子と別のアンド回路P4の第１の入力端
子に接続される。このアンド回路の出力端子は上記アン
ド回路P3の第２の入力端子に接続する。カウンタC8の出
力端子は第11の論理回路CL11の禁止入力端子と第12の論
理回路CL12の起動入力端子とに接続する。

送られて来たデータグループはデータファイルの出力を
符号化したデータを表わすとしよう。そのようなデータ
グループの形式を指定するバイトが検出されると、第８
の比較回路CN8は第11の論理回路CL11を起動し第10の論
理回路CL10からの第１のデータブロックの第２のバイト
以下を供給される。

アンド回路P4は、第２の入力端子がバス11に接続線78に
より接続され只今のところ開く準備ができている。第８
のデジタル比較回路CN8の出力が高レベルになるとアン
ド回路P4が開き、ジャンクションJ4のワイヤDOPにおけ
る信号と協働してアンド回路P3を開く。

アンド回路P3の出力端子に接続してある第８のカウンタ
C8の計数が９になって第11の論理回路CL11の動作が停ま
るまえに、第１のデータグループに含まれるグループヘ
ッダの第２ないし第８バイトが、この回路CL11の出力端
子に入力端子が接続されているハミング訂正回路CH4に
送られる。この回路CH4は、それの第１の出力端子に入
力端子が接続されているグループヘッダがメモリーMEG
にこれらバイトを送る。ハミング訂正回路CH4は、第２
の出力端子がバス11に接続線79に接続されグループヘッ
ダのおのおののバイトにおける誤りEMをマイクロプロセ
ッサ56に伝える。

グループヘッダメモリーMEGに最初に記憶される情報は
データグループ連続性指示バイトＣである。ヘッダメモ
リーMECには第１ないし第５の出力線S31ないしS35があ
り情報ＣとＲとT1およびT2とF1およびF2とＮとを出力す
る。

第１の出力線31が第１の入力端子に接続された第９のデ
ジタル比較回路CN9の第２の入力端子は、いま出力され
ているはずのデータグループ連続性指示バイトＣを記憶
する第13のメモリーM13の出力端子に接続してある。こ
のメモリーM13の入力端子および上記第９のデジタル比
較回路CN9の出力端子はバス11に接続線80および81によ
り接続する。ヘッダメモリーMEGからの連続性指示バイ
トＣとメモリーM13の内容とをくらべて、等しくないと
きは比較回路CN9は接続線81を経てマイクロプロセッサ5
6にグループ連続性バイトの不連続信号DCを供給する。

グループヘッダメモリーMEGの第２の出力線S32に第１の
入力端子が接続された第10のデジタル比較回路CN10の第
２の入力端子は、入力端子がバス11に接続線82により接
続されている第14のメモリーM14の出力端子に接続され
る。この比較回路CN10の出力端子はバス11に接続線83に
より接続してある。出力線S32にはグループくり返しバ
イトＲが出力され、比較回路CN10においてメモリーM14
の内容とくらべられる。これらの値が等しくないとき
は、比較回路CN10はグループくり返しバイトの不連続を
示す信号DRをマイクロプロセッサ56に送る。

第８のカウンタC8の計数が９になると、こんどはデータ
グループのうちグループヘッダを除いた部分が第12の論
理回路CL12に送られる。このカウンタC8のリセット端子
はバス11に接続線84により接続されている。第12の論理
回路CL12は、禁止入力端子がバス11に接続線85により接
続され、それの出力端子に第１の入力端子が接続された
排他的オア回路CEXの第２入力端子は、バス11に接続線8
6により入力端子が接続された符号化バイト発生器GOCの
出力端子に接続されている。この発生器GOCの内容は、
インタフェース57（第５図）に接続されている。排他的
オア回路CEXの出力端子は、データグループメモリーMGD
の入力端子に接続される。

上に、デジタルデータは符号化されていると仮定した。
第12の論理回路CL12から出力されたデータは排他的オア
回路CEXに入力される。この回路CEXは、これらデータを
符号化バイト発生器GOCの出力により復号する。復号化
されたデータはメモリーMGDに蓄積される。マイクロプ
ロセッサ56からバス11および接続線85を経て送られて来
る信号が第12の論理回路CL12の動作を停めると、メモリ
ーMGDへの蓄積が停まる。この信号は、グループヘッダ
メモリーMEGにおけるデータグループサイズを表わす２
バイトT1およびT2または最後のデータブロックのサイズ
を表わす２バイトF1およびF2に基づきマイクロプロセッ
サ56が発生する。データグループがくり返して送られて
来ており、以前にデータグループメモリーMGDに蓄積さ
れたデータブロックには訂正の済まない誤りが含まれて
いるときは、このメモリーMGDの内容は、くり返して送
られて来て訂正の済まない誤りは含まないデータブロッ
クで書き換えられる。このような処理が、くり返して送
られて来るデータブロックが終わるまで次から次へと行
なわれる。

データグループメモリーMDGの出力端子が入力端子に接
続された第13の論理回路CL13の出力端子は、バス11に接
続されたデータ伝達ワイヤ（Ｄ）87とワイヤPARおよびD
OPとから成る出力ジャンクションJ5に接続されている。
ワイヤDOPに入力端子が接続された第９のカウンタC9の
リセット入力端子はバス11に接続線88により接続する。
カウンタC9の出力端子に入力端子が接続されている第11
のデジタル比較回路CN11の第２の入力端子は、入力端子
が接続線89によりバス11に接続された第15のメモリーM1
5の出力端子に接続してある。この回路CN11の出力端子
は第13の論理回路CL13の禁止入力端子に接続され、この
回路CL13のエネーブル入力端子はバス11に接続線90によ
り接続されている。

データグループメモリーMGDへの蓄積が終わると、マイ
クロプロセッサ56はランダムアクセスメモリー54（第５
図）に第３の論理回路CL13とワイヤ87とバス11とを経て
データグループを送る。送信局からの送信が終わると、
ランダムアクセスメモリー54にはデータベース（第１図
および第２図）からのデータファイルのすべてが蓄積さ
れ、通話端末９（第５図）により利用できるようにな
る。

以上、この発明を実施例について説明して来たが、特許
請求の範囲を逸脱しないでいろいろな変形ができること
はいうまでもない。この発明は、たとえば、無線テレビ
ジョンチャネルではなしに、有線プログラム分配ネット
ワークを経て標準のビデオ信号を一方向に送信するデー
タ通信方式にも適用できる。また、ビデオ信号の同期信
号により規定されるデータパケットの時間的構成がどの
ようなものであっても、デジタルデータの流れを表わす
変調キャリア信号を伝える一方向媒体によるデータ通信
方式にも適用できる。

以上から知れるとおり、この発明の目的は改良されたデ
イドンシステム型の一方向データ通信方式に適当な受信
機を提供することにある。この改良されたデイドンシス
テム型の一方向データ通信方式においては、デジタルデ
ータをデータグループの形で取扱うことができるように
なり、デジタルデータをデータパケットの形で扱ってい
た従来の一方向データ通信方式の受信機にくらべると、
「発明の詳細な説明」の初めの部分に述べたとおり、送
信したデジタルデータの明瞭度が伝播媒体の電気的特性
には依存せずに確保されるようになっている。そして、
このような効果が達せられることを確認した。

【図面の簡単な説明】

第１図はこの発明による受信機の複数個を含む一方向デ
ータ通信方式のブロック図、第２図は第１図に示した通
信方式の送信装置を放送ネットワークとともに示すブロ
ック図、第３図は第２図に示した送信装置のデータグル
ープ発生器のブロック図、第４図は該装置のデータパケ
ット発生器のブロック図、第５図はこの発明の実施例に
よる受信機のブロック図、第６図は第５図に示した受信
機のデータパケット処理回路のブロック図、第７図は該
受信機のデータグループ管理回路のブロック図である。 図面において、１はデータベース、２は送信装置、３は
ビデオプログラムを示し、１と３は複数個のデータ源を
例示する。また、４は複数本のチャネルを含む放送ネッ
トワーク、５は受信機、７は復調装置、８はデータ取得
装置、９は周辺機器の例としての通話端末、11はバス、
55はグループおよびパケット処理回路、56はマイクロプ
ロセッサ、57は復号化制御インタフェース、58はデータ
パケット処理回路、59はデータグループ管理回路、90は
プログラムメモリーとして動作するエプロム、51はデモ
デュレータおよびデマルチプレクサー、52はプログラム
インタフェースを示し、51と52とはデモデュレータ回路
として動作する。さらに、CL8は第１の入力回路として
動作する論理回路、MPTは主メモリー、C6、R5、CN5、お
よびM9はバイト数を計算する手段、R6、CN6、M10、およ
びマクイロプロセッサ56はパケット連続性指示信号ICと
パケット構造情報SPとを認識する手段、P2はアンド回
路、BDCはブロックメモリー、CL9、M11、CN7、R7、およ
びC7は出力手段、CL10は第２の入力回路として動作する
論理回路、R8、CN8、およびM12はデータグループの形式
を指定するバイトTGの検出回路、CL11は第３の入力回路
として動作する論理回路、MEGはグループヘッダメモリ
ー、CL12は第４の入力回路として動作する論理回路、MG
Dはデータグループメモリー、CL13は出力回路として動
作する論理回路、C8はバイトカウンタ、CN9、CN10、お
よびマイクロプロセッサ56はグループくり返しバイトＲ
のほかグループ連続性指標バイトＣの分析手段、第７図
のCEXは復号化回路として動作する排他的オア回路、P3
およびP4はゲート回路を示す。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/081 (72)発明者 ジヤン−クロ−ド・バルド フランス共和国Ｆ−35760モンジエモン・ リユ・ド・ラ・フジエロ−ル35 (72)発明者 ジエラ−ル・シユベ フランス共和国Ｆ−35031レンヌ・リユ・ デユアメル２ (56)参考文献 特開 昭56−47177（ＪＰ，Ａ) 特開 昭55−28691（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】一方向データ通信方式においてデータ源お
   のおのからのデジタルデータをデータグループにより表
   わし、これらデータグループのおのおののを一連のデー
   タブロックの形とし、おのおののデータブロックをデー
   タパケットのデータフィールドに挿入し、これらデータ
   ブロックのおのおののうち最初のデータブロックには、
   そのデータグルーブの形式を指定するバイトと、グルー
   プ連続性指標バイトと、そのデータグループが最初のデ
   ータブロックに続いて含むデータブロックの数を示すバ
   イトと、そのデータグループの最後のデータブロックの
   サイズを示すバイトとから成るグループヘッダを備え、
   これらデータブロックのおのおのには、同期信号とチャ
   ネル指定コード信号とのほかにデータパケット連続性指
   示信号と、データパケット構造情報と、このデータパケ
   ットのデータブロックがデータグループにおける最初の
   データブロックであるかどうかを表わす情報とを含む前
   置部分を備えて放送されたデータパケットを受信し、バ
   スに接続されたデモデュレータ回路とデータ取得装置と
   周辺機器とマイクロプロセッサとプログラムメモリーと
   を備えた受信機において、前記データ取得装置が、デー
   タパケット処理回路およびデータグループ管理回路を備
   え前記デモデュレータ回路に接続されたグループおよび
   パケット処理回路を含み、前記データパケット処理回路
   が、第１の入力回路と、この入力回路の出力である到来
   データパケットのおのおのを格納する主メモリーと、到
   来データパケットを形成するバイトの数を計数しこの計
   数が予め定めた値に達するごとに前記入力回路の出力を
   停める手段と、前記主メモリーに格納されたデータパケ
   ット連続性指示信号とデータパケット構造情報とを確認
   する手段と、入力端子に前記主メモリーに格納されてい
   るデータブロックを供給されこれら供給されたデータブ
   ロックを最初のデータブロックから通過させるアンド回
   路と、このアンド回路の出力が格納されるブロックメモ
   リーと、このブロックメモリーの出力を出力する手段と
   を備えることを特徴とする一方向データ通信方式の受信
   機。
2. 【請求項２】データグループ管理回路が、第２の入力回
   路と、この入力回路の出力からデータグループの形式を
   指定するバイトが予め定められたバイトと一致するかど
   うかを検出する検出回路と、第３の入力回路と、この入
   力回路の出力を格納するグループヘッダメモリーと、第
   ４の入力回路と、この入力回路の出力を格納するデータ
   グループメモリーと、このデータグループメモリーの出
   力を出力する出力回路と、前記第３の入力回路と第４の
   入力回路とに出力端子が接続され到来するデータグルー
   プを形成するバイトの数を計数するバイトカウンタと、
   グループヘッダメモリーの出力の供給を受けグループ連
   続性指標バイトを分析する分析手段とを備え、前記検出
   回路はデータグループの形式を指定するバイトが予め定
   められたバイトと一致していることを検出すると前記第
   ３の入力回路を起動し、前記分析手段がグループ連続性
   指標バイトは正しいと分析しているかぎり前記バイトカ
   ウンタが計数する計数値により前記第３および第４の入
   力回路を順次に動作させる特許請求の範囲（１）記載の
   一方向データ通信方式の受信機。
3. 【請求項３】前記第４の入力回路と前記データブロック
   メモリーとの間に、復号化制御インタフェースにより制
   御される復号化回路を備えた特許請求の範囲（２）記載
   の一方向データ通信方式の受信機。
4. 【請求項４】前記検出回路の出力は、データグループの
   形式を指定するバイトが前記予め定めたバイトと一致し
   ていることを検出すると前記バイトカウンタを起動する
   ゲート回路に供給される特許請求の範囲（２）または
   （３）記載の一方向データ通信方式の受信機。